JPH0820999B2 - Information processing device - Google Patents
Information processing deviceInfo
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- JPH0820999B2 JPH0820999B2 JP1071478A JP7147889A JPH0820999B2 JP H0820999 B2 JPH0820999 B2 JP H0820999B2 JP 1071478 A JP1071478 A JP 1071478A JP 7147889 A JP7147889 A JP 7147889A JP H0820999 B2 JPH0820999 B2 JP H0820999B2
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- bank
- contention
- time
- register
- information processing
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Description
【発明の詳細な説明】 技術分野 本発明は情報処理装置に関し、特にコンピュータなど
の情報処理装置の性能測定に関する。TECHNICAL FIELD The present invention relates to an information processing apparatus, and more particularly to performance measurement of an information processing apparatus such as a computer.
従来技術 従来、この種の情報処理装置においては、プログラム
の実行時間を計測することにより実効性能が理論的に性
能により低下したか否かを判定している。この実効性能
の低下要因としては、メモリ競合（バンク競合、ボート
競合、パス競合など）やキャッシュミスヒット、あるい
は分岐予測失敗などがあり、これらの発生により装置の
性能が変動する。2. Description of the Related Art Conventionally, in this type of information processing apparatus, it is determined whether or not the effective performance is theoretically degraded by measuring the execution time of the program. Factors that reduce the effective performance include memory contention (bank contention, boat contention, path contention, etc.), cache miss hit, or branch prediction failure, and the occurrence of these causes the performance of the device to fluctuate.
このような従来の情報処理装置では、プログラムの実
行時間を計測することにより実効性能が理論性能より低
下したか否かを判定しているので、理論的性能に対して
実効性能が低下したということは認識できるが、その低
下要因が何であるのかがわからないため、その低下要因
がバンク競合であっても、そのバンク競合が性能に対し
てどのくらい影響するのかを認識することができないと
いう欠点がある。In such a conventional information processing apparatus, since it is determined whether or not the effective performance is lower than the theoretical performance by measuring the execution time of the program, the effective performance is lower than the theoretical performance. However, since it is impossible to know what is the cause of the decrease, even if the cause of the decrease is bank contention, it is not possible to recognize how much the bank contention affects performance.
発明の目的 本発明は上記のような従来のものの欠点を除去すべく
なされたもので、実効性能に対するバンク競合時間の影
響を認識することができ、性能低下の原因分析を容易に
行うことができる情報処理装置の提供を目的とする。The object of the present invention is to eliminate the above-mentioned drawbacks of the conventional ones, and it is possible to recognize the influence of the bank contention time on the effective performance and easily analyze the cause of the performance degradation. It is intended to provide an information processing device.
発明の構成 本発明による情報処理装置は、プロセッサによりアク
セスされ、複数のバンクからなる記憶手段を含む情報処
理装置であって、前記バンクに対する前記プロセッサか
らのアクセスにおいて競合を検出する検出手段と、前記
検出手段により競合が検出された該バンクの競合時間を
計数する計数手段と、前記計数手段の計数値を保持する
保持手段とを有することを特徴とする。Configuration of the Invention An information processing apparatus according to the present invention is an information processing apparatus that is accessed by a processor and includes a storage unit including a plurality of banks, the detection unit detecting a conflict in the access from the processor to the bank, The present invention is characterized by having counting means for counting the competition time of the bank in which competition is detected by the detection means, and holding means for holding the count value of the counting means.
実施例 次に、本発明の一実施例について図面を参照して説明
する。Embodiment Next, an embodiment of the present invention will be described with reference to the drawings.
第１図は本発明の一実施例の構成を示すブロック図で
ある。図において、記憶部１は複数のバンク（記憶単
位）11−ｉ（ｉ＝1,2,……,n）から構成され、記憶制御
部２は複数のプロセッサ３−ｊ（ｊ＝1,2,……,m）から
記憶部１へのアクセス要求の競合および複数のバンク11
−ｉへのアクセスの競合を調停する。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention. In the figure, the storage unit 1 is composed of a plurality of banks (storage units) 11-i (i = 1,2, ..., N), and the storage control unit 2 is composed of a plurality of processors 3-j (j = 1,2). , ......, m) contention of access requests from the storage unit 1 to a plurality of banks 11
-Arbitrate contention for access to i.
記憶制御部２にはバンク11−ｉの競合の発生を検出す
るバンク競合検出回路21が設けられており、このバンク
競合検出回路21から各プロセッサ３−ｊに設けられたバ
ンク競合時間計数回路４−ｊには検出結果信号100が出
力されている。The storage controller 2 is provided with a bank conflict detection circuit 21 for detecting the occurrence of conflict in the bank 11-i. From the bank conflict detection circuit 21 to the bank conflict time counting circuit 4 provided in each processor 3-j. The detection result signal 100 is output to -j.
第２図は第１図のバンク競合時間計数回路４−ｌの構
成を示すブロック図である。図において、スカラレジス
タ41−ｌは複数のレジスタから構成され、ソフトウェア
によってどのレジスタを使用するのかを指定することが
できる。FIG. 2 is a block diagram showing the configuration of the bank competition time counting circuit 4-l shown in FIG. In the figure, the scalar register 41-1 is composed of a plurality of registers, and which register is to be used can be designated by software.
バンク競合時間レジスタ43−ｌは計数されたバンク競
合時間が格納される。このバンク競合時間レジスタ43−
ｌにはスカラレジスタ41−ｌからの出力データまたは加
算器44−ｌからの出力データがセレクタ42−ｌにより選
択されて入力される。The bank competition time register 43-1 stores the counted bank competition time. This bank contention time register 43-
Output data from the scalar register 41-l or output data from the adder 44-l is selected by the selector 42-l and input to l.
命令によってバンク競合時間レジスタ43−ｌに任意の
値を設定する場合には、セレクタ42−ｌは図示せぬ命令
制御部からの選択信号101によりスカラレジスタ41−ｌ
からの出力データを選択するように制御される。When an arbitrary value is set in the bank contention time register 43-1 by an instruction, the selector 42-1 is a scalar register 41-1 by a selection signal 101 from an instruction control unit (not shown).
Controlled to select output data from.
加算器44−ｌではバンク競合検出回路21からの検出結
果信号100が論理“1"のときにバンク競合時間レジスタ4
3−ｌからの値に＋１を加算し、検出結果信号100が論理
“0"のときにバンク競合時間レジスタ43−ｌからの値を
そのまま通過させる。In the adder 44-l, when the detection result signal 100 from the bank conflict detection circuit 21 is logic "1", the bank conflict time register 4
+1 is added to the value from 3-l, and when the detection result signal 100 is a logical "0", the value from the bank conflict time register 43-l is passed through as it is.
尚、他のバンク競合時間は計数回路４−２〜４−ｍも
このバンク競合時間計数回路４−１と同様の構成となっ
ており、その動作も同様である。For the other bank contention times, the counting circuits 4-2 to 4-m have the same configuration as the bank contention time counting circuit 4-1, and the operation is also the same.
これら第１図および第２図を用いて本発明の一実施例
の動作について説明する。The operation of the embodiment of the present invention will be described with reference to FIGS. 1 and 2.
プロセッサ３−ｌから記憶部１へのアクセスにおい
て、記憶制御部２のバンク競合検出回路21でバンク11−
ｉの競合が検出されると、バンク競合検出回路21からプ
ロセッサ３−ｌに検出結果信号100が出力される。When accessing the storage unit 1 from the processor 3-l, the bank conflict detection circuit 21 of the storage control unit 2 causes the bank 11-
When the competition of i is detected, the bank competition detection circuit 21 outputs the detection result signal 100 to the processor 3-1.
プロセッサ３−ｌのバンク競合時間計数回路４−ｌで
はバンク競合検出回路21からの検出結果信号100が入力
されると、この検出結果信号100が論理“1"となってい
る期間、加算器44−ｌによりバンク競合時間レジスタ43
−１の値に順次＋１ずつ加算していく。When the detection result signal 100 from the bank competition detection circuit 21 is input to the bank competition time counting circuit 4-l of the processor 3-l, the adder 44 is operated during the period when the detection result signal 100 is logic "1". Bank conflict time register 43 by -l
The value of -1 is sequentially incremented by +1.
このバンク競合時間レジスタ43−ｌには命令制御部か
らの命令で指定されたスカラレジスタ41−ｌの任意のレ
ジスタからのデータが初期値としてセットされている。Data from an arbitrary register of the scalar register 41-1 designated by the instruction from the instruction control unit is set in the bank conflict time register 43-1 as an initial value.
よって、バンク競合時間レジスタ43−ｌにセットされ
た初期値には、バンク11−ｉの競合によりプロセッサ３
−ｌから記憶部１へのアクセスが待たされている時間、
すなわちバンク競合時間が加算器44−ｌで加算される。Therefore, the initial value set in the bank contention time register 43-1 is set to the processor 3 due to the contention of the bank 11-i.
The time during which the access to the storage unit 1 from -l is waited,
That is, the bank contention time is added by the adder 44-1.
バンク競合時間レジスタ43−ｌの値（初期値＋バンク
競合時間）を命令によって読出す場合には、バンク競合
時間レジスタ43−ｌの値を命令で指定されたスカラレジ
スタ41−ｌのレジスタに読出しておき、該レジスタに読
出された値と初期値とによりソフトウェアでバンク競合
時間を認識することができる。When the value of the bank contention time register 43-1 (initial value + bank contention time) is read by an instruction, the value of the bank contention time register 43-1 is read to the scalar register 41-l specified by the instruction. The bank contention time can be recognized by software based on the value read in the register and the initial value.
ここで、本発明の一実施例のスカラレジスタ41−ｌは
ソフトウェアビジブルのレジスタ、つまりプログラムに
よって読出し書込み可能なレジスタである。したがっ
て、このスカラレジスタ41−ｌが他のソフトウェアビジ
ブルのリソース（例えばメモリなど）であってもその効
果は同様である。Here, the scalar register 41-1 according to the embodiment of the present invention is a software-visible register, that is, a register readable and writable by a program. Therefore, the effect is the same even if the scalar register 41-l is another software-visible resource (for example, memory).
従来の性能測定方法によりプログラムの実効性能が理
論的性能よりも低下していることが検出された場合、バ
ンク競合時間レジスタ43−ｌの値を読出す命令をそのプ
ログラムの開始時および終了時に実行し、これらの命令
により読出された値の差分［（プログラム終了時のバン
ク競合時間レジスタ43−ｌの値）−（プログラム開始時
のバンク競合時間レジスタ43−ｌの値）］を求めること
により、そのプログラム全体のバンク競合時間をソフト
ウェアで認識することができる。When it is detected by the conventional performance measurement method that the effective performance of the program is lower than the theoretical performance, an instruction for reading the value of the bank contention time register 43-1 is executed at the start and end of the program. Then, the difference between the values read by these instructions [(value of bank conflict time register 43-1 at program end)-(value of bank conflict time register 43-1 at program start)] is obtained. The bank contention time of the entire program can be recognized by software.
これにより、実効性能が理論的性能よりも低下してい
るプログラムにおいて、メモリアクセスにおけるバンク
競合が性能に及ぼす影響を測定することができるため、
実効性能の低下がメモリアクセス時のバンク競合による
ものか否かを調べることができる。This makes it possible to measure the effect of bank contention on memory access on performance in a program whose effective performance is lower than theoretical performance.
It is possible to investigate whether the decrease in effective performance is due to bank competition at the time of memory access.
また、実効性能の低下がメモリアクセス時のバンク競
合によるものであると判明した場合、バンク競合時間レ
ジスタ43−ｌの値を読出す命令をそのプログラムの任意
の箇所に挿入し、この命令により読出された値の差分を
求めることによってそのプログラムの各区間におけるバ
ンク競合の影響を測定する。If it is determined that the deterioration of the effective performance is due to bank contention at the time of memory access, an instruction for reading the value of the bank contention time register 43-l is inserted into an arbitrary portion of the program and read by this instruction. The effect of bank competition in each section of the program is measured by obtaining the difference between the values.
この測定結果により、そのプログラムにおいてどのメ
モリアクセスでバンク競合が発生しているのかが判明す
るので、該メモリアクセスにおけるバンク競合を回避す
るようにすることによってそのプログラムの実効性能の
向上をはかることができる。From this measurement result, it becomes clear which memory access in the program causes the bank contention. Therefore, by avoiding the bank contention in the memory access, the effective performance of the program can be improved. it can.
このように、プロセッサ３−ｌから記憶部１へのアク
セスにおいてバンク11−ｉの競合が検出されたときに計
数されたバンク競合時間をスカラレジスタ41−ｌに保持
するようにすることによって、このバンク競合時間をソ
フトウェアで認識することができる。よって、プロセッ
サ３−ｌから記憶部１へのアクセスにおけるバンク11−
ｉの競合による実効性能の低下の原因分析が容易とな
り、この分析により判明した原因を回避することによっ
てプログラムの実効性能を最大限に発揮することができ
る。In this way, the bank contention time counted when the contention of the bank 11-i is detected in the access from the processor 3-1 to the storage unit 1 is held in the scalar register 41-l. Bank conflict time can be recognized by software. Therefore, the bank 11- in the access from the processor 3-1 to the storage unit 1-
It becomes easy to analyze the cause of the decrease in the effective performance due to the competition of i, and the effective performance of the program can be maximized by avoiding the cause found by this analysis.
尚、本発明の一実施例では各プロセッサ３−ｊにバン
ク競合時間計数回路４−ｊを設けているが、このバンク
競合時間計数回路４−ｊは各プロセッサ３−ｊに対応し
ていればどこに設けてもよく、これに限定されない。In the embodiment of the present invention, each processor 3-j is provided with the bank contention time counting circuit 4-j. However, if the bank contention time counting circuit 4-j corresponds to each processor 3-j. It may be provided anywhere and is not limited to this.
また、バンク競合時間レジスタ43−ｌに初期値をセッ
トしてオバーフローしないようにしているが、バンク競
合時間レジスタ43−ｌをリセットするようにしても、同
様の効果が得られるのは明白である。Further, the bank conflict time register 43-1 is set to an initial value so as not to overflow, but it is clear that the same effect can be obtained even if the bank conflict time register 43-1 is reset. .
発明の効果 以上説明したように本発明は、複数のバンクに対する
プロセッサからのアクセスにおいて競合が検出されたと
き、該バンクの競合時間を計数し、この計数値を保持す
るようにすることによって、実効性能に対するバンク競
合時間の影響を認識することができ、性能低下の原因分
析を容易に行うことができるという効果がある。EFFECTS OF THE INVENTION As described above, according to the present invention, when contention is detected during access from a processor to a plurality of banks, the contention time of the bank is counted, and this count value is held, whereby the present invention is effective. The effect of the bank contention time on the performance can be recognized, and the cause of the performance degradation can be easily analyzed.
第１図は本発明の一実施例の構成を示すブロック図、第
２図は第１図のバンク競合時間計数回路の構成を示すブ
ロック図である。 主要部分の符号の説明 １……記憶部 ２……記憶制御部 ３−１〜３−ｍ……プロセッサ ４−１〜４−ｍ……バンク競合時間計数回路 11−１〜11−ｎ……バンク 21……バンク競合検出回路 41−１……スカラレジスタ 43−１……バンク競合時間レジスタ 44−１……加算器FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention, and FIG. 2 is a block diagram showing the configuration of the bank competition time counting circuit of FIG. Description of symbols of main parts 1 ... storage unit 2 ... storage control unit 3-1 to 3-m ... processor 4-1 to 4-m ... bank conflict time counting circuit 11-1 to 11-n ... Bank 21 …… Bank conflict detection circuit 41-1 …… Scalar register 43-1 …… Bank conflict time register 44-1 …… Adder
Claims (1)
ンクからなる記憶手段を含む情報処理装置であって、前
記バンクに対する前記プロセッサからのアクセスにおい
て競合を検出する検出手段と、前記検出手段により競合
が検出された該バンクの競合時間を計数する計数手段
と、前記計数手段の計数値を保持する保持手段とを有す
ることを特徴とする情報処理装置。1. An information processing apparatus which is accessed by a processor and includes a storage means composed of a plurality of banks, wherein the detecting means detects a conflict in the access from the processor to the bank, and the conflict is detected by the detecting means. An information processing apparatus comprising: a counting unit that counts the contention time of the bank, and a holding unit that holds the count value of the counting unit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1071478A JPH0820999B2 (en) | 1989-03-23 | 1989-03-23 | Information processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1071478A JPH0820999B2 (en) | 1989-03-23 | 1989-03-23 | Information processing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02250133A JPH02250133A (en) | 1990-10-05 |
| JPH0820999B2 true JPH0820999B2 (en) | 1996-03-04 |
Family
ID=13461782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1071478A Expired - Lifetime JPH0820999B2 (en) | 1989-03-23 | 1989-03-23 | Information processing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0820999B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5332716B2 (en) * | 2009-02-24 | 2013-11-06 | 日本電気株式会社 | Startup control method, information processing apparatus, and program |
-
1989
- 1989-03-23 JP JP1071478A patent/JPH0820999B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02250133A (en) | 1990-10-05 |
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