JPH08199344A - Metallic layer for soldering connection - Google Patents

Metallic layer for soldering connection

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JPH08199344A
JPH08199344A JP866995A JP866995A JPH08199344A JP H08199344 A JPH08199344 A JP H08199344A JP 866995 A JP866995 A JP 866995A JP 866995 A JP866995 A JP 866995A JP H08199344 A JPH08199344 A JP H08199344A
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JP
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solder
alloy
equation
metal layer
connection
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JP866995A
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Japanese (ja)
Inventor
Masahide Harada
正英 原田
Akihiro Ando
昭博 安藤
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Abstract

PURPOSE: To provide a metallic layer for soldering connection small in solder spending rate, and an electronic circuit device using the same. CONSTITUTION: This metallic layer for soldering connection is formed by sputtering or vapor depositing an alloy comprising 0.5-5atom.% one of Al, Co, Cd, Fe, Ga, Ge, Mg, Mn, Mo, Pd, Pt, Ru, Si, Sb, Sn, V and Zn and the balance Ni, an alloy comprising 0.5-1atom.% one of Ag, As, Be, In, Pb, Pt and Zr and the balance Ni, an alloy comprising 0.5-5atom.% one of Al, Au, Ca, Cr, Ge, Ga, Mn, Pd, Pr, Pt and Zn and the balance Cu or an alloy comprising 0.5-1atom.% one of As, In, Mg, and Si and the balance Cu on a circuit board 8.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は多数回のはんだ付け後に
おいても良好な接続が保たれるような、消費速度の小さ
い、はんだ接続用金属層に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a metal layer for solder connection, which has a low consumption rate and maintains good connection even after a large number of soldering operations.

【0002】[0002]

【従来の技術】大形電子計算機をはじめとする電子回路
装置では、多数のLSI等の電子回路部品を、プリント
板やセラミック板等に搭載し、電子回路を形成してい
る。これらの代表的な搭載方式は以下のとおりである。
まず、プリント板やセラミック板等(以下これらを基板
と呼ぶ)にはんだ接続のための金属層を形成する。一
方、電子回路部品には電極用の金属端子を形成する。し
かる後に双方をはんだを用いて接続させる。
2. Description of the Related Art In an electronic circuit device such as a large-sized electronic computer, a large number of electronic circuit components such as LSI are mounted on a printed board or a ceramic board to form an electronic circuit. Typical mounting methods for these are as follows.
First, a metal layer for solder connection is formed on a printed board, a ceramic board or the like (hereinafter referred to as a board). On the other hand, metal terminals for electrodes are formed on the electronic circuit component. After that, both are connected using solder.

【0003】LSI等の電子回路部品は基板に搭載後、
電子回路の論理の変更等のため基板から取り外し、新た
な部品を、再度、搭載する(この工程を以下リペアと呼
ぶ)場合がある。取外しにあたっては、電子回路部品の
はんだ接続部を加熱溶融させることにより部品を取り外
す。この時、基板の金属層の一部は同時に基板より除去
される。この理由は、はんだ接続がはんだ合金を構成す
る金属の一部と、金属層の一部との合金化で成立してお
り、はんだ接続部の加熱溶融による取外しの際に、この
合金の一部もしくは全部が同時に取り外されるからであ
る。常用される接続系の例として、Sn/Pbはんだと
Ni層の場合は、主としてSn−Ni合金が形成される
ことにより接続が成立している。電子部品取外しの際、
この合金の一部は同時に除去される。さらに新たな部品
を再搭載する際には、同様個所の新たな金属層がはんだ
接続のために消費される。
After mounting electronic circuit components such as LSI on a substrate,
There is a case where a new component is removed from the substrate for changing the logic of the electronic circuit and the like, and a new component is mounted again (this process is hereinafter referred to as repair). For removal, the solder connection part of the electronic circuit component is heated and melted to remove the component. At this time, a part of the metal layer of the substrate is simultaneously removed from the substrate. The reason for this is that the solder connection is made by alloying part of the metal forming the solder alloy and part of the metal layer, and when removing the solder connection by heating and melting, part of this alloy Or because all are removed at the same time. As an example of a commonly used connection system, in the case of Sn / Pb solder and Ni layer, the connection is established mainly by forming Sn—Ni alloy. When removing electronic parts,
Part of this alloy is removed at the same time. When remounting a new component, a new metal layer in the same place is consumed for solder connection.

【0004】電子回路装置の製造歩留まり向上のために
リペアは必須であるが、リペアを繰り返すことにより金
属層が消費され、ついには消失することがありうる。こ
の状態では正常な接続が成立しないためはんだ接続部の
信頼性が著しく低下する。あるいははんだ接続自体が不
可となる。これを未然に防止するため従来は、あらかじ
め許容回数のリペアで消費すると予想されるメタライズ
厚をメッキ法等で形成することが最も一般的であった。
Although repair is essential for improving the manufacturing yield of electronic circuit devices, repeated repairs may consume the metal layer and eventually cause it to disappear. In this state, the normal connection is not established, so that the reliability of the solder connection portion is significantly reduced. Or solder connection itself becomes impossible. In order to prevent this, in the past, it has been most common to form a metallized thickness, which is expected to be consumed by repairing an allowable number of times, by a plating method or the like.

【0005】一方、近来、電子部品の高密度化、微細
化、電子部品の金属膜形成方法のクリーン化、および部
品接続部の高信頼度化の要求に対応するため、スパッ
タ、蒸着、イオンプレーティングなどの物理蒸着法もし
くは化学蒸着法により、1μ以下程度のはんだ接続用金
属層の形成が要求される場合が増加している。この場
合、多数回のリペア実現を目的としてスパッタや蒸着に
よる金属層厚を増加させることは、これらの膜の残留応
力が、メッキにより形成した膜の残留応力に比べ数百〜
数千倍程度と大きいことから、形成した金属膜の残留応
力により自身にクラックが生じる等の理由により適当で
ない。このような障害のため、従来は、可能なリペアの
回数が少数回に限定され、高価な電子回路基板の再利用
率が低かった。
On the other hand, in recent years, in order to meet the demands for higher density and finer electronic parts, cleaner metal film forming method for electronic parts, and higher reliability of parts connecting parts, sputtering, vapor deposition, ion plating are performed. In many cases, it is required to form a metal layer for solder connection of about 1 μm or less by a physical vapor deposition method such as coating or a chemical vapor deposition method. In this case, increasing the thickness of the metal layer by sputtering or vapor deposition for the purpose of realizing repairs many times means that the residual stress of these films is several hundred to several times that of the film formed by plating.
Since it is as large as several thousand times, it is not suitable because the residual stress of the formed metal film causes a crack in itself. Due to such an obstacle, conventionally, the number of repairs that can be performed is limited to a small number of times, and the reuse rate of an expensive electronic circuit board is low.

【0006】はんだ接続用金属層に関する記述は多数あ
るが、最新の技術に関するものとして文献「40thECTC P
roceedings PP460-469,Reliability improvements in
solder bump processing for flip chips.」がある。
Although there are many descriptions about the metal layer for soldering connection, the document "40th ECTC P
roceedings PP460-469 , Reliability improvements in
There is solder bump processing for flip chips. "

【0007】[0007]

【発明が解決しようとする課題】本発明の目的は、多数
回のリペアを可能とするため、はんだ付け時の消費速度
の小さいはんだ接続用金属薄膜およびこれを用いた電子
回路装置を提供することにある。
SUMMARY OF THE INVENTION It is an object of the present invention to provide a solder connecting metal thin film with a low consumption rate during soldering, and an electronic circuit device using the same, since repair can be performed many times. It is in.

【0008】[0008]

【課題を解決するための手段】上記目的は、以下のいず
れかの手段によって達成される。
The above object can be achieved by any of the following means.

【0009】すなわち、第一の手段は、従来のはんだ接
続用金属であるNiにAl,Co,Cd,Fe,Ga,
Ge,Mg,Mn,Mo,Pd,Pt,Ru,Si,S
b,Sn,V,Znのいずれかの金属を0.5〜5原子
%以下添加するか、あるいは、Ag,As,Be,I
n,Pb,Pt,Zrのいずれかの金属を0.5〜1原
子%添加して、Niと固溶体を形成させることである。
ここで添加金属の濃度の下限が0.5%であるのは、
0.5%未満では顕著な効果が得られないからである。
また上限が5%であるのは、これより大きいと、本来N
i金属層で得られる接続の信頼性が保証されないからで
ある。ここで後者のグループの濃度の上限が1%である
のは、それぞれの金属のNi中への常温での固溶限が1
%であるからである。
That is, the first means is to use Ni, which is a conventional solder connecting metal, with Al, Co, Cd, Fe, Ga,
Ge, Mg, Mn, Mo, Pd, Pt, Ru, Si, S
0.5 to 5 atomic% or less of any one of b, Sn, V, and Zn is added, or Ag, As, Be, I is added.
It is to add a metal of any one of n, Pb, Pt, and Zr to 0.5 to 1 atomic% to form a solid solution with Ni.
Here, the lower limit of the concentration of the added metal is 0.5%,
This is because if it is less than 0.5%, a remarkable effect cannot be obtained.
Also, the upper limit is 5%, and if it is larger than this, N is originally
This is because the reliability of the connection obtained by the i metal layer is not guaranteed. Here, the upper limit of the concentration of the latter group is 1% because the solid solubility limit of each metal in Ni at room temperature is 1%.
Because it is%.

【0010】第二の手段は、従来のはんだ接続用金属で
あるCuにAl,Au,Ca,Cr,Ge,Ga,M
n,Pd,Pr,Pt,Znのいずれかの金属を0.5
〜5原子%添加するか、あるいは、As,In,Mg,
Siのいずかの金属を0.5〜1原子%添加してCuと
固溶体を形成させることである。
The second means is to use Al, Au, Ca, Cr, Ge, Ga and M in addition to Cu which is a conventional solder connecting metal.
0.5 of any one of n, Pd, Pr, Pt, and Zn is added.
~ 5 atom% or As, In, Mg,
It is to add 0.5 to 1 atomic% of any metal of Si to form a solid solution with Cu.

【0011】[0011]

【作用】本発明における作用を、図を参照しながら以下
説明する。
The operation of the present invention will be described below with reference to the drawings.

【0012】一般に合金の相の安定さは、Gibbsの自由
エネルギによって記述され、A元素およびB元素からな
る2元系固溶体の自由エネルギG2は数1によって表さ
れる。
Generally, the stability of the phase of an alloy is described by the Gibbs free energy, and the free energy G 2 of a binary solid solution consisting of the elements A and B is expressed by the equation 1.

【0013】 〔数1〕 G2=G1+ΔGmix (数1) ここで 〔数2〕 G1=XaGa+XbGb (数2) であり、XaおよびXbはそれぞれ固溶体中の元素Aおよ
び元素Bのモル分率(Xa+Xb=1)、GaおよびGbは元素
Aおよび元素Bのモルあたりの自由エネルギ、ΔGmix
は混合による自由エネルギ変化である(図1および図2
参照)。ここで一般に、エンタルピをH、エントロピを
S、絶対温度をTで表すと、自由エネルギGは、 〔数3〕 G=H−TS (数3) であるから、 〔数4〕 G1=H1−TS1 (数4) 〔数5〕 G2=H2−TS2 (数5) さらに、 〔数6〕 ΔHmix=H2−H1 (数6) 〔数7〕 ΔSmix=S2−S1 (数7) 数5〜数8を数2に代入することにより、 〔数8〕 ΔGmix=ΔHmix−TΔSmix (数8) ΔHmixは図8の混合による発熱もしくは吸熱、ΔSmix
は混合前後のエントロピの差である。ここでは混合によ
る体積変化は無視している。また、エントロピの定義よ
り、 〔数9〕 S=klnω (数9) ここで、kはボルツマン定数、ωは乱雑さで 〔数10〕 ω=(Na+Nb)!/Na!Nb! (数10) であり、NaおよびNbはそれぞれ元素Aおよび元素Bの
原子数である。アボガドロ数をNAとすると 〔数11〕 Na=XaNA (数11) 〔数12〕 Nb=XbNA (数12) 数9,数10およびStirlingの近似式(lnN!≒Nln−
N)、さらに 〔数13〕 kNA=R(Rは気体定数) (数13) を用いると、 〔数14〕 ΔSmix=−R(XalnXa+XblnXb) (数14) 次に、2元系固溶体の結合エネルギを考えてみる。図3
の模式図において、3種類の結合が考えられる。ここで
A-Aの結合エネルギをεaa,B-Bの結合エネルギを
εbb,A-Bの結合エネルギをεabで表わすことに
する。原子が無限遠に離れている状態を0としεaa,
εbb,εabの値はそれぞれ負である。ここでA−B
結合の数をPabで表すと、 〔数15〕 ΔHmix=Pabε (数15) ここでεはA-B結合エネルギと、A-AおよびB-B
結合エネルギの平均の差であり、 〔数16〕 ε=εab−(εaa+εbb)/2 (数16) で表される。またA-B結合の数をPabは、1原子あた
りの結合の数をZすると、 〔数17〕 Pab=NAZXaXb (数17) 従って、数16〜数18より、 〔数18〕 ΔHmix=ΩXaXb (数18) ここで、 〔数19〕 Ω=NAZε (数19) Ω>0の場合、ΔHmixの変化は図4のようになる。Ω
<0の場合は下に凸である。また、いずれの場合もXa
=0および1におけるグラフの傾きはΩに依存する。
[Equation 1] G 2 = G 1 + ΔG mix (Equation 1) Here, [Equation 2] G 1 = XaGa + XbGb (Equation 2), where Xa and Xb are the mole fractions of element A and element B in the solid solution, respectively. Rate (Xa + Xb = 1), Ga and Gb are free energies per mole of element A and element B, ΔGmix
Is the change in free energy due to mixing (Figs. 1 and 2
reference). In general, when enthalpy is H, entropy is S, and absolute temperature is T, the free energy G is [Equation 3] G = H-TS (Equation 3), so [Equation 4] G 1 = H 1 -TS 1 (Equation 4) [Equation 5] G 2 = H 2 -TS 2 (5) In addition, [6] ΔHmix = H 2 -H 1 (6) [Equation 7] ΔSmix = S 2 - S 1 (Equation 7) By substituting Eqs. 5 to 8 into Eq. 2, [Equation 8] ΔGmix = ΔHmix−TΔSmix (Equation 8) ΔHmix is heat generation or heat absorption due to mixing in FIG. 8, ΔSmix
Is the difference in entropy before and after mixing. Here, the volume change due to mixing is ignored. From the definition of entropy, [Equation 9] S = klnω (Equation 9) where k is Boltzmann's constant and ω is randomness [Equation 10] ω = (Na + Nb)! / Na! Nb! (Equation 10) And Na and Nb are the numbers of atoms of element A and element B, respectively. If the Avogadro number is NA, [Equation 11] Na = XaNA (Equation 11) [Equation 12] Nb = XbNA (Equation 12) Equations 9, 10 and Stirling's approximate expression (lnN! ≈Nln−
N), and using [Equation 13] kNA = R (R is a gas constant) (Equation 13), [Equation 14] ΔSmix = −R (XalnXa + XblnXb) (Equation 14) Next, the binding energy of the binary solid solution Consider FIG.
In the schematic diagram of, three types of bonds are possible. Here, the binding energy of AA is represented by εaa, the binding energy of BB is represented by εbb, and the binding energy of AB is represented by εab. The state where the atoms are separated at infinity is 0, and εaa,
The values of εbb and εab are negative. Where AB
When the number of bonds is represented by Pab, [Equation 15] ΔHmix = Pabε (Equation 15) where ε is the AB binding energy and AA and BB
It is a difference in average of binding energies and is represented by [Equation 16] ε = εab− (εaa + εbb) / 2 (Equation 16). Also, if the number of AB bonds is Pab, and the number of bonds per atom is Z, [Equation 17] Pab = NAZXaXb (Equation 17) Therefore, from Equations 16 to 18, [Equation 18] ΔHmix = ΩXaXb (Equation 18) (Equation 18) Here, when [Equation 19] Ω = NAZε (Equation 19) Ω> 0, the change of ΔHmix is as shown in FIG. Ω
When <0, it is convex downward. In any case, Xa
The slope of the graph at = 0 and 1 depends on Ω.

【0014】以上の数8、数14、数18より、混合によ
る、の自由エネルギ変化は、 〔数20〕 ΔGmix=ΔHmix−TΔSmix =ΩXaXb+RT(XalnXa+XblnXb) (数20) 図5に、Ωの正負(=ΔHmixの正負)、およびTの大小
によるΔGmixの変化の様子を模式的に示す。ΔHmix<
0の場合には、すべての温度域でΔGmix<0であり、
混合により系の自由エネルギは減少する。ΔHmix>0
の場合、高温ではすべての組成でTΔSmixはΔHmixよ
り大であり、ΔGmix<0である。一方、低温の場合、組成
の中央付近ではTΔSmixはΔHmixより小となり、ΔG
mix>0である。組成の両端付近、すなわちXa,Xb→0
では、(14)式より−TΔSmixの傾きはマイナス無限大
に近づく。一方、ΔHmixの傾きは前述のようにΩに依
存した有限値である。従って、Xa,Xb→0の近傍では
ΔGmixの値は負である。これらをまとめて、図2と図
5より、図6を得る。以上のことから、絶対0度以外で
は、少量の第2元素の添加によるΔGmixは負であり、
少量の第2元素の混合により系の自由エネルギは減少す
ることがわかる。
From the equations (8), (14) and (18) above, the change in free energy due to mixing is expressed by [Equation 20] ΔGmix = ΔHmix−TΔSmix = ΩXaXb + RT (XalnXa + XblnXb) (Equation 20) = Positive / negative of ΔHmix), and a change in ΔGmix depending on the magnitude of T are schematically shown. ΔHmix <
In the case of 0, ΔGmix <0 in all temperature ranges,
The mixing reduces the free energy of the system. ΔHmix> 0
In the case of, TΔSmix is larger than ΔHmix and ΔGmix <0 at all compositions at high temperature. On the other hand, at low temperature, TΔSmix becomes smaller than ΔHmix near the center of the composition, and ΔG
mix> 0. Near both ends of the composition, that is, Xa, Xb → 0
Then, from equation (14), the slope of -TΔSmix approaches minus infinity. On the other hand, the slope of ΔHmix is a finite value that depends on Ω as described above. Therefore, the value of ΔGmix is negative in the vicinity of Xa, Xb → 0. These are put together and FIG. 6 is obtained from FIG. 2 and FIG. From the above, ΔGmix due to the addition of a small amount of the second element is negative except at absolute 0 degrees,
It can be seen that mixing a small amount of the second element reduces the free energy of the system.

【0015】さてNi合金もしくはCu合金と溶融はん
だにより形成される金属間化合物の形成速度は、Ni合
金もしくはCu合金の、溶融はんだ中への溶出速度に依
存すると考えられる。一般に相の等温成長のように、核
生成に依存せず、拡散に支配される相間の原子の移動速
度Vnは次式で表わされることが知られている。
The formation rate of the intermetallic compound formed by the Ni alloy or Cu alloy and the molten solder is considered to depend on the elution rate of the Ni alloy or Cu alloy into the molten solder. It is generally known that, unlike isothermal growth of phases, the migration velocity Vn of atoms between phases that is controlled by diffusion without depending on nucleation is represented by the following equation.

【0016】 〔数21〕 Vn=sνexp(−ΔGn/kT) (数21) ここでΔGnは一個の原子がある相γを離れて界面をよ
ぎり、別の相ηへ移動するのに必要な活性化のエネルギ
である。またνは振動数(1個の原子がエネルギ障壁を
超えようと試みる毎秒あたりの回数)、sは界面をよぎ
る原子の個数である。従って、固相の純NiからNi原
子が溶融はんだ中へ移動する速度、もしくは固相の純C
uからCu原子が溶融はんだ中へ移動する速度V1、お
よび、少量の第2元素αを添加したNi合金からNi原
子が溶融Sn中へ移動する速度、もしくは少量の第2元
素αを添加したCu合金からCu原子が溶融はんだ中へ
移動する速度V2はこれを用いて次のように表わされ
る。
[Equation 21] Vn = sνexp (−ΔGn / kT) (Equation 21) Here, ΔGn is the activity required for one atom to leave the phase γ and cross the interface to move to another phase η. It is the energy of conversion. Further, ν is the frequency (the number of times that one atom tries to cross the energy barrier per second), and s is the number of atoms that cross the interface. Therefore, the rate of movement of Ni atoms from the solid phase pure Ni into the molten solder, or the solid phase pure C
The speed V 1 at which Cu atoms move into the molten solder from u, and the speed at which Ni atoms move into molten Sn from the Ni alloy added with a small amount of the second element α, or a small amount of the second element α was added. The velocity V 2 at which Cu atoms move from the Cu alloy into the molten solder is expressed as follows using this.

【0017】 〔数22〕 V1=sνexp(−ΔG1/kT) (数22) 〔数23〕 V2=sνexp(−ΔG2/kT) (数23) ここでΔG1は図7に示すように固相純Ni中のNi原
子、もしくは固相純Cu中のCu原子が液相はんだ中へ
移動するのに必要な活性化のエネルギ、またΔG2は、
少量の第2元素を添加したNi合金中のNi原子、もし
くは少量の第2元素を添加したCu合金中のCu原子が
液相はんだ中へ移動するのに必要な活性化のエネルギで
ある。これまでに議論したように、少量の第2元素を添
加したNi合金の自由エネルギG(Ni+α)、もしく
は、少量の第2元素を添加したCu合金の自由エネルギ
G(Cu+α)は、それぞれ純Niの自由エネルギG(N
i)、もしくは純Cuの自由エネルギG(Cu)よりも小
さい。従って、図7においてΔG2>ΔG1であり、この
結果、V2<V1となる。
[Equation 22] V 1 = sνexp (−ΔG 1 / kT) (Equation 22) [Equation 23] V 2 = sνexp (−ΔG 2 / kT) (Equation 23) Here, ΔG 1 is shown in FIG. 7. As described above, the activation energy required for the Ni atoms in the solid phase pure Ni or the Cu atoms in the solid phase pure Cu to move into the liquid phase solder, and ΔG 2 are
It is the activation energy required for the Ni atoms in the Ni alloy added with a small amount of the second element or the Cu atoms in the Cu alloy added with a small amount of the second element to move into the liquid phase solder. As discussed above, the free energy G (Ni + α) of the Ni alloy added with a small amount of the second element or the free energy G (Cu + α) of the Cu alloy added with a small amount of the second element is pure Ni. Free energy of G (N
i) or smaller than the free energy G (Cu) of pure Cu. Therefore, in FIG. 7, ΔG 2 > ΔG 1 , and as a result, V 2 <V 1 .

【0018】すなわち、NiもしくはCuに少量の第2
の金属を固溶させた合金の溶融はんだ中への移動速度
は、それぞれ純Niもしくは純Cuのそれより小さくな
り、はんだ付け時の消費速度が小さくなる。
That is, a small amount of the second element is added to Ni or Cu.
The moving speed of the alloy in which the above metal is dissolved into the molten solder is smaller than that of pure Ni or pure Cu, and the consumption speed during soldering is small.

【0019】[0019]

【実施例】以下、本発明の一実施例を、図面を参照しな
がら説明する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings.

【0020】(実施例1)図8は、98原子%のNiと
2原子%のCoからなるはんだ接続用金属層を有するセ
ラミック多層配線基板に、Auメッキされた電極端子部
分を持つLSIチップを、Ag3重量%、残部Snの成
分組成からなる微小はんだボールによって接続した本発
明の一実施例であるところの電子回路装置の概略を示し
た斜視図である。
(Embodiment 1) FIG. 8 shows an LSI chip having Au-plated electrode terminal portions on a ceramic multilayer wiring board having a solder connecting metal layer consisting of 98 atomic% Ni and 2 atomic% Co. FIG. 3 is a perspective view showing an outline of an electronic circuit device which is an embodiment of the present invention, which is connected by minute solder balls having a composition of Ag, Ag 3 wt%, and the balance Sn.

【0021】本実施例の電子回路装置は、複数個のLS
Iチップ7を多層配線基板8上に、所定の配置パターン
に従って配置し、このLSIチップ上に熱伝導中継部材
11を載せ、この中継部材11上から、多層配線基板8
に、これを覆うキャップ10を載置し、このキャップ1
0の上面に冷却板9を積層してある。また、この多層配
線基板8は、配線ボード13に、接続ピン12を介して
接続され、電子回路を構成している。
The electronic circuit device of the present embodiment has a plurality of LSs.
The I chip 7 is arranged on the multilayer wiring board 8 according to a predetermined layout pattern, the heat conduction relay member 11 is placed on the LSI chip, and the multilayer wiring board 8 is placed on the relay member 11.
Place the cap 10 that covers this on the
A cooling plate 9 is laminated on the upper surface of 0. The multilayer wiring board 8 is connected to the wiring board 13 via the connection pins 12 to form an electronic circuit.

【0022】次に、この電子回路装置の製造方法を説明
する。
Next, a method of manufacturing this electronic circuit device will be described.

【0023】まず、本発明の特徴である、98原子%の
Niと2原子%のCoからなるはんだ接続用金属層をセ
ラミック多層配線基板上に形成する方法を説明する。ま
ず、複数のターゲットを同時にスパッタ可能な装置、た
とえば2元同時イオンビームスパッタ装置に、ターゲッ
トとして純度99.999%のNi板と純度99.99
9%のCo板を所定の位置に取り付ける。次にセラミッ
ク多層基板に、所定のパターンを抜いたステンレス製の
マスクをかぶせ、スパッタ装置内の所定の位置に設置す
る。次に、NiとCoのターゲットをそれぞれ同時にA
rイオンビーム等によりスパッタして、セラミック多層
基板上にNiとCoが混合した膜を、膜厚1μまで積層
する。このとき積層後の組成比がNi:Co=98:2
になるようにスパッタ強度を調整する。
First, a method of forming a solder connecting metal layer composed of 98 atomic% of Ni and 2 atomic% of Co on a ceramic multilayer wiring board, which is a feature of the present invention, will be described. First, an apparatus capable of simultaneously sputtering a plurality of targets, for example, a binary simultaneous ion beam sputtering apparatus, is used as a target.
Attach a 9% Co plate in place. Next, the ceramic multilayer substrate is covered with a stainless mask with a predetermined pattern removed, and the ceramic multilayer substrate is set at a predetermined position in the sputtering apparatus. Next, the Ni and Co targets are simultaneously A
A film in which Ni and Co are mixed is laminated to a film thickness of 1 μ on the ceramic multilayer substrate by sputtering with an r ion beam or the like. At this time, the composition ratio after lamination is Ni: Co = 98: 2.
The sputter strength is adjusted so that

【0024】さらに、はんだ接続予定部分にAuメッキ
をほどこしたLSIチップ7と、冷却板9とキャップ1
0と熱伝導中継部材11と接続ピン12と配線ボード1
3を準備した。また、第一のはんだとしてAg3重量%
−Sn97重量%の組成からなる微細はんだボールを、
第二のはんだとしてSn37重量%−Pb45重量%−
Bi18重量%の組成からなるはんだ合金を、第三のは
んだとしてPb98重量%−Sn2重量%の組成からな
るはんだ合金を、さらにAg72重量%−Cu28重量
%の組成からなる銀ろうを作成し準備した。
Further, the LSI chip 7 having Au plating on the portion to be soldered, the cooling plate 9 and the cap 1
0, heat conduction relay member 11, connection pin 12, wiring board 1
Prepared 3. Also, as the first solder, Ag 3 wt%
-A fine solder ball having a composition of 97 wt% Sn,
Sn 37 wt% -Pb 45 wt% -as the second solder-
A solder alloy having a composition of Bi 18 wt%, a solder alloy having a composition of Pb 98 wt% -Sn 2 wt% as a third solder, and a silver solder having a composition of Ag 72 wt% -Cu 28 wt% were prepared. .

【0025】その後、まずセラミックの配線基板8の裏
面と接続ピン12との間に、銀ろう17を介在させて8
00℃に加熱した後冷却する処理(以下、単に熱処理と
よぶ)を行うことによって両者を接続する。
After that, first, a silver solder 17 is interposed between the back surface of the ceramic wiring board 8 and the connection pin 12
Both are connected by performing a process of heating to 00 ° C. and then cooling (hereinafter simply referred to as heat treatment).

【0026】次に、セラミック多層配線基板8の表面に
ある、本発明のはんだ接続用金属薄膜部分とLSIチッ
プ7の電極端子との間に、第一のはんだ合金から作られ
た微小はんだボール14を介在させて240℃の熱処理
を行うことによって両者を接続する。
Next, between the metal thin film portion for solder connection of the present invention on the surface of the ceramic multilayer wiring substrate 8 and the electrode terminal of the LSI chip 7, a minute solder ball 14 made of the first solder alloy is formed. The two are connected by performing a heat treatment at 240 ° C. with the interposition of.

【0027】一方、冷却板9とキャップ10との間に、
第三のはんだ合金16を介在させて340℃の熱処理を
行うことによって両者を接続する。
On the other hand, between the cooling plate 9 and the cap 10,
Both are connected by performing a heat treatment at 340 ° C. with the third solder alloy 16 interposed.

【0028】さらに、セラミック多層配線基板8上に接
続されたLSIチップ7上に熱伝導中継部材11を配置
した後、セラミック多層配線基板8の周辺と、先に接続
した冷却板9とキャップ10のキャップ10側の周縁部
との間に、第二のはんだ合金15を介在させて、200
℃の熱処理を行うことによって両者を接続する。
Further, after the heat conduction relay member 11 is arranged on the LSI chip 7 connected to the ceramic multilayer wiring board 8, the periphery of the ceramic multilayer wiring board 8 and the cooling plate 9 and the cap 10 which have been previously connected are arranged. The second solder alloy 15 is interposed between the peripheral portion on the cap 10 side and 200
Both are connected by performing a heat treatment at ℃.

【0029】次に、この本発明の実施例によるはんだ接
続用金属薄膜を用いた接続方式が、本発明の技術課題で
ある、はんだ接続用金属層の消費速度が小さく、多数回
リペアが可能であるがどうかを具体的に検証してみる。
Next, the connection method using the metal thin film for solder connection according to the embodiment of the present invention is a technical subject of the present invention, in which the consumption speed of the metal layer for solder connection is small, and multiple repairs are possible. I will specifically verify whether there is.

【0030】リペアの実験を行うため製造工程のうちセ
ラミック多層配線基板にLSIチップを第一のはんだ合
金から作られた微小はんだボールを介在させて250℃
の熱処理を2分間行なうことによって両者を接続した試
料を作成する。
In order to carry out a repair experiment, in the manufacturing process, an LSI chip was placed on a ceramic multilayer wiring board with a fine solder ball made of a first solder alloy interposed between them to obtain a temperature of 250 ° C.
By performing the heat treatment of 2 minutes for 2 minutes, a sample in which both are connected is prepared.

【0031】また比較のために、セラミック多層配線基
板上のはんだ接続用金属薄膜を、従来方式で作成したも
のについて、と同様の、実験用試料を作成する。従来方
式のはんだ接続用金属層として、Ni1μをスパッタ形
成する。この試料も同様に、第一のはんだ合金から作ら
れた微小はんだボールを介在させて250℃の熱処理を
2分間行なうことによって両者を接続する。
For comparison, an experimental sample similar to the one prepared by the conventional method for the solder connecting metal thin film on the ceramic multilayer wiring board is prepared. As a metal layer for conventional solder connection, 1 μm of Ni is sputtered. Similarly, this sample is heat-treated at 250 ° C. for 2 minutes with a small solder ball made of the first solder alloy interposed therebetween to connect the two.

【0032】次にこの二つの試料をエポキシ樹脂に埋め
込んだ後はんだとはんだ接続用金属層の接合断面が観察
できるように切断した後研磨し、はんだ接続用金属層の
残り厚さを電子顕微鏡を用いて測定した。その結果、従
来金属層であるNiの残り厚さは0.3μであったのに
対し、本発明による金属層であるNi2%Coの残り厚
さは0.6μであった。これにより本発明の一実施例で
あるNi2%Co合金は消費速度が小さく、従って、残
り厚さの金属層を利用して、リペアが可能であることが
検証された。
Next, these two samples were embedded in an epoxy resin, cut so that the joint cross section of the solder and the metal layer for solder connection could be observed, and then polished, and the remaining thickness of the metal layer for solder connection was measured by an electron microscope. It was measured using. As a result, the remaining thickness of Ni, which is the conventional metal layer, was 0.3 μ, whereas the remaining thickness of Ni2% Co, which is the metal layer according to the present invention, was 0.6 μ. From this, it was verified that the Ni2% Co alloy, which is one embodiment of the present invention, has a low consumption rate, and therefore, repair can be performed using the metal layer having the remaining thickness.

【0033】以上は本発明の一実施例にすぎないが、他
の金属をNiに添加した場合の金属層の消費速度を確認
するため、以下の実験を別途行なった。
Although the above is only one example of the present invention, the following experiment was conducted separately in order to confirm the consumption rate of the metal layer when another metal was added to Ni.

【0034】純度99.99%のNiに、純度99.9
9%のPd,Ge,Fe,Coをそれぞれ2原子%にな
るように混合したNi合金を、真空溶解炉で作製した。
このNi合金を50μの厚さに圧延した後、はんだをリ
フローする際のはんだ濡れ広がり領域を一定にするため
に、図9に示すように、レジストで領域を形成した。こ
のレジスト領域内に、Sn-3Agはんだ(直径2mm、
長さ20mm)を十分な量のフラックスとともに置いた試
料をそれぞれの組成について6個準備し、大気雰囲気の
電気炉中で、250℃でそれぞれ、5分間、60分間、
120分間、180分間、240分間、及び300分間
加熱保持した後、空冷した。比較のため、第2金属を添
加しない純Niのみについても同様の実験を行なった。
Ni with a purity of 99.99% has a purity of 99.9.
A Ni alloy in which 9% of Pd, Ge, Fe, and Co were mixed so as to be 2 atomic% was produced in a vacuum melting furnace.
After this Ni alloy was rolled to a thickness of 50 μm, a region was formed with a resist as shown in FIG. 9 in order to make the solder wet spread region constant when reflowing the solder. Sn-3Ag solder (diameter 2mm,
6 pieces of each composition were prepared by placing a length of 20 mm) together with a sufficient amount of flux for 5 minutes and 60 minutes at 250 ° C. in an electric furnace in an air atmosphere.
After heating and holding for 120 minutes, 180 minutes, 240 minutes, and 300 minutes, air cooling was performed. For comparison, the same experiment was performed only for pure Ni to which the second metal was not added.

【0035】はんだ加熱溶融後の試料はエポキシ系の樹
脂に埋め込み、切断後研磨して、金属顕微鏡でNi合金
の残り厚さと、はんだ/Ni合金界面に形成された化合
物厚さを測定した。それぞれの厚さは、一試料につき3
枚の、金属顕微鏡写真(倍率1000倍)上での測定値の
平均値によった。
The sample after solder heating and melting was embedded in an epoxy resin, cut and polished, and the remaining thickness of the Ni alloy and the thickness of the compound formed at the solder / Ni alloy interface were measured with a metallurgical microscope. Each thickness is 3 per sample
It was based on the average value of the measured values on a metallurgical micrograph (magnification: 1000 times).

【0036】図10には、各種Ni合金に対してSn3
Agを熱処理して形成した化合物の平均厚さと、熱処理
時間の関係をグラフで示す。
FIG. 10 shows Sn3 for various Ni alloys.
The relationship between the average thickness of the compound formed by heat treatment of Ag and the heat treatment time is shown in a graph.

【0037】図11には、各種Ni合金に対してSn3
Agを熱処理した後のNi合金の残り厚さと、熱処理時
間の関係をグラフで示す。
FIG. 11 shows Sn3 for various Ni alloys.
The graph shows the relationship between the remaining thickness of the Ni alloy after heat treatment of Ag and the heat treatment time.

【0038】これにより、第二の金属を添加したNi合
金は、純Niと比較して、化合物形成速度は遅く、ま
た、Ni合金の残り厚さは大きく、従って、はんだ接続
熱処理時の消費速度が小さいことがわかる。よって、電
子回路装置のはんだ接続用金属層として利用した場合
に、多数回のリペアが可能となる。
As a result, the Ni alloy added with the second metal has a slower compound formation rate than the pure Ni and the remaining thickness of the Ni alloy is large. It turns out that is small. Therefore, when it is used as a metal layer for solder connection of an electronic circuit device, it is possible to repair a large number of times.

【0039】以上はNiを基にした合金によるはんだ接
続用金属層の一例について示したが、請求項に記載のあ
る、Niと固溶体を形成する第二の金属の少量添加によ
っても、同様の現象が生じ、多数回のリペアが可能とな
る。
Although an example of a solder-connecting metal layer made of a Ni-based alloy has been described above, the same phenomenon can be achieved by adding a small amount of the second metal forming a solid solution with Ni, which is described in the claims. Occurs, and many repairs are possible.

【0040】さらに請求項に記載のある、Cuと固溶体
を形成する第二の金属の少量添加によっても、同様の現
象が生じ、多数回のリペアが可能となる。
Further, the same phenomenon occurs even when a small amount of the second metal forming a solid solution with Cu is added as described in the claims, and repair can be performed many times.

【0041】[0041]

【発明の効果】本発明によれば、多数回のリペアが可能
であるような、はんだ接続熱処理時の消費速度の遅い金
属層を実現することができた。今後ますます高密度項集
積化される電子回路装置、とりわけ電子計算機の製造歩
留まり向上のためにはLSI等のリペアは必須であり、
大きく寄与できる。
According to the present invention, it is possible to realize a metal layer having a low consumption rate during heat treatment for soldering, which can be repaired many times. In order to improve the manufacturing yield of electronic circuit devices, especially electronic computers, which will be integrated with higher density in the future, repair of LSIs will be essential.
It can make a big contribution.

【図面の簡単な説明】[Brief description of drawings]

【図1】混合による自由エネルギの変化を示す説明図。FIG. 1 is an explanatory diagram showing a change in free energy due to mixing.

【図2】混合前の自由エネルギの変化と組成野関係を表
す説明図。
FIG. 2 is an explanatory diagram showing a change in free energy and a composition field relationship before mixing.

【図3】固溶体の原子間結合を表す説明図。FIG. 3 is an explanatory view showing an interatomic bond of a solid solution.

【図4】混合組成によるΔHmixの変化を表わす説明
図。
FIG. 4 is an explanatory diagram showing a change in ΔHmix depending on a mixed composition.

【図5】ΔHmixとTがΔGmixに与える効果を表わす説
明図。
FIG. 5 is an explanatory diagram showing the effect of ΔHmix and T on ΔGmix.

【図6】G1とG2の関係を表わす説明図。FIG. 6 is an explanatory diagram showing a relationship between G1 and G2.

【図7】固相Niの溶融Sn中への原子移動に伴なう自
由エネルギ変化を表わす説明図。
FIG. 7 is an explanatory view showing a change in free energy with the movement of atoms of solid phase Ni into molten Sn.

【図8】本発明の一実施例の電子回路装置の構成を示す
斜視図。
FIG. 8 is a perspective view showing a configuration of an electronic circuit device according to an embodiment of the present invention.

【図9】Ni合金板とレジストの形状と大きさを示す斜
視図。
FIG. 9 is a perspective view showing the shapes and sizes of a Ni alloy plate and a resist.

【図10】各種Ni合金で形成された化合物の平均厚さ
と熱処理時間の関係を表わした特性図。
FIG. 10 is a characteristic diagram showing the relationship between the average thickness of compounds formed of various Ni alloys and the heat treatment time.

【図11】各種Ni合金平均残り厚さと熱処理時間の関
係を表わした特性図。
FIG. 11 is a characteristic diagram showing the relationship between the average remaining thickness of various Ni alloys and the heat treatment time.

【符号の説明】[Explanation of symbols]

9…冷却版、 10…キャップ、 11…熱伝導中継部材、 12…接続ピン、 13…配線ボード、 14…はんだボール、 15…はんだ合金、 16…はんだ合金、 17…はんだ合金。 9 ... Cooling plate, 10 ... Cap, 11 ... Heat conduction relay member, 12 ... Connection pin, 13 ... Wiring board, 14 ... Solder ball, 15 ... Solder alloy, 16 ... Solder alloy, 17 ... Solder alloy.

Claims (4)

【特許請求の範囲】[Claims] 【請求項1】Al,Co,Cd,Fe,Ga,Ge,M
g,Mn,Mo,Pd,Pt,Ru,Si,Sb,S
n,V,Znのうちのいずれかが0.1〜5原子%で残
部がNiおよび不可避不純物からなる合金を、物理蒸着
法もしくは化学蒸着法で形成したことを特徴とするはん
だ接続用金属層。
1. Al, Co, Cd, Fe, Ga, Ge, M
g, Mn, Mo, Pd, Pt, Ru, Si, Sb, S
A metal layer for solder connection, characterized in that an alloy made of 0.1 to 5 atomic% of any of n, V and Zn and the balance of Ni and unavoidable impurities is formed by physical vapor deposition or chemical vapor deposition. .
【請求項2】Ag,As,Be,In,Pb,Pt,Z
rのうちのいずれかが0.1〜1原子%で残部がNiお
よび不可避不純物からなる合金を、物理蒸着法もしくは
化学蒸着法で形成したことを特徴とするはんだ接続用金
属層。
2. Ag, As, Be, In, Pb, Pt, Z
A metal layer for solder connection, characterized in that an alloy, in which any of r is 0.1 to 1 atomic% and the balance is Ni and unavoidable impurities, is formed by physical vapor deposition or chemical vapor deposition.
【請求項3】Al,Au,Ca,Cr,Ge,Ga,M
n,Pd,Pr,Pt,Znのうちのいずれかが0.1
〜5原子%で残部がCuおよび不可避不純物からなる合
金を、物理蒸着法もしくは化学蒸着法で形成したことを
特徴とするはんだ接続用金属層。
3. Al, Au, Ca, Cr, Ge, Ga, M
Any of n, Pd, Pr, Pt, and Zn is 0.1
A metal layer for solder connection, characterized in that an alloy consisting of -5 atomic% and the balance Cu and unavoidable impurities is formed by physical vapor deposition or chemical vapor deposition.
【請求項4】As,In,Mg,Siのうちのいずれか
が0.1〜1原子%以下で残部がCuおよび不可避不純
物からなる合金を、物理蒸着法もしくは化学蒸着法で形
成したことを特徴とするはんだ接続用金属層。
4. An alloy comprising any one of As, In, Mg, and Si of 0.1 to 1 atomic% or less and the balance of Cu and unavoidable impurities is formed by physical vapor deposition or chemical vapor deposition. Characteristic solder connection metal layer.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100025454A1 (en) * 2007-03-14 2010-02-04 Paul Heinz Solder alloys and process for repairing a component

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100025454A1 (en) * 2007-03-14 2010-02-04 Paul Heinz Solder alloys and process for repairing a component
US8613885B2 (en) * 2007-03-14 2013-12-24 Siemens Aktiengesellschaft Solder alloys for repairing a component

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