JPH08195667A - Signal switching device and composite signal switching device - Google Patents
Signal switching device and composite signal switching deviceInfo
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- JPH08195667A JPH08195667A JP7021346A JP2134695A JPH08195667A JP H08195667 A JPH08195667 A JP H08195667A JP 7021346 A JP7021346 A JP 7021346A JP 2134695 A JP2134695 A JP 2134695A JP H08195667 A JPH08195667 A JP H08195667A
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Abstract
Description
【０００１】[0001]
【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術（図６） 発明が解決しようとする課題 課題を解決するための手段（図１、図３〜図５） 作用（図２） 実施例（図１〜図５） （１）第１の実施例 （２）第２の実施例 （３）第３の実施例 （４）他の実施例 発明の効果[Table of Contents] The present invention will be described in the following order. Field of Industrial Application Conventional Technology (FIG. 6) Problem to be Solved by the Invention Means for Solving the Problem (FIGS. 1 and 3 to 5) Action (FIG. 2) Example (FIGS. 1 to 5) (1) First Example (2) Second Example (3) Third Example (4) Other Example Effects of the Invention
【０００２】[0002]
【産業上の利用分野】本発明は信号切換え装置及び復号
信号切換え装置に関し、例えば、高周波信号のアンテナ
端末を送信側と受信側に切り換えるアンテナスイツチに
適用して好適なものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal switching device and a decoded signal switching device, and is suitable for application to, for example, an antenna switch for switching an antenna terminal for high frequency signals between a transmitting side and a receiving side.
【０００３】[0003]
【従来の技術】現在、自動車電話及び携帯電話等の移動
体通信ビジネスは大きく発展してきている。しかし、都
市部においては、通信回線の不足が深刻になつてきてお
り、各国で様々な移動体通信システムが立ち上がろうと
している。これらの通信システムの多くは、現在の移動
体通信システムより高周波側の準マイクロ波帯を使用し
ている。2. Description of the Related Art At present, mobile communication businesses such as car phones and mobile phones have been greatly developed. However, in urban areas, the shortage of communication lines is becoming serious, and various mobile communication systems are about to be launched in each country. Many of these communication systems use the quasi-microwave band on the higher frequency side than the current mobile communication systems.
【０００４】これらの通信システムにおける携帯端末に
おいては、半導体の電界効果型トランジスタ（ＦＥＴ）
を使用して、準マイクロ波信号を処理する場合が多い、
特に準マイクロ波帯を使用していることと、端末が携帯
性を重視するために小型、低電圧駆動、低消費電力が実
現できるガリウム砒素のＦＥＴを用いたマイクロ波半導
体装置（ＭＭＩＣ）の開発が重要となつてきている。こ
れらのマイクロ波信号処理デバイスの中で携帯端末内で
高周波信号を切換える高周波スイツチが重要なキーデバ
イスの一つとなつてきている。In portable terminals in these communication systems, semiconductor field effect transistors (FETs) are used.
Is often used to process quasi-microwave signals,
Development of microwave semiconductor device (MMIC) using gallium arsenide FET that can realize small size, low voltage drive, and low power consumption because the terminal uses the quasi-microwave band and importance is placed on portability. Is becoming important. Among these microwave signal processing devices, a high frequency switch for switching a high frequency signal in a mobile terminal has become one of important key devices.
【０００５】移動体通信の携帯端末で用いるスイツチで
特に、アンテナ端子を携帯端末の送信端子と受信端子に
切換えるアンテナスイツチにおいては、以下の様なこと
が要求される。ＦＥＴを用いたスイツチの消費電力は、
本質的には非常に小さいが、送信端子とアンテナ間の挿
入損失が、携帯端末全体の消費電力に大きく影響するた
め、スイツチの挿入損失は極力小さく抑えることが望ま
しい。また送信マイクロ波電力はかなり大きい場合があ
るので、例えば（ＰＤＣ(personal digital cellular)
では１〔Ｗ〕程度）、大電力入力時のアンテナスイツチ
の透過特性の線型性、即ち、低歪化が非常に重要であ
る。The following is required in a switch used in a mobile terminal for mobile communication, particularly in an antenna switch in which an antenna terminal is switched between a transmission terminal and a reception terminal of the mobile terminal. The power consumption of the switch using the FET is
Although it is essentially very small, the insertion loss between the transmission terminal and the antenna greatly affects the power consumption of the entire mobile terminal, so it is desirable to keep the insertion loss of the switch as small as possible. In addition, since the transmitted microwave power may be quite large, for example, (PDC (personal digital cellular)
Then, about 1 [W]), linearity of the transmission characteristic of the antenna switch at the time of inputting a large power, that is, low distortion is very important.
【０００６】以上のように低挿入損失化、低歪化しさら
に、携帯端末であるために、小型化及び低電圧駆動化す
ることが移動体通信の携帯端末で用いるスイツチにとつ
て非常に重要な開発ポイントとなることが分かる。As described above, it is very important for a switch used in a mobile communication mobile terminal to have a small insertion loss, a low distortion, and, because it is a mobile terminal, miniaturization and low voltage driving. You can see that it will be a development point.
【０００７】図６に従来アンテナスイツチに用いられて
いるＦＥＴスイツチ回路を示す。例えば、ＭＭＩＣのＦ
ＥＴスイツチ回路１としてはガリウム砒素化合物を用い
た接合型のＦＥＴ２が用いられる。ＦＥＴ２ではソース
Ｓ、ドレインＤにそれぞれ送信側又は受信側となる入出
力端子３及び４を設ける。ＦＥＴ２のソースＳ、ドレイ
ンＤに対しては制御端子５よりそれぞれ抵抗Ｒ１及びＲ
２を介してバイアス電圧がかけられる。また抵抗Ｒ３を
介してゲートＧに接続される制御端子６によりゲート電
圧が制御される。FIG. 6 shows an FET switch circuit conventionally used for an antenna switch. For example, MMIC F
As the ET switch circuit 1, a junction type FET 2 using a gallium arsenide compound is used. In the FET 2, the source S and the drain D are provided with input / output terminals 3 and 4 on the transmitting side or the receiving side, respectively. For the source S and drain D of the FET2, the resistors R1 and R are connected from the control terminal 5 respectively.
A bias voltage is applied via 2. The control terminal 6 connected to the gate G via the resistor R3 controls the gate voltage.
【０００８】[0008]
【発明が解決しようとする課題】ところで、ＦＥＴを用
いたスイツチの歪みには２種類のものがあり、一つは電
流制限による歪みである。これはＦＥＴがオン状態のと
き、高周波信号がＦＥＴのドレインＤとソースＳ間を通
過するときに高周波信号電流の最大振幅がＦＥＴのオン
状態の飽和電流よりも大きいときには、高周波信号が全
て通過できないため、歪みが発生する。By the way, there are two types of distortion of a switch using an FET, one of which is distortion due to current limitation. This is because when the FET is in the ON state, when the high frequency signal passes between the drain D and the source S of the FET and the maximum amplitude of the high frequency signal current is larger than the saturation current of the FET in the ON state, all the high frequency signals cannot pass. Therefore, distortion occurs.
【０００９】二つ目はＦＥＴがオフ状態のとき、高周波
信号電圧がドレインＤ、ソースＳ間に印加され結果とし
てゲートＧの最大電圧振幅がＦＥＴのピンチオフ電圧ま
たはブレークダウン電圧を越えた場合、リーク電力が発
生して歪みが発生するという問題があつた。実際、移動
体通信の携帯端末に使用する場合は低電圧駆動であるた
め歪みが問題となるのは入力信号によりゲート電圧がピ
ンチオフ電圧を越える場合である。Second, when the FET is off, a high-frequency signal voltage is applied between the drain D and the source S, and as a result, when the maximum voltage amplitude of the gate G exceeds the pinch-off voltage or breakdown voltage of the FET, leakage occurs. There was a problem that electric power was generated and distortion was generated. In fact, when used in a mobile terminal for mobile communication, the driving voltage is low and the distortion becomes a problem when the gate voltage exceeds the pinch-off voltage due to the input signal.
【００１０】そこで従来例えば、文献１(P.Bemkopf,M.S
chindler,A.Bertrand,"A HIGH POWER K/Ka-BAND MONOLI
THIC T/ R SWITCH",IEEE Microwave and Millimeter-Wa
ve Monolithic Circuits Symposium Digest,1991,pp.15
-18)では信号経路に対してシヤントの部分にＦＥＴを２
段直列に接続することにより、スイツチの低歪化をはか
つている。しかしこのように、ＦＥＴを多段接続するこ
とにより、スイツチの低歪化を計つた場合、ＦＥＴの数
が増加することによるデバイスサイズの増加や、ＦＥＴ
部分の損失の増加による特性の悪化等の弊害が生じる。
またこの例では、制御電圧は０／−１０〔Ｖ〕であり、
移動体通信の携帯端末への使用を考えた場合、低電圧駆
動とは言い難い。Therefore, in the prior art, for example, reference 1 (P. Bemkopf, MS
chindler, A.Bertrand, "A HIGH POWER K / Ka-BAND MONOLI
THIC T / R SWITCH ", IEEE Microwave and Millimeter-Wa
ve Monolithic Circuits Symposium Digest, 1991, pp.15
-18) 2 FETs in the shunt part for the signal path
By connecting the switches in series, the distortion of the switch is reduced. However, in this way, if the distortion of the switch is reduced by connecting the FETs in multiple stages, the device size increases due to the increase in the number of FETs,
There is an adverse effect such as deterioration of characteristics due to an increase in the loss of a part.
In this example, the control voltage is 0 / -10 [V],
When considering the use of mobile communication in mobile terminals, it is hard to say low voltage drive.
【００１１】また文献２(M.J.Schindler,T.E.Kazior,"A
High Power 2-18 GHz T/R Switch",1990 IEEE MTT-S D
igest,pp.453-456）では、ＦＥＴを多段接続する代わり
に、デユアルゲートＦＥＴを使用することにより、低歪
化を図つている。この場合、デバイスサイズ、ＦＥＴ部
分の損失の点で文献１の例より有利であるが、ＦＥＴを
２段並べた場合に比べ、線型性は劣り、シングルゲート
ＦＥＴに比べ挿入損失も増加する。さらにこの例でも制
御電圧が０／−１４、−１０、−７〔Ｖ〕であり、移動
体通信の携帯端末への使用を考えた場合、低電圧駆動と
は言い難い。Reference 2 (MJ Schindler, TEKazior, "A
High Power 2-18 GHz T / R Switch ", 1990 IEEE MTT-S D
igest, pp.453-456), low distortion is achieved by using dual gate FETs instead of connecting FETs in multiple stages. In this case, the device size and the loss of the FET portion are more advantageous than the example of Document 1, but the linearity is inferior to the case where the FETs are arranged in two stages, and the insertion loss is increased as compared with the single-gate FET. Further, in this example as well, the control voltage is 0 / -14, -10, and -7 [V], and it is hard to say low-voltage drive when considering the use in mobile terminals for mobile communication.
【００１２】また文献３(McGrath,C.Varmazis,CKermrre
c,Rpratt,"Novel High PerformanceSPDT Power Switche
s",1991 IEEE MTT-S Digest,pp.839-842)では文献２の
例よりさらにゲート数を増したトリプルゲートＦＥＴを
使用して、低損失化（Ｌ帯で0.4 〔dB〕）と大電力入力
時の低歪化（制御電圧−５〔Ｖ〕でＰ１〔dB〕（１〔d
B〕compression point ）が３〔Ｗ〕）を両立してい
る。この場合も制御電圧が−５〔Ｖ〕であり、最近の携
帯端末用デバイスの制御電圧の低電圧化の傾向である例
えば、３〔Ｖ〕程度と比べた場合、低電圧駆動とは言い
難い。Reference 3 (McGrath, C. Varmazis, C Kermrre
c, Rpratt, "Novel High Performance SPDT Power Switche
s ", 1991 IEEE MTT-S Digest, pp.839-842) uses a triple-gate FET with a larger number of gates than in the case of Ref. 2 to achieve low loss (0.4 [dB] in the L band) and a large loss. Low distortion at power input (P1 [dB] (1 [d
B] compression point) is 3 [W]). In this case as well, the control voltage is −5 [V], and it is difficult to say low-voltage driving when compared with the recent trend of lowering the control voltage of the mobile terminal device, for example, about 3 [V]. .
【００１３】文献４（宮辻和朗、他「ＧａＡｓ高出力Ｒ
ＦＳＰＤＴスイツチＩＣ」１９９４年電子情報通信学会
春期大会 ２−６２４）では強誘電体キヤパシタを用い
たフイードフオワードバイアス回路により、低挿入損失
化（１〔ＧＨｚ〕で0.8 〔dB〕）と低歪化（制御電圧４
〔Ｖ〕でＰ１〔dB〕が37〔dB／ｍ〕）、さらに小型化
（基板サイズが0.9 〔mm〕×1.05〔mm〕）を実現してい
る。しかし、制御電圧３〔Ｖ〕ではＰ１〔dB〕は30〔dB
／ｍ〕あるので、一般的な携帯電話の取扱電力である１
〔Ｗ〕程度を扱うのは難しく、従つて低電圧駆動で低歪
化という点で未だ問題がある。またフイードフオワード
バイアス回路は、バイアス経路に対して分岐の位置のＦ
ＥＴのみに用いられており、直列接続の位置のＦＥＴで
は用いられていないため、実際の携帯端末内での使用に
当たつては歪み発生の問題がある。Reference 4 (Kazuro Miyatsuji, et al. “GaAs high output R
FSPDT switch IC "1994 IEICE Spring Conference 2-624), a feed forward bias circuit using a ferroelectric capacitor is used to reduce insertion loss (0.8 [dB] at 1 GHz) and low distortion. (Control voltage 4
With V, P1 [dB] is 37 [dB / m]), and further miniaturization (board size 0.9 [mm] x 1.05 [mm]) is realized. However, when the control voltage is 3 [V], P1 [dB] is 30 [dB]
/ M], which is the power handled by a general mobile phone 1
It is difficult to handle the [W] degree, and there is still a problem in that the distortion is reduced by low voltage driving. In addition, the feedforward bias circuit has an F at the branch position with respect to the bias path.
Since it is used only for the ET and not for the FET at the position of series connection, there is a problem of distortion in actual use in a mobile terminal.
【００１４】上述した文献１〜４に見られるように、低
電圧駆動化、小型化、低挿入損失化、低歪化の様々な工
夫がなされているが、低電圧駆動で低歪という点ではど
の例を見ても実現されていない。ここで問題となるの
は、ＦＥＴをオン、オフにスイツチング動作させる場
合、オン時にはＦＥＴのオン抵抗を十分に小さくするた
めにゲート電圧をＦＥＴのピンチオフ電圧に対してある
程度高く設定せねばならず、逆にオフ時にはＦＥＴを完
全にピンチオフ状態にするためにゲート電圧をＦＥＴの
ピンチオフ電圧に対して、入力電力に応じた電力分低く
設定せねばならないことである。すなわち、入力電力１
〔Ｗ〕程度で３〔Ｖ〕駆動という条件では、ＦＥＴ単体
として低歪化と低挿入損失すなわち、オフ状態のときに
完全にピンチオフ状態で、オン状態のときにオン抵抗が
小さいという２つの要求を同時に実現することが本質的
に困難であるためである。以上の様に、移動体通信携帯
端末に適した小型で低電力駆動、低挿入損失及び低歪を
全て満足したアンテナスイツチの実現は現在までのとこ
ろ実現されていない。As can be seen from the above-mentioned Documents 1 to 4, various measures such as low voltage driving, miniaturization, low insertion loss and low distortion have been made, but in terms of low voltage driving and low distortion. It has not been realized in any of the examples. The problem here is that when the FET is switched on and off, the gate voltage must be set to a certain level higher than the pinch-off voltage of the FET in order to sufficiently reduce the on-resistance of the FET when on. On the contrary, when the transistor is off, the gate voltage must be set lower than the pinch-off voltage of the FET by the amount of electric power corresponding to the input electric power in order to completely bring the FET into the pinch-off state. That is, input power 1
Under the condition of driving at about [W] and 3 [V], there are two requirements that the FET should be low distortion and low insertion loss, that is, the pinch-off state is completely in the OFF state and the ON resistance is small in the ON state. This is because it is inherently difficult to realize both at the same time. As described above, an antenna switch suitable for a mobile communication portable terminal and satisfying all of low power drive, low insertion loss and low distortion has not been realized so far.
【００１５】本発明は以上の点を考慮してなされたもの
で、低電圧駆動で低挿入損失及び大電力時の低歪化が実
現できる信号切換え装置及び複合信号切換え装置を実現
しようとするものである。The present invention has been made in consideration of the above points, and is intended to realize a signal switching device and a composite signal switching device which can realize low insertion loss at low voltage driving and low distortion at high power. Is.
【００１６】[0016]
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、ソース（Ｓ）とドレイン（Ｄ）間
のチヤネル部を信号の経路とする電界効果型トランジス
タ（２）と、高インピーダンス素子（Ｒ４、Ｒ１０）を
間に介して電界効果型トランジスタ（２）のゲート
（Ｇ）端子に接続され、第１の制御電圧（Ｖ１）又は当
該第１の制御電圧（Ｖ１）に比して低く設定された第２
の制御電圧（Ｖ２）が交互に印加される第１の制御端子
（１１、３１）と、電界効果型トランジスタ（２）のソ
ース（Ｓ）及びドレイン（Ｄ）に少なくとも何方か一方
に対しては高インピーダンス素子（Ｒ６、Ｒ７、Ｒ１
１、Ｒ１２）を間に介して接続され、第３の制御電圧
（Ｖ３）又は当該第３の制御電圧（Ｖ３）に比して高く
設定された第４の制御電圧（Ｖ４）が交互に印加される
第２の制御端子（１２、３２）とを備え、電界効果型ト
ランジスタ（２）をオン状態に設定するときは、第１の
制御端子（１１、３１）に対して第１の制御電圧（Ｖ
１）を印加すると共に第２の制御端子（１２、３２）に
対しては第３の制御電圧（Ｖ３）を印加し、オフ状態に
設定するときには第１の制御端子（１１、３１）に対し
て第２の制御電圧（Ｖ２）を印加すると共に第２の制御
端子（１２、３２）に対しては第４の制御電圧（Ｖ４）
を印加する。In order to solve such a problem, in the present invention, a field effect transistor (2) having a channel portion between a source (S) and a drain (D) as a signal path, and a high impedance. It is connected to the gate (G) terminal of the field effect transistor (2) via the elements (R4, R10), and is connected to the first control voltage (V1) or the first control voltage (V1). Second set low
To the first control terminal (11, 31) to which the control voltage (V2) of (1) is alternately applied and at least one of the source (S) and the drain (D) of the field effect transistor (2). High impedance element (R6, R7, R1
1, R12), and a third control voltage (V3) or a fourth control voltage (V4) set higher than the third control voltage (V3) is alternately applied. When the field effect transistor (2) is turned on, the first control voltage is applied to the first control terminal (11, 31). (V
1) is applied and a third control voltage (V3) is applied to the second control terminals (12, 32), and when the off state is set, the third control voltage (V3) is applied to the first control terminals (11, 31). And applies a second control voltage (V2) to the second control terminals (12, 32).
Is applied.
【００１７】また本発明において、入出力端子（４１、
４２、４３、５１、５２、５３、５４）間に設置された
信号切換え手段（４４、４５、４６、４７、５５、５
６、５７、５８、５９、６０、６１、６２）を複数有
し、３つ以上の複数の入出力端子（４１、４２、４３、
５１、５２、５３、５４）間の接続を切り換える複合信
号切換え装置において、信号切換え手段（４４、４５、
４６、４７、５５、５６、５７、５８、５９、６０、６
１、６２）は、ソース（Ｓ）とドレイン（Ｄ）間のチヤ
ネル部を信号の経路とする電界効果型トランジスタ
（２）と、高インピーダンス素子（Ｒ４、Ｒ１０）を間
に介して電界効果型トランジスタ（２）のゲート（Ｇ）
端子に接続され、第１の制御電圧（Ｖ１）又は当該第１
の制御電圧（Ｖ１）に比して低く設定された第２の制御
電圧（Ｖ２）が交互に印加される第１の制御端子（１
１、３１）と、電界効果型トランジスタ（２）のソース
（Ｓ）及びドレイン（Ｄ）に少なくとも何方か一方に対
しては高インピーダンス素子（Ｒ６、Ｒ７、Ｒ１１、Ｒ
１２）を間に介して接続され、第３の制御電圧（Ｖ３）
又は当該第３の制御電圧（Ｖ３）に比して高く設定され
た第４の制御電圧（Ｖ４）が交互に印加される第２の制
御端子（１２、３２）とを備え、電界効果型トランジス
タ（２）をオン状態に設定するときは、第１の制御端子
（１１、３１）に対して第１の制御電圧（Ｖ１）を印加
すると共に第２の制御端子（１２、３２）に対しては第
３の制御電圧（Ｖ３）を印加し、オフ状態に設定すると
きには第１の制御端子（１１、３１）に対して第２の制
御電圧（Ｖ２）を印加すると共に第２の制御端子（１
２、３２）に対しては第４の制御電圧（Ｖ４）を印加す
る。In the present invention, the input / output terminals (41,
42, 43, 51, 52, 53, 54), the signal switching means (44, 45, 46, 47, 55, 5)
6, 57, 58, 59, 60, 61, 62) and three or more input / output terminals (41, 42, 43,
51, 52, 53, 54), the signal switching means (44, 45,
46, 47, 55, 56, 57, 58, 59, 60, 6
1, 62) is a field effect transistor (2) having a channel portion between a source (S) and a drain (D) as a signal path and a high impedance element (R4, R10). Gate (G) of transistor (2)
The first control voltage (V1) or the first control voltage (V1)
The first control terminal (1) to which the second control voltage (V2) set lower than the control voltage (V1) is alternately applied.
1, 31) and at least one of the source (S) and the drain (D) of the field effect transistor (2), high impedance elements (R6, R7, R11, R).
12) and is connected via a third control voltage (V3)
Or a second control terminal (12, 32) to which a fourth control voltage (V4) set higher than the third control voltage (V3) is alternately applied, and is a field effect transistor. When setting (2) to the ON state, the first control voltage (V1) is applied to the first control terminal (11, 31) and the second control terminal (12, 32) is applied. Applies the third control voltage (V3), and when setting the off state, applies the second control voltage (V2) to the first control terminal (11, 31) and the second control terminal ( 1
A fourth control voltage (V4) is applied to (2, 32).
【００１８】[0018]
【作用】電界効果型トランジスタ（２）をオン状態に設
定するときは、第１の制御端子（１１、１２、３１、３
２）に対して第１の制御電圧（Ｖ１）を印加すると共に
第２の制御端子（１２、３２）に対しては第３の制御電
圧（Ｖ３）を印加し、オフ状態に設定するときには第１
の制御端子（１１、３１）に対して第２の制御電圧（Ｖ
２）を印加すると共に第２の制御端子（１２、３２）に
対しては第４の制御電圧（Ｖ１）を印加することによ
り、オン状態のときと、オフ状態のときのＦＥＴ（２）
の相対的なゲートバイアスをオフ状態のときにはピンチ
オフ電圧（Ｖｐ）に対して十分に低く設定し、オン状態
のときにはピンチオフ電圧（Ｖｐ）に対して十分に高く
設定して低電圧駆動で低歪及び低挿入損失な信号切換え
装置（１０、３０）を実現することができる。When the field effect transistor (2) is turned on, the first control terminals (11, 12, 31, 3) are used.
2) is applied with the first control voltage (V1) and the second control terminal (12, 32) is applied with the third control voltage (V3). 1
To the control terminals (11, 31) of the second control voltage (V
2) is applied and the fourth control voltage (V1) is applied to the second control terminals (12, 32), so that the FET (2) is in the on state and in the off state.
The relative gate bias is set sufficiently low with respect to the pinch-off voltage (Vp) in the off state, and is sufficiently high with respect to the pinch-off voltage (Vp) in the on-state, and low distortion is caused by low voltage driving. A signal switching device (10, 30) with low insertion loss can be realized.
【００１９】また本発明においては、入出力端子（４
１、４２、４３、５１、５２、５３、５４）間に設置さ
れた信号切換え手段（４４、４５、４６、５５、５６、
５７、５８、５９、６０、６１、６２）を切換え操作し
て入出力端子（４１、４２、４３、５１、５２、５３、
５４）間の接続を切り換えることにより、低電圧駆動で
低歪及び低挿入損失な複合信号切換え装置（４０、５
０）を実現することができる。In the present invention, the input / output terminal (4
1, 42, 43, 51, 52, 53, 54), signal switching means (44, 45, 46, 55, 56,
57, 58, 59, 60, 61, 62) are switched to operate the input / output terminals (41, 42, 43, 51, 52, 53,
54) by switching the connection between the composite signal switching devices (40, 5) with low voltage driving and low distortion and low insertion loss.
0) can be realized.
【００２０】[0020]
【実施例】以下図面について、本発明の実施例を詳述す
る。Embodiments of the present invention will be described in detail with reference to the drawings.
【００２１】（１）第１の実施例 図６との対応部分に同符号を付した図１において、１０
は本発明によるＦＥＴスイツチ回路の全体構成を示し、
ＦＥＴ２のソースＳ、ドレインＤにはそれぞれＲＦ信号
の入出力端子３及び４が設置されている。ＦＥＴ２は制
御端子１１及び１２から与えられる制御電圧によりそれ
ぞれ、ゲート電圧及びソース、ドレイン間の電圧を制御
することによつて入出力端子３及び４間のＲＦ信号のオ
ンオフを切換える。(1) First Embodiment In FIG. 1, in which parts corresponding to those in FIG.
Shows the overall configuration of the FET switch circuit according to the present invention,
RF signal input / output terminals 3 and 4 are provided on the source S and drain D of the FET 2, respectively. The FET 2 switches on / off of the RF signal between the input / output terminals 3 and 4 by controlling the gate voltage and the voltage between the source and the drain by the control voltage applied from the control terminals 11 and 12, respectively.
【００２２】ＦＥＴ２のゲート電圧を制御する制御端子
１１は、ゲートＧとの間に高インピーダンスの抵抗Ｒ４
を介して接続されると共に、抵抗Ｒ４との接続点Ａで制
御端子１２の方向を順方向とするダイオード１３の一方
の端子と接続される。ダイオード１３は他端を接続点Ｂ
において、一端を制御端子１２に接続した抵抗Ｒ５の他
端に接続される。一方、ソースＳ、ドレインＤに対して
バイアス電圧を与える制御端子１２は、抵抗Ｒ５を介し
て接続点Ｂに接続し、接続点Ｂを共通接点として、ＦＥ
Ｔ２の入出力端子３及び入出力端子４にそれぞれ高イン
ピーダンスの抵抗Ｒ６及びＲ７を介して接続される。The control terminal 11 for controlling the gate voltage of the FET 2 has a high impedance resistor R4 between it and the gate G.
And the connection point A with the resistor R4 is connected to one terminal of the diode 13 whose forward direction is the direction of the control terminal 12. The other end of the diode 13 is a connection point B
In, the resistor R5 having one end connected to the control terminal 12 is connected to the other end. On the other hand, the control terminal 12 that applies a bias voltage to the source S and the drain D is connected to the connection point B via the resistor R5, and the connection point B is used as a common contact, and the FE
The input / output terminal 3 and the input / output terminal 4 of T2 are connected via high impedance resistors R6 and R7, respectively.
【００２３】ダイオード１３は順方向バイアス時にはガ
リウム砒素のビルトイン電圧の約1.2 〔Ｖ〕の電圧降下
が発生し、抵抗Ｒ５の抵抗値に比べて十分に小さなイン
ピーダンスを示す。さらに逆方向バイアス時には抵抗Ｒ
５に比べて十分に大きなインピーダンスを示す。ここで
制御端子１２と入出力端子３及び４間に接続される抵抗
Ｒ６及びＲ７はＲＦ信号が透過できないように十分に高
インピーダンスのものを用いる。またダイオード１３は
ガリウム砒素のｐｎ接合を利用したものを用い、ＦＥＴ
２も同様にガリウム砒素半導体の接合型ＦＥＴを用い
る。When the diode 13 is forward-biased, a voltage drop of about 1.2 [V], which is the built-in voltage of gallium arsenide, is generated, and the impedance of the diode 13 is sufficiently smaller than the resistance value of the resistor R5. Furthermore, when reverse biased, the resistance R
The impedance is sufficiently higher than that of No. 5. Here, resistors R6 and R7 connected between the control terminal 12 and the input / output terminals 3 and 4 have sufficiently high impedance so that RF signals cannot be transmitted. The diode 13 uses a gallium arsenide pn junction, and
Similarly, 2 uses a gallium arsenide semiconductor junction type FET.
【００２４】以上の構成において、ＦＥＴスイツチ回路
１０をオンバイアス制御する場合、制御端子１１及び１
２それぞれに３〔Ｖ〕及び０〔Ｖ〕の制御電圧を印加す
ると、抵抗Ｒ５とダイオード１３の接続点Ｂの電圧は電
圧制御の３〔Ｖ〕からダイオード１３の電圧降下分1.2
〔Ｖ〕を差し引いた1.8 〔Ｖ〕となる。またＦＥＴスイ
ツチ回路１０をオフバイアス制御する場合、制御端子１
１及び１２に対してそれぞれに０〔Ｖ〕及び３〔Ｖ〕の
制御電圧を印加すると、抵抗Ｒ５とダイオード１３の接
続点Ｂの電圧は３〔Ｖ〕となる。In the above configuration, when the FET switch circuit 10 is on-bias controlled, the control terminals 11 and 1 are controlled.
When a control voltage of 3 [V] and 0 [V] is applied to each of the two, the voltage at the connection point B between the resistor R5 and the diode 13 is 1.2 [V] from the voltage control of 1.2 [V].
It becomes 1.8 [V] after subtracting [V]. When the FET switch circuit 10 is off-bias controlled, the control terminal 1
When 0 [V] and 3 [V] control voltages are applied to 1 and 12, respectively, the voltage at the connection point B between the resistor R5 and the diode 13 becomes 3 [V].
【００２５】すなわちゲートＧとチヤンネル間のインピ
ーダンスが非常に大きく、ＦＥＴ２のドレインＤ及びソ
ースＳ領域がＤＣ的に独立しているとすると、オンバイ
アス時にＦＥＴ２のゲートＧの電位は３〔Ｖ〕となり、
ドレインＤ及びソースＳの電位は、1.8 〔Ｖ〕となる。
またオフバイアス時にはゲートＧの電位は０〔Ｖ〕でド
レインＤ及びソースＳの電位は、３〔Ｖ〕となる。従つ
てゲートＧの相対電位はオンバイアス、オフバイアス時
にそれぞれ1.2 〔Ｖ〕(3〔Ｖ〕−1.8 〔Ｖ〕)及び−３
〔Ｖ〕(0〔Ｖ〕−3 〔Ｖ〕) となる。That is, assuming that the impedance between the gate G and the channel is very large and the drain D and source S regions of the FET 2 are independent in terms of DC, the potential of the gate G of the FET 2 becomes 3 [V] during on bias. ,
The potentials of the drain D and the source S are 1.8 [V].
When off-biased, the potential of the gate G is 0 [V] and the potentials of the drain D and the source S are 3 [V]. Therefore, the relative potential of the gate G is 1.2 [V] (3 [V] -1.8 [V]) and -3 when on bias and off bias, respectively.
[V] (0 [V] -3 [V]).
【００２６】この結果、ゲートＧのオンバイアスとオフ
バイアスの差は4.2 〔Ｖ〕（1.2 〔Ｖ〕−( −3
〔Ｖ〕))となり、ＦＥＴ２を３／０〔Ｖ〕のゲート制御
電圧で制御する場合の通常の相対的ゲートバイアスの電
位差３〔Ｖ〕に比べてダイオード１３の電圧降下分1.2
〔Ｖ〕だけ大きくとれる。従つて図２に示すように、適
当なピンチオフ電圧Ｖｐを設定すれば、ＦＥＴ２オフ時
のゲート電圧Ｖoff をゲート電圧Ｖoff ´にシフトする
ことができる。これにより、ＦＥＴ２オフ時に大電力の
ＲＦ信号ａが入力した場合でもドレインＤ、ソースＳ間
でのリーク電流（図中斜線で示す）の発生がなくなり、
ＦＥＴ２がピンチオフ状態でなくなるのを未然に防止し
得、小さなオン抵抗とオフ時の大電力入力時の低歪化が
同時に実現できる。As a result, the difference between the on bias and the off bias of the gate G is 4.2 [V] (1.2 [V]-(-3
[V])), and the voltage drop of the diode 13 is 1.2 compared to the normal relative gate bias potential difference of 3 [V] when the FET 2 is controlled by the gate control voltage of 3/0 [V].
It can be as large as [V]. Therefore, as shown in FIG. 2, by setting an appropriate pinch-off voltage Vp, the gate voltage Voff when the FET 2 is off can be shifted to the gate voltage Voff '. As a result, even when a high-power RF signal a is input when the FET 2 is off, the generation of a leak current between the drain D and the source S (indicated by diagonal lines in the figure) is eliminated,
It is possible to prevent the FET 2 from becoming out of the pinch-off state, and it is possible to simultaneously realize a small on-resistance and a low distortion at the time of inputting a large power at the time of off.
【００２７】本発明のスイツチＦＥＴスイツチ回路１０
と従来型のＦＥＴスイツチ回路１によるオフ時のハンド
リング電力をSwitch FET Switch Circuit 10 of the Present Invention
And the handling power at the time of off by the conventional FET switch circuit 1
【表１】 に示す（シングルゲートＦＥＴと共に、デユアルゲート
ＦＥＴ及びトリプルゲートＦＥＴの例も合わせて示
す）。これによるとＦＥＴのゲートＧのオンバイアスを
等しくした場合、ＦＥＴスイツチ回路１０によるオフ時
のハンドリング電力は従来型に比べて、約３倍優れてい
ることが分かる。[Table 1] (In addition to the single-gate FET, examples of dual-gate FET and triple-gate FET are also shown). According to this, when the on-bias of the gate G of the FET is made equal, the handling power when the FET switch circuit 10 is off is about three times better than that of the conventional type.
【００２８】これに対して、オフ時のハンドリング電力
を等しくした場合、すなわちバイアス電圧を３〔Ｖ〕と
した場合、ＦＥＴのゲートＧのオンバイアスとピンチオ
フ電圧の差は本発明のスイツチＦＥＴ１０の方が大きく
なり、挿入損失は0.12〔dB〕となり従来型の0.34〔dB〕
に比して優れていることが分かる。ここではＦＥＴのピ
ンチオフ電圧を−0.8 〔Ｖ〕、ゲートＧ幅を１〔mm〕と
している。On the other hand, when the handling powers at the time of off are made equal, that is, when the bias voltage is 3 [V], the difference between the on-bias of the gate G of the FET and the pinch-off voltage is the switch FET 10 of the present invention. Becomes larger and the insertion loss becomes 0.12 [dB], which is 0.34 [dB] of the conventional type.
It turns out that it is superior to. Here, the pinch-off voltage of the FET is -0.8 [V] and the gate G width is 1 [mm].
【００２９】以上の構成によれば、３〔Ｖ〕の低電圧駆
動で制御するＦＥＴ２のゲートＧに対する相対電位が、
オンバイアス時1.2 〔Ｖ〕、オフバイアス時−3 〔Ｖ〕
となることから4.2 〔Ｖ〕となり、ダイオード１３の電
圧降下分の1.2 〔Ｖ〕だけ大きくとることができる。こ
れにより小さなオン抵抗であると同時にオフ時に完全に
ピンチオフとなるようにピンチオフ電圧を設定すること
ができるので、３〔Ｖ〕のような低電圧駆動で、小さな
オン抵抗による低挿入損失及び大電力入力時に低歪のＦ
ＥＴスイツチ回路が実現できる。According to the above configuration, the relative potential with respect to the gate G of the FET 2 controlled by the low voltage drive of 3 [V] is
On-bias 1.2 [V], Off-bias -3 [V]
Therefore, the voltage becomes 4.2 [V], and the voltage drop of the diode 13 can be increased by 1.2 [V]. As a result, the pinch-off voltage can be set so as to have a small on-resistance and to be completely pinched-off at the time of off. Low distortion F at input
An ET switch circuit can be realized.
【００３０】（２）第２の実施例 また上述の実施例においては、制御端子１１及び１２間
にダイオード１３を接続して、ＦＥＴ２に対するオンバ
イアスとオフバイアス時の相対電位差を大きくした場合
について述べたが、本発明はこれに限らず、図３に示す
ようなＦＥＴスイツチ回路３０を用いるようにしても良
い。すなわちＦＥＴスイツチ回路３０はゲート電圧を制
御する制御端子３１が抵抗Ｒ１０を介してゲートＧに接
続され、ソースＳ、ドレインＤ電圧を制御する制御端子
３２には抵抗Ｒ１１を介してドレインＤ側の入出力端子
３３が、抵抗Ｒ１２を介してソースＳ側の入出力端子３
４が並列に接続されている。抵抗Ｒ１０、Ｒ１１及びＲ
１２はいずれもＲＦ信号を透過させない高インピーダン
スの抵抗である。(2) Second Embodiment Further, in the above-described embodiment, the case where the diode 13 is connected between the control terminals 11 and 12 to increase the relative potential difference between the on bias and the off bias with respect to the FET 2 will be described. However, the present invention is not limited to this, and an FET switch circuit 30 as shown in FIG. 3 may be used. That is, in the FET switch circuit 30, the control terminal 31 for controlling the gate voltage is connected to the gate G through the resistor R10, and the control terminal 32 for controlling the source S and drain D voltages is connected to the drain D side through the resistor R11. The output terminal 33 is the input / output terminal 3 on the source S side via the resistor R12.
4 are connected in parallel. Resistors R10, R11 and R
Reference numeral 12 is a high impedance resistor that does not transmit an RF signal.
【００３１】このＦＥＴスイツチ回路３０では、ＦＥＴ
スイツチ回路をオン状態に設定する場合、制御端子３１
及び３２に対してそれぞれ、電圧Ｖ１及びＶ３が印加さ
れる。逆にＦＥＴスイツチ回路３０をオフ状態に設定す
る場合には、制御端子３１及び３２に対してそれぞれ電
圧Ｖ２及びＶ４が印加され、オン時とオフ時とで交互に
制御電圧が切り換えられる。In this FET switch circuit 30, the FET
When setting the switch circuit to the ON state, control terminal 31
And 32 are applied with voltages V1 and V3, respectively. On the contrary, when the FET switch circuit 30 is set to the off state, the voltages V2 and V4 are applied to the control terminals 31 and 32, respectively, and the control voltage is alternately switched between the on time and the off time.
【００３２】ここで制御端子３１に印加される制御電圧
Ｖ１、Ｖ２には次式Here, the control voltages V1 and V2 applied to the control terminal 31 are expressed by the following equations.
【数１】 の関係が成立する。また制御端子３２に印加される制御
電圧Ｖ３、Ｖ４には次式[Equation 1] The relationship is established. Further, the control voltages V3 and V4 applied to the control terminal 32 are expressed by the following equations.
【数２】 の関係が成立する。[Equation 2] The relationship is established.
【００３３】実際上、ゲート、チヤンネル間のインピー
ダンスが非常に大きく、またソースＳ、ドレインＤはＤ
Ｃ的に独立していると、ＦＥＴスイツチ回路３０がオン
状態に設定されるときにはＦＥＴ２のゲートには電圧Ｖ
１が印加され、ドレインＤ及びソースＳ領域には電圧Ｖ
３が印加されることになる。同様にＦＥＴ２がオフ状態
に設定されるときにはＦＥＴ２のゲートには電圧Ｖ２が
印加され、ドレインＤ及びソースＳ領域には電圧Ｖ４が
印加されることになる。In practice, the impedance between the gate and the channel is very large, and the source S and drain D are D
When the FET switch circuit 30 is set to the ON state when it is independent in C, the voltage V is applied to the gate of the FET2.
1 is applied, and the voltage V is applied to the drain D and source S regions.
3 will be applied. Similarly, when the FET2 is set to the off state, the voltage V2 is applied to the gate of the FET2 and the voltage V4 is applied to the drain D and source S regions.
【００３４】この結果、ＦＥＴスイツチ回路３０がオン
状態のときチヤンネルに対するゲートの相対的電圧ｄＶ
1 は次式As a result, when the FET switch circuit 30 is in the ON state, the gate relative voltage dV with respect to the channel.
1 is the following formula
【数３】 によつて表される。さらにＦＥＴ２がオン状態のときゲ
ートの相対的電圧ｄＶ2は次式(Equation 3) Is represented by Further FET2 relative voltage dV 2 of the gate when in the ON state following formula
【数４】 によつて表される。[Equation 4] Is represented by
【００３５】ＦＥＴ２のオン時とオフ時の相対的ゲート
バイアスの差ｄＶは数式３及び４より次式The difference dV between the relative gate biases when the FET 2 is on and when it is off is given by
【数５】 すなわち(Equation 5) Ie
【数６】 で表されるので、これらの数式１、２及び６によつて、
相対的ゲートバイアスの差ｄＶは次式(Equation 6) Since these are expressed by
The relative gate bias difference dV is
【数７】 の関係を有することが分かる。(Equation 7) It turns out that they have a relationship of.
【００３６】一般に駆動電圧は制御電圧の差、すなわち
本例におけるゲート制御電圧Ｖ１と電圧Ｖ２との差によ
つて表されるので、上述したようにバイアス制御するこ
とにより、オン時とオフ時の相対的ゲートバイアスの差
は駆動電圧以上となる。従つて、電圧Ｖ１、Ｖ２、Ｖ３
及びＶ４の制御電圧を用いれば、ゲートのオンバイアス
とピンチオフ電圧の差とオフ時のゲート電圧とピンチオ
フ電圧の差を通常のゲートバイアス法より大きくとるこ
とができ上述した第１の実施例と同様の効果が得られ
る。Generally, the drive voltage is represented by the difference between the control voltages, that is, the difference between the gate control voltage V1 and the voltage V2 in this example. Therefore, by performing the bias control as described above, the ON and OFF states are controlled. The difference in relative gate bias is equal to or higher than the drive voltage. Therefore, the voltages V1, V2, V3
By using the control voltage of V4 and V4, the difference between the on-bias and pinch-off voltage of the gate and the difference between the gate voltage and the pinch-off voltage at the time of off can be made larger than in the normal gate bias method, as in the first embodiment described above. The effect of is obtained.
【００３７】（３）第３の実施例 図４に示すＳＰＤＴ(single pole dual throw)スイツチ
４０は、アンテナ端子４１と送信側端子４２及び受信側
端子４３が設けられ、端子間に設けられたＦＥＴスイツ
チによつて構成されたスイツチユニツトにより、それぞ
れの端子間の接続が切り換えられる。アンテナ端子４１
に対して、送信側端子４２及び受信側端子４３がそれぞ
れスイツチユニツト４４及び４５を間に介して接続され
ている。また送信側端子４２及び受信側端子４３はそれ
ぞれ対接地間にスイツチユニツト４６及び４７を介して
接続されている。また送信側端子４２及び受信側端子４
３とスイツチユニツト４４、４５間と、スイツチユニツ
ト４６及び４７と対接地間にはＤＣ成分を除去するコン
デンサ（図示せず）が挿入されている。(3) Third Embodiment An SPDT (single pole dual throw) switch 40 shown in FIG. 4 is provided with an antenna terminal 41, a transmission side terminal 42 and a reception side terminal 43, and an FET provided between the terminals. A switch unit constituted by a switch switches the connection between the respective terminals. Antenna terminal 41
On the other hand, the transmission-side terminal 42 and the reception-side terminal 43 are connected via switch units 44 and 45, respectively. Further, the transmission-side terminal 42 and the reception-side terminal 43 are connected between the respective grounds via switch units 46 and 47. In addition, the transmission side terminal 42 and the reception side terminal 4
A capacitor (not shown) for removing a DC component is inserted between the switch unit 3 and the switch units 44 and 45, and between the switch units 46 and 47 and the ground.
【００３８】このスイツチユニツト４４、４５、４６及
び４７はそれぞれが第１の実施例による交流入出力切換
え装置により構成されているもので、スイツチユニツト
４４及び４５の入出力端子はＦＥＴのソースＳ、ドレイ
ンＤに対応し、この入出力端子間でＲＦ信号の入出力が
切換えられる。Each of the switch units 44, 45, 46 and 47 is constituted by the AC input / output switching device according to the first embodiment. The input / output terminals of the switch units 44 and 45 are the source S of the FET, Corresponding to the drain D, input / output of the RF signal is switched between the input / output terminals.
【００３９】実際上、送信側端子４２から入力される交
流信号をアンテナ端子４１で取り出す場合、スイツチユ
ニツト４４がオン状態、スイツチユニツト４５及び４６
がオフ状態に設定される。これにより送信側端子４２か
ら入力された交流信号はアンテナ端子４１から取り出さ
れる。このときスイツチユニツト４７をオン状態にする
ことによつてスイツチユニツト４５から漏れてくる信号
の経路をグランドに接地する。In practice, when the AC signal input from the transmission side terminal 42 is taken out at the antenna terminal 41, the switch unit 44 is in the ON state, and the switch units 45 and 46.
Is set to the off state. As a result, the AC signal input from the transmission terminal 42 is extracted from the antenna terminal 41. At this time, the switch unit 47 is turned on to ground the signal path leaking from the switch unit 45 to the ground.
【００４０】これに対して、アンテナ端子４１から入力
されるＲＦ信号を受信側端子４３で取り出す場合、スイ
ツチユニツト４５及び４６がオン状態、スイツチユニツ
ト４４及び４７がオフ状態に設定される。これにより受
信側端子４３から入力されたＲＦ信号はアンテナ端子４
１から取り出される。このときのスイツチユニツト４６
も上述したのと同様にスイツチユニツト４４からの漏れ
信号の経路をグランドに接地する。On the other hand, when the RF signal inputted from the antenna terminal 41 is taken out at the receiving side terminal 43, the switch units 45 and 46 are set to the ON state and the switch units 44 and 47 are set to the OFF state. As a result, the RF signal input from the reception side terminal 43 is transmitted to the antenna terminal 4
Taken out from 1. Switch unit 46 at this time
Also in the same manner as described above, the path of the leak signal from the switch unit 44 is grounded.
【００４１】以上の構成によれば、ＳＰＤＴスイツチ４
０のアンテナ端子４１と送信側端子４２又は受信側端子
４３間の接続をスイツチユニツト４４及び４５で切り換
えることによつて、ＲＦ信号の通る経路が送信側端子４
２又は受信側端子４３に切り換えられる。この際、各ス
イツチユニツトは上述したＦＥＴスイツチ回路で構成さ
れているので、ＳＰＤＴスイツチでは低挿入損失及び大
電力入力時に低歪な信号出力を実現することができる。
さらに上述の構成によれば、オフ状態に設定されたスイ
ツチユニツトからの漏れ信号の経路が入出力端子と接地
間に接続されたスイツチユニツトとコンデンサによつて
アースされるので、ＤＣ雑音及びリーク電流の発生を未
然に防止することができる。According to the above configuration, the SPDT switch 4
By switching the connection between the antenna terminal 41 of 0 and the transmitting side terminal 42 or the receiving side terminal 43 with the switch units 44 and 45, the route through which the RF signal passes is the transmitting side terminal 4
2 or the reception side terminal 43. At this time, since each switch unit is composed of the above-mentioned FET switch circuit, the SPDT switch can realize a low insertion loss and a low-distortion signal output at the time of high power input.
Further, according to the above configuration, since the path of the leak signal from the switch unit set to the off state is grounded by the switch unit and the capacitor connected between the input / output terminal and the ground, DC noise and leak current are generated. It is possible to prevent the occurrence of.
【００４２】（４）他の実施例 また上述の実施例においては、ＦＥＴスイツチ回路をＳ
ＰＤＴスイツチに適用した場合について述べたが、本発
明はこれに限らず、複数の端子間の接続を切り換えるダ
イバーシテイスイツチに適用しても良い。図５に示すダ
イバーシテイスイツチ５０は、アンテナ（図示せず）が
接続されるアンテナ端子５１及び５２と、送信側端子５
３と受信側端子５４との間の接続をスイツチユニツト５
５、５６、５７、５８、５９、６０、６１及び６２のス
イツチ操作によつて切り換え接続する。(4) Other Embodiments In the above embodiment, the FET switch circuit is S
Although the case where the present invention is applied to the PDT switch has been described, the present invention is not limited to this, and the present invention may be applied to a diversity switch that switches the connection between a plurality of terminals. The diversity switch 50 shown in FIG. 5 includes antenna terminals 51 and 52 to which an antenna (not shown) is connected, and a transmission side terminal 5.
3 is connected to the receiving terminal 54 with a switch unit 5
Switching connections are made by switch operations of 5, 56, 57, 58, 59, 60, 61 and 62.
【００４３】ダイバーシテイスイツチ５０においては、
アンテナ端子５１と送信側端子５３間にスイツチユニツ
ト５５が端子間の切換えスイツチとして設置され、アン
テナ端子５２と受信側端子５４間にはスイツチユニツト
５６が端子間の切換えスイツチとして設置される。さら
にアンテナ端子５１と受信側端子５４間にスイツチユニ
ツト５７が端子間の切換えスイツチとして設置され、ア
ンテナ端子５２と送信側端子５３間にはスイツチユニツ
ト５８が端子間の切換えスイツチとして設置される。In the diversity switch 50,
A switch unit 55 is installed between the antenna terminal 51 and the transmitting side terminal 53 as a switching switch between terminals, and a switch unit 56 is installed between the antenna terminal 52 and the receiving side terminal 54 as a switching switch between terminals. Further, a switch unit 57 is installed between the antenna terminal 51 and the receiving side terminal 54 as a switching switch between the terminals, and a switch unit 58 is installed between the antenna terminal 52 and the transmitting side terminal 53 as a switching switch between the terminals.
【００４４】またアンテナ端子５１と送信側端子５３に
対しては対接地間にそれぞれスイツチユニツト５９及び
６０が接続され、対接地間の接続が切り換えられる。同
様にアンテナ端子５２と受信側端子５４と対接地間にそ
れぞれスイツチユニツト６１及び６２が接続され、対接
地間の接続を切り換える。Switch units 59 and 60 are respectively connected between the antenna terminal 51 and the transmission side terminal 53 between the ground and the ground, and the connection between the ground is switched. Similarly, switch units 61 and 62 are respectively connected between the antenna terminal 52, the receiving side terminal 54 and the ground, and switch the connection between the ground.
【００４５】ここでアンテナ端子５１及び５２、送信側
端子５３及び受信側端子５４と各スイツチユニツト間に
はＤＣ信号を遮断するコンデンサ（図示せず）がそれぞ
れ挿入されている。さらにスイツチユニツト５９、６
０、６１及び６２と対接地間にもＦＥＴのソースＳ電位
をＤＣ的にグランドから浮かせるコンデンサ（図示せ
ず）が挿入されている。これによりＦＥＴ２のソースＳ
に対して正のＤＣ電圧でバイアスすることができる。Capacitors (not shown) for cutting off DC signals are inserted between the antenna terminals 51 and 52, the transmission-side terminal 53, the reception-side terminal 54, and each switch unit. Switch unit 59, 6
A capacitor (not shown) for floating the source S potential of the FET in a DC manner from the ground is also inserted between 0, 61 and 62 and the ground. As a result, the source S of FET2
Can be biased with a positive DC voltage.
【００４６】以上の構成において、送信側端子５３から
の出力をアンテナ端子５１から送出する場合、スイツチ
ユニツト５５をオンしてアンテナ端子５１を送信側端子
５３と接続する。このときスイツチユニツト５９及び６
０はオフとしてグランドから切り離すと共に、スイツチ
ユニツト５７及び５８をオフすることによつてアンテナ
端子５２側と切り離す。さらにアンテナ端子５２側のス
イツチユニツト６１及び６２をオンとすることによつて
アンテナ端子５２側へ漏れた信号をアースする。これに
より送信側端子５３から出力される信号はアンテナ端子
５１より送出される。In the above structure, when the output from the transmitting side terminal 53 is sent from the antenna terminal 51, the switch unit 55 is turned on to connect the antenna terminal 51 to the transmitting side terminal 53. At this time, switch units 59 and 6
0 is turned off to disconnect from the ground, and switch units 57 and 58 are turned off to disconnect from the antenna terminal 52 side. Further, by turning on the switch units 61 and 62 on the antenna terminal 52 side, the signal leaked to the antenna terminal 52 side is grounded. As a result, the signal output from the transmission side terminal 53 is transmitted from the antenna terminal 51.
【００４７】またアンテナ端子５２からの入力信号を受
信側端子５４に送出する場合、スイツチユニツト５６を
オンしてアンテナ端子５２を受信側端子５４と接続す
る。このときスイツチユニツト６１及び６２はオフとし
てグランドから切り離すと共に、スイツチユニツト５７
及び５８をオフすることによつてアンテナ端子５１側と
も切り離す。さらにアンテナ端子５１側のスイツチユニ
ツト５９及び６０をオンとすることによつてアンテナ端
子５１側へ漏れた信号をアースする。これによりアンテ
ナ端子５２から送出される信号は受信側端子５４に送出
される。When the input signal from the antenna terminal 52 is sent to the receiving side terminal 54, the switch unit 56 is turned on to connect the antenna terminal 52 to the receiving side terminal 54. At this time, the switch units 61 and 62 are turned off to disconnect from the ground, and the switch unit 57 is removed.
By turning off and 58, the antenna terminal 51 side is also disconnected. Further, by turning on the switch units 59 and 60 on the antenna terminal 51 side, the signal leaked to the antenna terminal 51 side is grounded. As a result, the signal transmitted from the antenna terminal 52 is transmitted to the reception side terminal 54.
【００４８】また上述の実施例によれば、アンテナ端子
５１と送信側端子５３又はアンテナ端子５２と受信側端
子５４とを接続した場合について述べたが、上述した組
合せ以外にアンテナ端子５１と受信側端子５４又はアン
テナ端子５２と送信側端子５３との接続を各スイツチユ
ニツトを切り換えることにより選択することができる。Further, according to the above-described embodiment, the case where the antenna terminal 51 and the transmitting side terminal 53 or the antenna terminal 52 and the receiving side terminal 54 are connected has been described, but the antenna terminal 51 and the receiving side other than the above-mentioned combination are described. The connection between the terminal 54 or the antenna terminal 52 and the transmission side terminal 53 can be selected by switching each switch unit.
【００４９】以上の構成によれば、２つのアンテナ端子
と２つの送受信端子間に接続された複数のスイツチユニ
ツトの接続を切り換えることによつて、上述した第１又
は第２の実施例のＦＥＴスイツチ回路でなるスイツチユ
ニツトの特性により低電圧駆動で低挿入損失及び大電力
入力時に低歪な信号を伝送できるダイバーシテイスイツ
チが得られる。According to the above construction, by switching the connection of the plurality of switch units connected between the two antenna terminals and the two transmission / reception terminals, the FET switch of the first or second embodiment described above is switched. Due to the characteristics of the switch unit composed of a circuit, it is possible to obtain a diversity switch that can transmit a signal with low insertion loss and low distortion at the time of high power input by low voltage driving.
【００５０】なお上述の実施例においては、各入出力端
子を対接地間と接続又は切り離すためのスイツチユニツ
トに対して対接地間にコンデンサを設けてグランドから
ＤＣ的に浮かせた場合について述べたが、本発明はこれ
に限らず、スイツチユニツトと対接地間にコンデンサを
接続しない構成としても良い。さらに、上述の実施例に
おいては、ＦＥＴを接合型のものとした場合について述
べたが、本発明はこれに限らず、ガリウム砒素のＭＥＳ
(metal semiconductor）型のＦＥＴを用いても良い。In the above-mentioned embodiment, the case has been described in which the switch unit for connecting or disconnecting each input / output terminal to / from the ground is provided with a capacitor between the ground and is floated like a DC from the ground. However, the present invention is not limited to this, and a capacitor may not be connected between the switch unit and the ground. Furthermore, in the above-described embodiments, the case where the FET is of the junction type has been described, but the present invention is not limited to this, and MES of gallium arsenide is used.
A (metal semiconductor) type FET may be used.
【００５１】さらに上述の実施例においては、シングル
ゲートのＦＥＴを用いた場合について述べたが、本発明
はこれに限らず、デユアルゲート等のマルチゲートＦＥ
Ｔを用いた構成としても良く、その場合、各ゲートを制
御する制御端子とゲート間にはそれぞれ高インピーダン
ス素子を接続すれば良い。さらに上述の実施例において
は、ＦＥＴをガリウム砒素化合物の半導体により形成し
た場合について述べたが、本発明はこれに限らず、シリ
コンの半導体等によつて形成しても良い。さらに上述の
実施例においては、ＳＰＤＴ、ダイバーシテイスイツチ
をアンテナスイツチとして用いた場合について述べた
が、本発明はこれに限らず、ＳＰＤＴ、ダイバーシテイ
スイツチを広く一般の交流信号の入出力端の接続の切り
換えに用いても良い。Further, in the above-mentioned embodiment, the case where the single gate FET is used is described, but the present invention is not limited to this, and a multi-gate FE such as a dual gate is used.
A configuration using T may be used. In that case, a high impedance element may be connected between the control terminal for controlling each gate and the gate. Further, in the above-described embodiments, the case where the FET is formed of a semiconductor of gallium arsenide compound has been described, but the present invention is not limited to this, and it may be formed of a semiconductor of silicon or the like. Further, in the above embodiment, the case where the SPDT and the diversity switch are used as the antenna switch has been described, but the present invention is not limited to this, and the SPDT and the diversity switch are widely connected to the input / output terminals of general AC signals. It may also be used for switching.
【００５２】さらに上述の実施例においては、制御端子
１１と制御端子１２との間に接続されるダイオードをｐ
ｎ接合型のものとした場合について述べたが、本発明は
これに限らず、シヨツトキー接合型のダイオードを用い
ても良く、このときのダイオードのビルトイン電圧は約
0.8 〔Ｖ〕となる。さらに上述の実施例においては、Ｆ
ＥＴスイツチ回路の各制御端子とＦＥＴのゲート、ソー
ス、ドレインとの間に接続する高インピーダンス素子を
抵抗とした場合について述べたが、本発明はこれに限ら
ず、例えば高インピーダンス素子としてインダクタを用
いても良い。Further, in the above-mentioned embodiment, the diode connected between the control terminals 11 and 12 is p.
The case of the n-junction type has been described, but the present invention is not limited to this, and a Schottky junction type diode may be used, and the built-in voltage of the diode at this time is about
It becomes 0.8 [V]. Further, in the above embodiment, F
The case where the high impedance element connected between each control terminal of the ET switch circuit and the gate, source, and drain of the FET is used as the resistance has been described, but the present invention is not limited to this, and an inductor is used as the high impedance element, for example. May be.
【００５３】[0053]
【発明の効果】上述のように本発明によれば、ＦＥＴが
オン状態のときとオフ状態のときの相対的なゲートバイ
アスの差をオフ状態のときは、ピンチオフ電圧に対して
十分に低く、またオン状態のときには、ピンチオフ電圧
に対して十分に高く設定することにより低電圧駆動で低
歪及び低挿入損失を実現する信号切換え装置及び複合信
号切換え装置を実現し得る。As described above, according to the present invention, the relative difference in gate bias between the ON state and the OFF state of the FET is sufficiently lower than the pinch-off voltage when the FET is in the OFF state. Further, in the ON state, the signal switching device and the composite signal switching device which realize low distortion and low insertion loss by low voltage driving can be realized by setting the pinch-off voltage sufficiently high.
【図１】本発明の第１の実施例によるＦＥＴスイツチ回
路の全体構成を示す回路図である。FIG. 1 is a circuit diagram showing an overall configuration of an FET switch circuit according to a first embodiment of the present invention.
【図２】ＦＥＴスイツチ回路をオフ状態としたときのリ
ーク電流の発生を示す図である。FIG. 2 is a diagram showing the generation of a leak current when the FET switch circuit is turned off.
【図３】本発明の第２の実施例によるＦＥＴスイツチ回
路の全体構成を示す回路図である。FIG. 3 is a circuit diagram showing an overall configuration of an FET switch circuit according to a second embodiment of the present invention.
【図４】本発明の第３の実施例によるＳＰＤＴスイツチ
の全体構成を示す回路図である。FIG. 4 is a circuit diagram showing an overall configuration of an SPDT switch according to a third embodiment of the present invention.
【図５】本発明の他の実施例によるダイバーシテイスイ
ツチの全体構成を示す回路図である。FIG. 5 is a circuit diagram showing an overall configuration of a diversity switch according to another embodiment of the present invention.
【図６】従来のＦＥＴスイツチ回路の構成を示す回路図
である。FIG. 6 is a circuit diagram showing a configuration of a conventional FET switch circuit.
１、１０、３０……ＦＥＴスイツチ回路、２……ＦＥ
Ｔ、３、４……入出力端子、５、６、１１、１２、３
１、３２……制御端子、１３……ダイオード、４１、５
１、５２……アンテナ端子、４２、５３……送信側端
子、４３、５４……受信側端子、４４、４５、４６、４
７、５５、５６、５７、５８、５９、６０、６１、６２
……スイツチユニツト。1, 10, 30 ... FET switch circuit, 2 ... FE
T, 3, 4 ... I / O terminals 5, 6, 11, 12, 3
1, 32 ... Control terminal, 13 ... Diode, 41, 5
1, 52 ... Antenna terminal, 42, 53 ... Transmitting side terminal, 43, 54 ... Receiving side terminal, 44, 45, 46, 4
7, 55, 56, 57, 58, 59, 60, 61, 62
...... Switch unit.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/693 Ａ 9184−5Ｋ 19/0175 Ｈ０３Ｋ 19/00 １０１ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification number Internal reference number FI Technical indication H03K 17/693 A 9184-5K 19/0175 H03K 19/00 101
Claims (10)
経路とする電界効果型トランジスタと、 高インピーダンス素子を間に介して上記電界効果型トラ
ンジスタのゲート端子に接続され、第１の制御電圧又は
当該第１の制御電圧に比して低く設定された第２の制御
電圧が交互に印加される第１の制御端子と、 上記電界効果型トランジスタのソース及びドレインに少
なくとも何方か一方に対しては高インピーダンス素子を
間に介して接続され、第３の制御電圧又は当該第３の制
御電圧に比して高く設定された第４の制御電圧が交互に
印加される第２の制御端子とを具え、上記電界効果型ト
ランジスタをオン状態に設定するときは、上記第１の制
御端子に対して上記第１の制御電圧を印加すると共に上
記第２の制御端子に対しては上記第３の制御電圧を印加
し、オフ状態に設定するときには上記第１の制御端子に
対して上記第２の制御電圧を印加すると共に上記第２の
制御端子に対しては上記第４の制御電圧を印加すること
を特徴とする信号切換え装置。1. A field-effect transistor having a channel between a source and a drain as a signal path, and a high-impedance element interposed between the field-effect transistor and a gate terminal of the field-effect transistor. For the first control terminal to which the second control voltage set lower than the first control voltage is alternately applied, and to at least one of the source and the drain of the field effect transistor, A second control terminal connected via a high-impedance element and to which a third control voltage or a fourth control voltage set higher than the third control voltage is alternately applied. When the field effect transistor is set to the ON state, the first control voltage is applied to the first control terminal and the third control voltage is applied to the second control terminal. When a voltage is applied and the off-state is set, the second control voltage is applied to the first control terminal and the fourth control voltage is applied to the second control terminal. Signal switching device characterized by.
とが同電圧に設定され、かつ上記第２の制御電圧と上記
第３の制御電圧とが同電圧に設定されていることを特徴
とする請求項１に記載の信号切換え装置。2. The first control voltage and the fourth control voltage are set to the same voltage, and the second control voltage and the third control voltage are set to the same voltage. The signal switching device according to claim 1, wherein:
を接続する抵抗が、他端において上記第１の制御端子か
ら上記第２の制御端子への方向を順方向として接続する
ダイオードと接続し、当該接続点より上記ソース及び上
記ドレインの少なくとも何方か一方に対しては高インピ
ーダンス素子を間に介して接続される。ことを特徴とす
る請求項１に記載の信号切換え装置。3. A diode having a resistor connecting one terminal to the second control terminal, the other end connecting a resistance from the first control terminal to the second control terminal as a forward direction. And a high impedance element is connected to at least one of the source and the drain from the connection point. The signal switching device according to claim 1, wherein:
電界効果型トランジスタであることを特徴とする請求項
１に記載の信号切換え装置。4. The signal switching device according to claim 1, wherein the field effect transistor is a junction field effect transistor.
の電界効果型トランジスタであることを特徴とする請求
項１に記載の信号切換え装置。5. The signal switching device according to claim 1, wherein the field effect transistor is an MES field effect transistor.
砒素化合物の半導体装置でなることを特徴とする請求項
１に記載の信号切換え装置。6. The signal switching device according to claim 1, wherein the field effect transistor is a semiconductor device made of a gallium arsenide compound.
ジスタのゲートとチヤネル間の接合と同種の接合で形成
されることを特徴とする請求項１に記載の信号切換え装
置。7. The signal switching device according to claim 1, wherein the diode is formed with a junction of the same kind as the junction between the gate and the channel of the field effect transistor.
を複数有し、３つ以上の複数の入出力端子間の接続を切
り換える複合信号切換え手段において、 上記信号切換え手段は、ソースとドレイン間のチヤネル
部を信号の経路とする電界効果型トランジスタと、 高インピーダンス素子を間に介して上記電界効果型トラ
ンジスタのゲート端子に接続され、第１の制御電圧又は
当該第１の制御電圧に比して低く設定された第２の制御
電圧が交互に印加される第１の制御端子と、 上記電界効果型トランジスタのソース及びドレインに少
なくとも何方か一方に対しては高インピーダンス素子を
間に介して接続され、第３の制御電圧又は当該第３の制
御電圧に比して高く設定された第４の制御電圧が交互に
印加される第２の制御端子とを具え、上記電界効果型ト
ランジスタをオン状態に設定するときは、上記第１の制
御端子に対して上記第１の電圧を印加すると共に上記第
２の制御端子に対しては上記第３の電圧を印加し、オフ
状態に設定するときには上記第１の制御端子に対して上
記第２の電圧を印加すると共に上記第２の制御端子に対
しては上記第４の電圧を印加することを特徴とする複合
信号切換え装置。8. A composite signal switching means having a plurality of signal switching means installed between input / output terminals and switching connection between three or more input / output terminals, wherein the signal switching means comprises a source and a drain. Is connected to the gate terminal of the field-effect transistor via a high-impedance element and a field-effect transistor having a channel part between them as a signal path, and a first control voltage or a ratio to the first control voltage. The first control terminal to which the second control voltage set to a low level is alternately applied, and the high-impedance element for at least one of the source and the drain of the field-effect transistor. A second control terminal which is connected and to which a third control voltage or a fourth control voltage set to be higher than the third control voltage is alternately applied. When the fruit-shaped transistor is set to the ON state, the first voltage is applied to the first control terminal, the third voltage is applied to the second control terminal, and the fruit is turned off. When set to a state, the second voltage is applied to the first control terminal and the fourth voltage is applied to the second control terminal. .
送信側端子及び受信側端子で構成され、第１の信号切換
え手段が上記アンテナ端子と送信側端子との間に設置さ
れ、第２の信号切換え手段が上記アンテナ端子と受信側
端子との間に設置され、第３の信号切換え手段が上記送
信側端子と対接地間に設置され、第４の信号切換え手段
が上記受信側端子と対接地間に設置されることを特徴と
する請求項８に記載の複合信号切換え装置。9. The plurality of input / output terminals are antenna terminals,
It is composed of a transmitting side terminal and a receiving side terminal, the first signal switching means is installed between the antenna terminal and the transmitting side terminal, and the second signal switching means is between the antenna terminal and the receiving side terminal. The third signal switching means is installed between the transmitting side terminal and the ground, and the fourth signal switching means is installed between the receiving side terminal and the ground. A composite signal switching device as described.
ンテナ端子と、送信側端子及び受信側端子とで構成さ
れ、第１の信号切換え手段が上記第１のアンテナ端子と
送信側端子との間に設置され、第２の信号切換え手段が
上記第２のアンテナ端子と受信側端子との間に設置さ
れ、第３の信号切換え手段が上記第１のアンテナ端子と
上記受信側端子との間に設置され、第４の信号切換え手
段が上記第２のアンテナ端子と上記送信側端子との間に
設置され、第５の信号切換え手段が上記第１のアンテナ
端子と対接地間に設置され、第６の信号切換え手段が上
記送信側端子と対接地間に設置され、第７の信号切換え
手段が上記第２のアンテナ端子と対接地間に設置され、
第８の信号切換え手段が上記受信側端子と対接地間に設
置されることを特徴とする請求項８に記載の複合信号切
換え装置。10. The plurality of input / output terminals are composed of first and second antenna terminals, a transmission side terminal and a reception side terminal, and the first signal switching means is the first antenna terminal and the transmission side terminal. And a second signal switching means is installed between the second antenna terminal and the receiving side terminal, and a third signal switching means is provided between the first antenna terminal and the receiving side terminal. , A fourth signal switching means is installed between the second antenna terminal and the transmitting terminal, and a fifth signal switching means is installed between the first antenna terminal and the ground. And a sixth signal switching means is installed between the transmission side terminal and the ground, and a seventh signal switching means is installed between the second antenna terminal and the ground.
9. The composite signal switching device according to claim 8, wherein the eighth signal switching means is installed between the receiving side terminal and the ground.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02134695A JP3473790B2 (en) | 1995-01-13 | 1995-01-13 | Signal switching device and composite signal switching device |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP02134695A JP3473790B2 (en) | 1995-01-13 | 1995-01-13 | Signal switching device and composite signal switching device |
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| Publication Number | Publication Date |
|---|---|
| JPH08195667A true JPH08195667A (en) | 1996-07-30 |
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Family
ID=12052540
Family Applications (1)
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|---|---|---|---|
| JP02134695A Expired - Lifetime JP3473790B2 (en) | 1995-01-13 | 1995-01-13 | Signal switching device and composite signal switching device |
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