JPH08184854A - Liquid crystal display panel - Google Patents

Liquid crystal display panel

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JPH08184854A
JPH08184854A JP32734894A JP32734894A JPH08184854A JP H08184854 A JPH08184854 A JP H08184854A JP 32734894 A JP32734894 A JP 32734894A JP 32734894 A JP32734894 A JP 32734894A JP H08184854 A JPH08184854 A JP H08184854A
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JP
Japan
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liquid crystal
bus line
electrode
display panel
crystal display
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Withdrawn
Application number
JP32734894A
Other languages
Japanese (ja)
Inventor
Takeshi Kamata
豪 鎌田
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Abstract

PURPOSE: To make it possible to drive liquid crystals with AC without excessively increasing auxiliary capacitance of a liquid crystal display panel. CONSTITUTION: The liquid crystals 10 are held between a pair of substrates 12 and 14 facing each other. The one substrate 12 is provided with gate bus lines 20, drain bus lines and nonlinear type elements connected to the gate bus lines 20 and drain bus lines as well as pixel electrodes 16 connected to these nonlinear elements. The other substrate 14 is provided with striped common electrodes 18a, 18b divided to extend in parallel with the gate bus lines.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は明るい表示を実現する液
晶表示パネルに関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display panel which realizes bright display.

【0002】[0002]

【従来の技術】液晶表示パネルは、一対の基板の間に液
晶を封入したものであり、最近では、液晶表示パネルの
大型化や高精細化に伴い、アクティブマトリクスの開発
が盛んに行われている。アクティブマトリクスは、一方
の基板に設けられた、ゲートバスライン、ドレインバス
ライン、ゲートバスライン及びドレインバスラインに接
続された非線型素子、及び画素電極からなる。非線型素
子として、TFT(薄膜トランジスタ)がよく使用され
る。他方の基板には、全面ベタの共通電極が設けられ
る。
2. Description of the Related Art A liquid crystal display panel is one in which liquid crystal is sealed between a pair of substrates. Recently, active matrix development has been actively carried out with the increase in size and definition of liquid crystal display panels. There is. The active matrix includes a gate bus line, a drain bus line, a non-linear element connected to the gate bus line and the drain bus line, and a pixel electrode provided on one substrate. A TFT (thin film transistor) is often used as the non-linear element. A common electrode having a solid surface is provided on the other substrate.

【0003】TN液晶パネルでは、電圧を印加しないと
きには液晶分子は基板面にほぼ平行にねて配向してお
り、且つ一方の基板から他方の基板にいくにつれて90
度ツイストするようになっている。電圧を印加すると液
晶分子は基板面に対してほぼ垂直に立ち上がる。従っ
て、ゲートバスラインに印加された正パルスの電圧によ
りTFTのチャネルが開き、ドレインの電圧が画素電極
に書き込まれる。こうして、共通電極と画素電極との間
に電圧を印加して表示を行う。ドレインバスラインから
供給される信号電圧を調整することで、階調表示を行う
ことができる。
In a TN liquid crystal panel, liquid crystal molecules are aligned substantially parallel to the substrate surface when no voltage is applied, and the liquid crystal molecules move from one substrate to the other substrate by 90 degrees.
It is designed to twist once. When a voltage is applied, the liquid crystal molecules rise almost vertically to the substrate surface. Therefore, the channel of the TFT is opened by the voltage of the positive pulse applied to the gate bus line, and the voltage of the drain is written in the pixel electrode. In this way, display is performed by applying a voltage between the common electrode and the pixel electrode. Gradation display can be performed by adjusting the signal voltage supplied from the drain bus line.

【0004】このような液晶表示パネルにおいては、液
晶と電極とは、容量CLCを形成すると見なされ、この容
量CLCに電界をかけることにより上記したように画素電
極に書き込みが行われる。また、画素電極の下方に補助
容量電極を設け、液晶の容量CLCと並列に補助容量CS
が形成されるようになっている。補助容量CS は、液晶
の容量CLCと並列に配置され、液晶に印加する電圧や電
流を調整するのに役立つ。さらに、好ましくない寄生容
量Cgsができることが知られている。寄生容量Cgsは例
えばTFTのゲート電極とソース電極との間においてで
きる。
[0004] In such a liquid crystal display panel includes a liquid crystal and the electrode is considered to form a capacitance C LC, write the pixel electrode as described above is performed by applying an electric field to the capacitor C LC. Further, an auxiliary capacitance electrode is provided below the pixel electrode, and the auxiliary capacitance C S is arranged in parallel with the liquid crystal capacitance C LC.
Are formed. The auxiliary capacitance C S is arranged in parallel with the capacitance C LC of the liquid crystal and serves to adjust the voltage or current applied to the liquid crystal. Furthermore, it is known that an undesired parasitic capacitance C gs can be produced. The parasitic capacitance C gs can be formed, for example, between the gate electrode and the source electrode of the TFT.

【0005】図10は従来の液晶表示パネルにおける駆
動電圧波形を示す図である。Vg はゲートバスラインに
供給されるパルス状の電圧、VD はドレインバスライン
に供給される信号電圧である。Vg 及びVD が印加され
ると、画素電極電位Vp がかかり、液晶に信号が書き込
まれる。ここで、書き込み終了段階において、画素電極
電位Vp がΔVだけ低下するという問題がある。つま
り、画素電極は寄生容量Cgsによる容量結合でゲートバ
スラインに接続されているので、ゲート電圧がピーク値
からベース値へ下がるときの電位差ΔVg に従って画素
電極電位Vp がΔVだけ低下する。低下電圧ΔVは下記
の式で求められる。この低下電圧ΔVは直流成分であ
る。
FIG. 10 is a diagram showing drive voltage waveforms in a conventional liquid crystal display panel. V g is a pulse voltage supplied to the gate bus line, and V D is a signal voltage supplied to the drain bus line. When V g and V D are applied, the pixel electrode potential V p is applied and a signal is written in the liquid crystal. Here, there is a problem that the pixel electrode potential V p decreases by ΔV at the writing end stage. That is, since the pixel electrode is connected to the gate bus line by capacitive coupling by the parasitic capacitance C gs, the pixel electrode potential V p decreases by ΔV according to the potential difference ΔV g when the gate voltage decreases from the peak value to the base value. The lowered voltage ΔV is calculated by the following formula. This reduced voltage ΔV is a DC component.

【0006】 [0006]

【0007】液晶に直流成分が乗ると、フリッカや、コ
ントラストの低下、液晶や配向膜の劣化等の問題が発生
するので、液晶は通常交流で駆動される。従って、信号
電圧VD は中心が0電位の交流となっている。画素電極
電位Vp も対応する交流となるべきであるが、低下電圧
ΔVが直流成分であるので、画素電極電位Vp は0電位
を中心とした交流にはならない。従って、従来は、低下
電圧ΔVに相当する一定の電圧VC を共通電極に印加し
て、画素電極電位Vp がVC を中心とした交流になるよ
うにしていた。
When a direct current component is applied to the liquid crystal, problems such as flicker, a reduction in contrast, and deterioration of the liquid crystal and the alignment film occur. Therefore, the liquid crystal is usually driven by an alternating current. Therefore, the signal voltage V D is an alternating current with 0 potential at the center. The pixel electrode potential V p should also be a corresponding alternating current, but since the lowered voltage ΔV is a direct current component, the pixel electrode potential V p is not an alternating current centered on 0 potential. Therefore, conventionally, a constant voltage V C corresponding to the lowered voltage ΔV is applied to the common electrode so that the pixel electrode potential V p becomes an alternating current centered on V C.

【0008】[0008]

【発明が解決しようとする課題】液晶は、電圧不印加時
に基板面に対してねている状態晶になっており、電圧印
加時に基板面に対して立っている状態になる。液晶の誘
電率εは、液晶が立っている状態と、ねている状態とで
異なる。液晶の容量CLCは液晶の誘電率εの関数である
ので、液晶がねている状態の容量CLCOFF と、液晶が立
っている状態の容量CLCONとは異なる。従って、上記式
は下記のようになる。
The liquid crystal is in a state crystal that leans against the substrate surface when a voltage is not applied, and stands up against the substrate surface when a voltage is applied. The dielectric constant ε of the liquid crystal differs depending on whether the liquid crystal is standing or not. Since the capacitance C LC of the liquid crystal is a function of the dielectric constant of the liquid crystal epsilon, different and capacity C LCOFF state where the liquid crystal is sleep, the capacitance C LCON state where the liquid crystal is standing. Therefore, the above equation becomes as follows.

【0009】 このΔVは、直流成分であり、且つその値は表示の状態
に応じて変化する。従って、一定の電圧VC を共通電極
に印加しても、画素電極電位Vp を完全な交流にするこ
とができない。
[0009] This ΔV is a DC component, and its value changes according to the display state. Therefore, even if a constant voltage V C is applied to the common electrode, the pixel electrode potential V p cannot be made completely alternating.

【0010】このため、表示が焼きつきとして見えるこ
ともあり、表示上は大きな問題となる。この対策とし
て、補助容量CS を十分に大きな値にすることが行われ
るが、補助容量電極は通常ゲートバスラインと同じ金属
で形成されており、補助容量電極の面積を大きくする
と、開口率が低下し、液晶表示パネルの透過率が低下す
る。それでも、ΔVを完全に0にすることはできなかっ
た。
For this reason, the display may appear as burn-in, which is a serious problem in display. As a countermeasure against this, the auxiliary capacitance C S is set to a sufficiently large value, but the auxiliary capacitance electrode is usually formed of the same metal as the gate bus line, and when the area of the auxiliary capacitance electrode is increased, the aperture ratio is increased. And the transmittance of the liquid crystal display panel decreases. Even so, it was not possible to make ΔV completely zero.

【0011】また、補助容量CS を付加すると、それだ
けTFTへの負荷が大きくなり、TFTに流れる電流I
dを大きくする必要がある。そのためにはTFTが大き
くなり、TFTを大きくなると、ゲート電極とソース電
極との重なり等による寄生容量Cgsが大きくなり、その
ために補助容量CS の値をさらに大きくすることが必要
になる。この悪循環により、かなり大きめの補助容量C
S が必要となる。
Further, if the auxiliary capacitance C S is added, the load on the TFT increases correspondingly, and the current I flowing through the TFT is increased.
It is necessary to increase d. For that purpose, the TFT becomes large, and when the TFT becomes large, the parasitic capacitance C gs becomes large due to the overlapping of the gate electrode and the source electrode, and therefore, it becomes necessary to further increase the value of the auxiliary capacitance C S. Due to this vicious circle, a considerably large auxiliary capacity C
S is required.

【0012】本発明の目的は、補助容量を過度に大きく
することなく液晶を交流により駆動することのできる液
晶表示パネルを提供することである。本発明の他の目的
は、補助容量を過度に大きくすることなく開口率の高い
液晶表示パネルを提供することである。
An object of the present invention is to provide a liquid crystal display panel which can drive liquid crystal by an alternating current without excessively increasing the auxiliary capacitance. Another object of the present invention is to provide a liquid crystal display panel having a high aperture ratio without making the auxiliary capacitance excessively large.

【0013】[0013]

【課題を解決するための手段】本発明による液晶表示パ
ネルは、対向する一対の基板12、14の間に液晶10
が挟持され、一方の基板には、ゲートバスライン20、
ドレインバスライン22、該ゲートバスライン及びドレ
インバスラインに接続された非線型素子24、及び該非
線型素子に接続された画素電極16が設けられ、他方の
基板には、該ゲートバスラインと平行に延びる分割され
たストライプ状の共通電極18a、18b、18cが設
けられることを特徴とする。
A liquid crystal display panel according to the present invention includes a liquid crystal 10 between a pair of substrates 12 and 14 facing each other.
, And the gate bus line 20,
A drain bus line 22, a non-linear element 24 connected to the gate bus line and the drain bus line, and a pixel electrode 16 connected to the non-linear element are provided, and the other substrate is provided in parallel with the gate bus line. It is characterized in that the striped common electrodes 18a, 18b, and 18c are provided so as to extend.

【0014】また、もう一つの特徴において、本発明に
よる液晶表示パネルは、対向する一対の基板12、14
の間に液晶10が挟持され、一方の基板には、ゲートバ
スライン20、ドレインバスライン22、該ゲートバス
ライン及びドレインバスラインに接続された非線型素子
24、及び該非線型素子に接続された画素電極16が設
けられ、他方の基板には共通電極18が設けられ、該画
素電極及び該共通電極の少なくとも一方に、10μm以
下の大きさの非電極部40が設けられることを特徴とす
る。
In another feature, the liquid crystal display panel according to the present invention has a pair of substrates 12 and 14 facing each other.
The liquid crystal 10 is sandwiched between the two, and one of the substrates is connected to the gate bus line 20, the drain bus line 22, the non-linear element 24 connected to the gate bus line and the drain bus line, and the non-linear element. The pixel electrode 16 is provided, the common electrode 18 is provided on the other substrate, and the non-electrode portion 40 having a size of 10 μm or less is provided on at least one of the pixel electrode and the common electrode.

【0015】[0015]

【作用】上記した構成においては、共通電極がゲートバ
スラインと平行に延びる分割されたストライプ状のもの
として設けられている。従って、分割されたストライプ
状の共通電極の一つには従来のように一定の電圧VC
印加しておき、他の共通電極に印加する電圧を表示の状
態に応じて調整可能にすれば、液晶を交流により駆動す
ることができる。
In the structure described above, the common electrode is provided in the form of a divided stripe extending parallel to the gate bus line. Therefore, if a constant voltage V C is applied to one of the divided striped common electrodes and the voltage applied to the other common electrode can be adjusted according to the display state as in the conventional case. , The liquid crystal can be driven by alternating current.

【0016】また、もう一つの特徴の構成においては、
画素電極及び該共通電極の少なくとも一方に、例えば画
素電極に、10μm以下の大きさの例えば溝又はスリッ
トからなる非電極部が設けられる。しかし、非電極部を
設けることによって、負荷となる容量CLCが減少するた
め、TFTに流れる電流Idを低減でき、よってTFT
や補助容量CS を大きくする必要がないので、開口率を
大きくすることができる。非電極部では液晶に電圧がか
からないが、液晶は分子間力によって立ち上がる。
In addition, in the configuration of another feature,
At least one of the pixel electrode and the common electrode, for example, the pixel electrode is provided with a non-electrode portion having a size of 10 μm or less, for example, a groove or a slit. However, by providing the non-electrode portion, the load capacitance C LC is reduced, so that the current Id flowing in the TFT can be reduced, and thus the TFT
Since it is not necessary to increase the storage capacitance C S and the auxiliary capacitance C S , the aperture ratio can be increased. No voltage is applied to the liquid crystal in the non-electrode portion, but the liquid crystal rises due to intermolecular force.

【0017】[0017]

【実施例】図1及び図2は、本発明による液晶表示パネ
ルの第1実施例を示す図である。液晶表示パネルは、一
対の透明な基板12、14の間に封入された液晶10か
らなる。一方の基板12の内面には透明な画素電極16
及び配向膜(図示せず)が設けられ、もう一方の基板1
4の内面にはカラーフィルタ(図示せず)、透明な共通
電極18a、18b及び配向膜(図示せず)が設けられ
る。
1 and 2 are views showing a first embodiment of a liquid crystal display panel according to the present invention. The liquid crystal display panel is composed of a liquid crystal 10 enclosed between a pair of transparent substrates 12 and 14. A transparent pixel electrode 16 is formed on the inner surface of one substrate 12.
And an alignment film (not shown), and the other substrate 1
A color filter (not shown), transparent common electrodes 18a and 18b, and an alignment film (not shown) are provided on the inner surface of 4.

【0018】画素電極16を有する方の基板12は、ア
クティブマトリクスが形成されている。アクティブマト
リクスは、直交するゲートバスライン20及びドレイン
バスライン22と、ゲートバスライン20及びドレイン
バスライン22に接続された非線型素子としてのTFT
(薄膜トランジスタ)24とからなり、画素電極16は
TFT24に接続される。
An active matrix is formed on the substrate 12 having the pixel electrodes 16. The active matrix is a TFT as a non-linear element connected to the gate bus line 20 and the drain bus line 22 and the gate bus line 20 and the drain bus line 22 which are orthogonal to each other.
(Thin film transistor) 24, and the pixel electrode 16 is connected to the TFT 24.

【0019】ゲートバスライン20は基板12の表面に
設けられ、ゲートバスライン20と同時にTFT24の
ゲート電極26が設けられる。さらに、補助容量電極2
8がゲートバスライン20と同じ金属材料で基板12の
表面に設けられる。ゲートバスライン20、ゲート電極
26及び補助容量電極26が設けられた後で、絶縁層3
0が設けられる。
The gate bus line 20 is provided on the surface of the substrate 12, and the gate electrode 26 of the TFT 24 is provided at the same time as the gate bus line 20. Furthermore, the auxiliary capacitance electrode 2
8 is provided on the surface of the substrate 12 with the same metal material as the gate bus line 20. After the gate bus line 20, the gate electrode 26, and the auxiliary capacitance electrode 26 are provided, the insulating layer 3
0 is provided.

【0020】TFT24の半導体層(図示せず)は絶縁
層30の上に形成され、その半導体層と接続して、TF
T24のドレイン電極32及びソース電極34が形成さ
れる。ドレインバスライン22はドレイン電極32と同
時に形成される。これらの部材をおおって絶縁層(図示
せず)が設けられ、画素電極16はその絶縁層の上に形
成される。画素電極16は絶縁層に設けたコンタクトホ
ールを介してソース電極34に接続される。このような
TFT24の構成は公知である。
A semiconductor layer (not shown) of the TFT 24 is formed on the insulating layer 30 and connected to the semiconductor layer to form a TF.
The drain electrode 32 and the source electrode 34 of T24 are formed. The drain bus line 22 is formed at the same time as the drain electrode 32. An insulating layer (not shown) is provided so as to cover these members, and the pixel electrode 16 is formed on the insulating layer. The pixel electrode 16 is connected to the source electrode 34 via a contact hole provided in the insulating layer. The structure of such a TFT 24 is known.

【0021】もう一方の基板14には通常は全面ベタの
共通電極が設けられるが、本発明では、共通電極18
a、18bはゲートバスライン20と平行に延びる分割
されたストライプ状の共通電極である。各ゲートバスラ
イン20が複数の画素電極16にわたって延びるのと同
様に、ストライプ状の共通電極18a、18bは複数の
画素電極16にわたって延びる。
The other substrate 14 is usually provided with a solid common electrode, but in the present invention, the common electrode 18 is provided.
Reference numerals a and 18b denote divided striped common electrodes extending parallel to the gate bus lines 20. In the same way that each gate bus line 20 extends over a plurality of pixel electrodes 16, the striped common electrodes 18 a, 18 b extend over a plurality of pixel electrodes 16.

【0022】図1及び図2においては、ストライプ状の
共通電極18a、18bが表示のゲートライン(ゲート
バスライン20に沿った画素電極16のライン)の1本
に対して2本あり、そのうちの1本に対応するラインの
書き込み時にパルス状の電圧を印加するようになってい
る。
In FIGS. 1 and 2, there are two stripe-shaped common electrodes 18a and 18b for one of the display gate lines (the pixel electrode 16 line along the gate bus line 20). A pulse voltage is applied when writing the line corresponding to one line.

【0023】従って、液晶10と、画素電極16と、共
通電極18a、18bとは、容量C LC1 、CLC2 を形成
する。絶縁層30と、画素電極16と、補助容量電極2
8とは、補助容量CS を形成する。さらに、寄生容量C
gsが例えばTFT24のゲート電極26とソース電極3
4との間にできる。ゲート電極26はゲートバスライン
20と接続され、ソース電極34は画素電極16と接続
されている。従って、画素電極16は寄生容量Cgsによ
りゲートバスライン20と接続されていることになり、
その結果、画素電極電位Vp の低下電圧ΔVが生じるこ
とは図10を参照して説明した通りである。
Therefore, both the liquid crystal 10 and the pixel electrode 16 are
The through electrodes 18a and 18b have a capacitance C LC1, CLC2Forming
I do. Insulating layer 30, pixel electrode 16, auxiliary capacitance electrode 2
8 is the auxiliary capacitance CSTo form Furthermore, the parasitic capacitance C
gsIs, for example, the gate electrode 26 and the source electrode 3 of the TFT 24.
You can do it with 4. The gate electrode 26 is a gate bus line
20 and the source electrode 34 is connected to the pixel electrode 16
Has been done. Therefore, the pixel electrode 16 has a parasitic capacitance CgsBy
Will be connected to the gate bus line 20,
As a result, the pixel electrode potential VpLowering voltage ΔV of
Is as described with reference to FIG.

【0024】各部材の駆動電圧波形は図3に示され、各
容量の等価回路は図4に示される。図1及び図3におい
て、Vg はゲートバスライン20に供給されるパルス状
の電圧、VD はドレインバスラインに供給される信号電
圧である。Vg 及びVD が印加されると、画素電極電位
p がかかり、液晶に信号が書き込まれる。
The drive voltage waveform of each member is shown in FIG. 3, and the equivalent circuit of each capacitor is shown in FIG. 1 and 3, V g is a pulsed voltage supplied to the gate bus line 20, and V D is a signal voltage supplied to the drain bus line. When V g and V D are applied, the pixel electrode potential V p is applied and a signal is written in the liquid crystal.

【0025】一方のストライプ状の共通電極18bは、
従来と同様に一定の電圧VC を供給され、補助容量電極
28も同じ一定の電圧VC を供給される。他方のストラ
イプ状の共通電極18aは、ゲートバスライン20のパ
ルスと同期してパルス状の電圧Vg ´を供給され、それ
以外のときは一方のストライプ状の共通電極18bと同
じ一定の電圧VC を供給される。
One striped common electrode 18b is
As in the conventional case, a constant voltage V C is supplied, and the auxiliary capacitance electrode 28 is also supplied with the same constant voltage V C. The other striped common electrode 18a is supplied with a pulsed voltage V g ′ in synchronism with the pulse of the gate bus line 20, and otherwise the same constant voltage V g as one striped common electrode 18b. Supplied with C.

【0026】書き込み終了段階において、画素電極電位
p がΔVだけ低下する。ただし、この場合には、ΔV
は、従来のように電圧降下ΔVg による分ΔV1 と、パ
ルス状の電圧Vg ´による分ΔV2 との合成したものに
なる。
At the writing end stage, the pixel electrode potential V p decreases by ΔV. However, in this case, ΔV
Is a composite of the component ΔV 1 due to the voltage drop ΔV g and the component ΔV 2 due to the pulsed voltage V g ′ as in the conventional case.

【0027】 [0027]

【0028】 [0028]

【0029】 [0029]

【0030】ここで、CLC1 とCLC2 は、液晶が立って
いる状態か、ねている状態かに従って誘電率の変化に従
って変化する値である。この実施例では、変化する値
が、分母及び分子にともに存在するので、他のパラメー
タCS 、ΔVg ´を最適化することにより、表示状態に
よる影響を受けないようにすることが可能となる。
Here, C LC1 and C LC2 are values that change according to the change in the dielectric constant depending on whether the liquid crystal is in a standing state or in a standing state. In this embodiment, since the changing value exists both in the denominator and the numerator, it is possible to optimize the other parameters C S and ΔV g ′ so that they are not affected by the display state. .

【0031】そこで、下記の条件で10.4インチの液
晶表示パネルを製作した。液晶がねている状態の容量C
LCOFF は113(fF)、液晶が立っている状態の容量
LC ONは266(fF)であった。これらはCLC1 +C
LC2 の値である。ΔVg =25Vとした。
Therefore, a 10.4 inch liquid crystal display panel was manufactured under the following conditions. Capacitance C when liquid crystal is splashing
LCOFF is 113 (fF), capacitance C LC ON in a state where the liquid crystal is standing was 266 (fF). These are C LC1 + C
This is the value of LC2 . ΔV g = 25V was set.

【0032】図5は、ΔVg ´=25Vとし、CS
0、50、416の3つの条件で、それぞれCLC2 を変
化させたときのΔVC を示す図である。ちなみに、従来
は、例えばCS が416(fF)としたときに、ΔVC
が0.4Vであった。CLC2 を大きくするにつれて、Δ
C を小さくできることが分かる。ΔVC =0となるC
LC2 が最適値である。図5では、CS が0で、CLC2
113(fF)のときに、ΔVC を0にすることができ
る。なお、CLC2 が113(fF)ということは、C
LC1 が0である。CS が0であるので、補助容量電極2
8が不要になり、開口率を2〜3割増加することが可能
である。
FIG. 5 is a diagram showing ΔV C when C LC2 is changed under the three conditions of C S of 0, 50 and 416, with ΔV g ′ = 25 V. Incidentally, conventionally, when C S is set to 416 (fF), ΔV C
Was 0.4V. As C LC2 is increased, Δ
It can be seen that V C can be reduced. C where ΔV C = 0
LC2 is the optimum value. In FIG. 5, ΔV C can be set to 0 when C S is 0 and C LC2 is 113 (fF). Note that C LC2 of 113 (fF) means C
LC1 is 0. Since C S is 0, the auxiliary capacitance electrode 2
8 is no longer necessary, and the aperture ratio can be increased by 20 to 30%.

【0033】CS が=50(fF)の場合には、CLC2
が30(fF)のときに、ΔVC =0となる。この場合
には、補助容量電極28の面積を従来の1/6に減少す
ることができる。ΔVg ´=25Vであり、且つΔVg
=25Vという条件は、ストライプ状の共通電極18a
をゲートバスライン20と接続することにより達成され
る。ただし、ΔVg ´をその他の既存の回路から得よう
とすると、ΔVg よりも小さくなるため、通常はΔVg
´は小さな値であるのが好ましい。
When C S = 50 (fF), C LC2
Is 30 (fF), ΔV C = 0. In this case, the area of the auxiliary capacitance electrode 28 can be reduced to 1/6 that of the conventional case. ΔV g ′ = 25 V, and ΔV g
= 25V, the striped common electrode 18a
Is connected to the gate bus line 20. However, if ΔV g ′ is obtained from another existing circuit, it will be smaller than ΔV g , so normally ΔV g ′ will be obtained.
It is preferable that ′ has a small value.

【0034】図6は、CLC2 を一定値(113fF)に
して、異なったΔVg ´に対して、CS を変化させたと
きのΔVC を示す図である。ΔVg ´=5Vでは、CS
=90(fF)のときに、ΔVC =0となる。また、Δ
g ´=7Vでは、CS =50(fF)のときに、ΔV
C =0となる。このように、CLC2 とΔVg ´との組合
せにより、補助容量電極28の面積を減少することがで
きる。
FIG. 6 is a diagram showing ΔV C when C S is changed to a different ΔV g ′ with C LC2 being a constant value (113 fF). At ΔV g ′ = 5 V, C S
= 90 (fF), ΔV C = 0. Also, Δ
At V g ′ = 7 V, when C S = 50 (fF), ΔV
C = 0. Thus, the area of the auxiliary capacitance electrode 28 can be reduced by the combination of C LC2 and ΔV g ′.

【0035】図7は本発明の第2実施例を示す図であ
る。図7は、図2と同様にアクティブマトリクスが形成
されている方の基板12を示しているが、対向基板14
(図1参照)は透明な共通電極18cを有し、この共通
電極18cが(図2の18a、18bと同様に)破線で
図7に示されている。
FIG. 7 is a diagram showing a second embodiment of the present invention. FIG. 7 shows the substrate 12 on which the active matrix is formed as in FIG.
(See FIG. 1) has a transparent common electrode 18c, which is shown in dashed lines in FIG. 7 (similar to 18a, 18b in FIG. 2).

【0036】透明な共通電極18cはゲートバスライン
20と平行に延びる分割されたストライプ状の共通電極
である。各ゲートバスライン20が複数の画素電極16
にわたって延びるのと同様に、ストライプ状の共通電極
18cは複数の画素電極16にわたって延びる。この実
施例では、ストライプ状の共通電極18cが表示のゲー
トライン(ゲートバスライン20に沿った画素電極16
のライン)の1本に対して1本ある。この場合にも、対
応するラインの書き込み時に、ゲートバスライン20の
パルスと同期して、ストライプ状の共通電極18cにパ
ルス状の電圧を印加する。なお、ストライプ状の共通電
極18cが、表示のゲートラインの複数本に対して1本
ある構成とすることもできる。
The transparent common electrode 18c is a divided striped common electrode extending in parallel with the gate bus line 20. Each gate bus line 20 has a plurality of pixel electrodes 16
The stripe-shaped common electrode 18c extends over the plurality of pixel electrodes 16 in the same manner as it extends over. In this embodiment, the stripe-shaped common electrode 18c is the gate line of the display (the pixel electrode 16 along the gate bus line 20).
There is one for each line). Also in this case, a pulsed voltage is applied to the stripe-shaped common electrode 18c in synchronization with the pulse of the gate bus line 20 when writing the corresponding line. The striped common electrode 18c may be provided for each of a plurality of display gate lines.

【0037】図8は本発明の第3実施例を示す図であ
る。図8は、図2と同様にアクティブマトリクスが形成
されている方の基板12を示している。対向基板14
(図1参照)は透明な共通電極を有し、この共通電極は
必ずしも第1及び第2実施例のように分割されたストラ
イプ状の共通電極である必要はなく、全面ベタの共通電
極とすれことができる。
FIG. 8 is a diagram showing a third embodiment of the present invention. FIG. 8 shows the substrate 12 on which the active matrix is formed as in FIG. Counter substrate 14
(See FIG. 1) has a transparent common electrode, and this common electrode is not necessarily a divided striped common electrode as in the first and second embodiments. be able to.

【0038】図8においては、画素電極16に、10μ
m以下の大きさの非電極部40が設けられている。この
非電極部40は画素電極16の電極層に設けた溝又はス
リットからなり、該溝又はスリットが基板12近傍の液
晶分子の長軸方向に垂直な方向に長い配列になってい
る。つまり、基板12の配向膜(図示せず)には、矢印
Rの方向にラビングが行われており、基板12近傍の液
晶分子は矢印Rの方向に配向する。非電極部40を構成
する溝又はスリットは矢印Rに垂直な方向に長い配列に
なっている。実施例においては、非電極部40を構成す
る溝又はスリットの幅は5μmであり、これを20μm
のピッチで配置した。
In FIG. 8, the pixel electrode 16 has a thickness of 10 μm.
The non-electrode portion 40 having a size of m or less is provided. The non-electrode portion 40 is composed of grooves or slits provided in the electrode layer of the pixel electrode 16, and the grooves or slits are arranged long in the direction perpendicular to the long axis direction of the liquid crystal molecules near the substrate 12. That is, the alignment film (not shown) of the substrate 12 is rubbed in the direction of arrow R, and the liquid crystal molecules near the substrate 12 are aligned in the direction of arrow R. The grooves or slits forming the non-electrode portion 40 are arranged in a long array in the direction perpendicular to the arrow R. In the embodiment, the width of the groove or slit forming the non-electrode part 40 is 5 μm, which is 20 μm.
It was arranged at the pitch.

【0039】このように、非電極部40を設けることに
よって、負荷となる容量CLCが減少するため、TFT2
4に流れる電流Idを低減でき、よってTFT24や補
助容量CS を小さくできる。従って、開口率の大きな液
晶表示パネルを得ることができる。非電極部40では液
晶に電圧がかからないが、液晶はそのまわりの液晶分子
との分子間力によって立ち上がる。特に、非電極部40
が10μm以下の大きさで、矢印Rに垂直な方向に長い
ように形成されていると、液晶の分子間力をより有効に
使用することができる。
As described above, by providing the non-electrode portion 40, the capacitance C LC as a load is reduced, so that the TFT 2
It is possible to reduce the current Id flowing through the TFT 4, thus reducing the TFT 24 and auxiliary capacitance C S. Therefore, a liquid crystal display panel having a large aperture ratio can be obtained. In the non-electrode part 40, no voltage is applied to the liquid crystal, but the liquid crystal rises due to the intermolecular force with the liquid crystal molecules around it. In particular, the non-electrode part 40
Is 10 μm or less and is formed to be long in the direction perpendicular to the arrow R, the intermolecular force of the liquid crystal can be used more effectively.

【0040】図9は本発明の第4実施例を示す図であ
る。この実施例では、図8の非電極部40と同様の非電
極部40が、他方の基板14の共通電極18に設けられ
ている。非電極部40は画素電極16と対応する領域に
設けられる。
FIG. 9 is a diagram showing a fourth embodiment of the present invention. In this embodiment, a non-electrode part 40 similar to the non-electrode part 40 of FIG. 8 is provided on the common electrode 18 of the other substrate 14. The non-electrode part 40 is provided in a region corresponding to the pixel electrode 16.

【0041】[0041]

【発明の効果】以上説明したように、本発明によれば、
補助容量電極を小さくして開口率を小さくでき、且つ液
晶を確実に交流駆動できるようになる。
As described above, according to the present invention,
The auxiliary capacitance electrode can be reduced in size to reduce the aperture ratio, and the liquid crystal can be surely driven by an alternating current.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の第1実施例の液晶表示パネルを示す断
面図である。
FIG. 1 is a cross-sectional view showing a liquid crystal display panel of a first embodiment of the present invention.

【図2】図1の液晶表示パネルの一方の基板に設けられ
たアクティブマトリクスを示す平面図である。
2 is a plan view showing an active matrix provided on one substrate of the liquid crystal display panel of FIG. 1. FIG.

【図3】図1及び図2の液晶表示パネルの駆動電圧波形
を示す図である。
FIG. 3 is a diagram showing drive voltage waveforms of the liquid crystal display panel of FIGS. 1 and 2.

【図4】図1及び図2の容量の等価回路図である。FIG. 4 is an equivalent circuit diagram of the capacitors shown in FIGS. 1 and 2.

【図5】図1及び図2の液晶表示パネルで液晶を交流駆
動するための第1の試験結果を示す図である。
FIG. 5 is a diagram showing a first test result for alternating-current driving a liquid crystal in the liquid crystal display panel of FIGS. 1 and 2.

【図6】同様に第2の試験結果を示す図である。FIG. 6 is a diagram similarly showing a second test result.

【図7】本発明の第2実施例を示す図である。FIG. 7 is a diagram showing a second embodiment of the present invention.

【図8】本発明の第3実施例を示す図である。FIG. 8 is a diagram showing a third embodiment of the present invention.

【図9】本発明の第4実施例を示す図である。FIG. 9 is a diagram showing a fourth embodiment of the present invention.

【図10】従来技術を説明するための駆動電圧波形を示
す図である。
FIG. 10 is a diagram showing drive voltage waveforms for explaining a conventional technique.

【符号の説明】[Explanation of symbols]

10…液晶 12、14…基板 16…画素電極 18a、18b、18c…共通電極 20…ゲートバスライン 22…ドレインバスライン 24…TFT 40…非電極部 10 ... Liquid crystal 12, 14 ... Substrate 16 ... Pixel electrodes 18a, 18b, 18c ... Common electrode 20 ... Gate bus line 22 ... Drain bus line 24 ... TFT 40 ... Non-electrode part

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/786 21/336 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI technical display location H01L 29/786 21/336

Claims (6)

【特許請求の範囲】[Claims] 【請求項1】 対向する一対の基板(12、14)の間
に液晶(10)が挟持され、一方の基板には、ゲートバ
スライン(20)、ドレインバスライン(22)、該ゲ
ートバスライン及びドレインバスラインに接続された非
線型素子(24)、及び該非線型素子に接続された画素
電極(16)が設けられ、他方の基板には、該ゲートバ
スラインと平行に延びる分割されたストライプ状の共通
電極(18a、18b、18c)が設けられることを特
徴とする液晶表示パネル。
1. A liquid crystal (10) is sandwiched between a pair of substrates (12, 14) facing each other, and a gate bus line (20), a drain bus line (22), and the gate bus line are provided on one substrate. And a non-linear element (24) connected to the drain bus line and a pixel electrode (16) connected to the non-linear element, and the other substrate is divided into stripes extending parallel to the gate bus line. -Shaped common electrode (18a, 18b, 18c) is provided, a liquid crystal display panel characterized by the above-mentioned.
【請求項2】 該ストライプ状の共通電極が表示のゲー
トライン1本に対して2本あり、そのうちの1本に対応
するラインの書き込み時にパルス状の電圧を印加するこ
とを特徴とする請求項1に記載の液晶表示パネル。
2. The stripe-shaped common electrode is provided for each of the display gate lines, and a pulse-like voltage is applied when writing a line corresponding to one of the display gate lines. 1. The liquid crystal display panel according to 1.
【請求項3】 該ストライプ状の共通電極が表示のゲー
トライン1本又は複数本に対して1本あり、該ストライ
プ状の共通電極に対応するラインの書き込み時にパルス
状の電圧を印加することを特徴とする請求項1に記載の
液晶表示パネル。
3. A stripe-shaped common electrode is provided for one or more display gate lines, and a pulse-shaped voltage is applied when writing a line corresponding to the stripe-shaped common electrode. The liquid crystal display panel according to claim 1, wherein the liquid crystal display panel is a liquid crystal display panel.
【請求項4】 該ストライプ状の共通電極をゲートバス
ラインと接続することを特徴とする請求項1に記載の液
晶表示パネル。
4. The liquid crystal display panel according to claim 1, wherein the striped common electrode is connected to a gate bus line.
【請求項5】 対向する一対の基板(12、14)の間
に液晶(10)が挟持され、一方の基板には、ゲートバ
スライン(20)、ドレインバスライン(22)、該ゲ
ートバスライン及びドレインバスラインに接続された非
線型素子(24)、及び該非線型素子に接続された画素
電極(16)が設けられ、他方の基板には共通電極(1
8)が設けられ、該画素電極及び該共通電極の少なくと
も一方に、非電極部(40)が設けられることを特徴と
する液晶表示パネル。
5. A liquid crystal (10) is sandwiched between a pair of substrates (12, 14) facing each other, and one substrate has a gate bus line (20), a drain bus line (22), and the gate bus line. And a non-linear element (24) connected to the drain bus line and a pixel electrode (16) connected to the non-linear element, and the other substrate is provided with a common electrode (1
8) is provided, and a non-electrode part (40) is provided on at least one of the pixel electrode and the common electrode.
【請求項6】 該非電極部がその電極材料層に設けた溝
又はスリットからなり、該溝又はスリットが基板近傍の
液晶分子の長軸方向に垂直な方向に長いことを特徴とす
る請求項5に記載の液晶表示パネル。
6. The non-electrode portion comprises a groove or slit provided in the electrode material layer, and the groove or slit is long in a direction perpendicular to the major axis direction of liquid crystal molecules near the substrate. The liquid crystal display panel described in.
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