JPH08184854A - Liquid crystal display panel - Google Patents

Liquid crystal display panel

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JPH08184854A
JPH08184854A JP32734894A JP32734894A JPH08184854A JP H08184854 A JPH08184854 A JP H08184854A JP 32734894 A JP32734894 A JP 32734894A JP 32734894 A JP32734894 A JP 32734894A JP H08184854 A JPH08184854 A JP H08184854A
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JP
Japan
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liquid crystal
common electrode
display panel
bus lines
substrate
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Application number
JP32734894A
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Japanese (ja)
Inventor
Takeshi Kamata
豪 鎌田
Original Assignee
Fujitsu Ltd
富士通株式会社
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Publication date
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Abstract

PURPOSE: To make it possible to drive liquid crystals with AC without excessively increasing auxiliary capacitance of a liquid crystal display panel.
CONSTITUTION: The liquid crystals 10 are held between a pair of substrates 12 and 14 facing each other. The one substrate 12 is provided with gate bus lines 20, drain bus lines and nonlinear type elements connected to the gate bus lines 20 and drain bus lines as well as pixel electrodes 16 connected to these nonlinear elements. The other substrate 14 is provided with striped common electrodes 18a, 18b divided to extend in parallel with the gate bus lines.
COPYRIGHT: (C)1996,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は明るい表示を実現する液晶表示パネルに関する。 The present invention relates to a liquid crystal display panel to realize bright display.

【0002】 [0002]

【従来の技術】液晶表示パネルは、一対の基板の間に液晶を封入したものであり、最近では、液晶表示パネルの大型化や高精細化に伴い、アクティブマトリクスの開発が盛んに行われている。 A liquid crystal display panel is obtained by sealing a liquid crystal between a pair of substrates, more recently, with the size and high definition of liquid crystal display panels, development of an active matrix is ​​popularly there. アクティブマトリクスは、一方の基板に設けられた、ゲートバスライン、ドレインバスライン、ゲートバスライン及びドレインバスラインに接続された非線型素子、及び画素電極からなる。 Active matrix, provided on one substrate, the gate bus line, the drain bus line, non-linear element connected to the gate bus line and the drain bus line, and a pixel electrode. 非線型素子として、TFT(薄膜トランジスタ)がよく使用される。 As a non-linear elements, TFT (thin film transistor) is often used. 他方の基板には、全面ベタの共通電極が設けられる。 On the other substrate, a common electrode of the entire solid is provided.

【0003】TN液晶パネルでは、電圧を印加しないときには液晶分子は基板面にほぼ平行にねて配向しており、且つ一方の基板から他方の基板にいくにつれて90 [0003] In the TN liquid crystal panel, as when a voltage is not applied to the liquid crystal molecules are oriented sleep substantially parallel to the substrate surface, and goes from one substrate to the other substrate 90
度ツイストするようになっている。 It is adapted to degree twist. 電圧を印加すると液晶分子は基板面に対してほぼ垂直に立ち上がる。 Liquid crystal molecules when a voltage is applied rises substantially perpendicular to the substrate surface. 従って、ゲートバスラインに印加された正パルスの電圧によりTFTのチャネルが開き、ドレインの電圧が画素電極に書き込まれる。 Therefore, the channel of the TFT is opened by the voltage of the positive pulse applied to the gate bus line, the voltage of the drain is written in the pixel electrode. こうして、共通電極と画素電極との間に電圧を印加して表示を行う。 Thus, performing the display by applying a voltage between the common electrode and the pixel electrode. ドレインバスラインから供給される信号電圧を調整することで、階調表示を行うことができる。 By adjusting the signal voltage supplied from the drain bus line can be performed gradation display.

【0004】このような液晶表示パネルにおいては、液晶と電極とは、容量C LCを形成すると見なされ、この容量C LCに電界をかけることにより上記したように画素電極に書き込みが行われる。 [0004] In such a liquid crystal display panel includes a liquid crystal and the electrode is considered to form a capacitance C LC, write the pixel electrode as described above is performed by applying an electric field to the capacitor C LC. また、画素電極の下方に補助容量電極を設け、液晶の容量C LCと並列に補助容量C S Further, an auxiliary capacitor electrode is provided below the pixel electrode, the auxiliary in parallel to the liquid crystal capacitance C LC capacitance C S
が形成されるようになっている。 There has been so formed. 補助容量C Sは、液晶の容量C LCと並列に配置され、液晶に印加する電圧や電流を調整するのに役立つ。 Storage capacitance C S is arranged in parallel to the liquid crystal capacitance C LC, it serves to adjust the voltage and current applied to the liquid crystal. さらに、好ましくない寄生容量C gsができることが知られている。 Furthermore, it is known that it is undesirable parasitic capacitance C gs. 寄生容量C gsは例えばTFTのゲート電極とソース電極との間においてできる。 Parasitic capacitance C gs is possible in between the gate electrode and the source electrode of the example TFT.

【0005】図10は従来の液晶表示パネルにおける駆動電圧波形を示す図である。 [0005] FIG. 10 is a diagram showing driving voltage waveforms in a conventional liquid crystal display panel. gはゲートバスラインに供給されるパルス状の電圧、V Dはドレインバスラインに供給される信号電圧である。 V g is pulsed voltage supplied to the gate bus line, the V D is the signal voltage supplied to the drain bus line. g及びV Dが印加されると、画素電極電位V pがかかり、液晶に信号が書き込まれる。 When V g and V D is applied, it takes a pixel electrode potential V p, the signal is written into the liquid crystal. ここで、書き込み終了段階において、画素電極電位V pがΔVだけ低下するという問題がある。 Here, the write end stage, there is a problem that the pixel electrode potential V p decreases by [Delta] V. つまり、画素電極は寄生容量C gsによる容量結合でゲートバスラインに接続されているので、ゲート電圧がピーク値からベース値へ下がるときの電位差ΔV gに従って画素電極電位V pがΔVだけ低下する。 That is, the pixel electrode because it is connected to the gate bus line in capacitive coupling due to the parasitic capacitance C gs, the pixel electrode potential V p according to the potential difference [Delta] V g when the gate voltage is lowered from the peak value to the base value is reduced by [Delta] V. 低下電圧ΔVは下記の式で求められる。 Drop voltage ΔV can be obtained by the following formula. この低下電圧ΔVは直流成分である。 This drop voltage ΔV is a DC component.

【0006】 [0006]

【0007】液晶に直流成分が乗ると、フリッカや、コントラストの低下、液晶や配向膜の劣化等の問題が発生するので、液晶は通常交流で駆動される。 [0007] The liquid crystal to a direct current component ride, flicker or, decrease in contrast, because the problem of deterioration of the liquid crystal and the orientation film is generated, the liquid crystal is driven in the normal exchange. 従って、信号電圧V Dは中心が0電位の交流となっている。 Therefore, the signal voltage V D is a exchange center zero potential. 画素電極電位V pも対応する交流となるべきであるが、低下電圧ΔVが直流成分であるので、画素電極電位V pは0電位を中心とした交流にはならない。 Also the pixel electrode potential V p should be the corresponding AC. Since reduced voltage ΔV is a DC component, the pixel electrode potential V p not to AC centered on zero potential. 従って、従来は、低下電圧ΔVに相当する一定の電圧V Cを共通電極に印加して、画素電極電位V pがV Cを中心とした交流になるようにしていた。 Therefore, conventionally, by applying a constant voltage V C which corresponds to a voltage drop ΔV to the common electrode was set to be the exchange pixel electrode potential V p is around the V C.

【0008】 [0008]

【発明が解決しようとする課題】液晶は、電圧不印加時に基板面に対してねている状態晶になっており、電圧印加時に基板面に対して立っている状態になる。 [0007] liquid crystals are in a state crystal sleeping with respect to the substrate surface when a voltage is not applied, a state standing with respect to the substrate surface when a voltage is applied. 液晶の誘電率εは、液晶が立っている状態と、ねている状態とで異なる。 The liquid crystal of the dielectric constant ε, different in a state in which the liquid crystal is standing, and sleeping state. 液晶の容量C LCは液晶の誘電率εの関数であるので、液晶がねている状態の容量C LCOFFと、液晶が立っている状態の容量C LCONとは異なる。 Since the capacitance C LC of the liquid crystal is a function of the dielectric constant of the liquid crystal epsilon, different and capacity C LCOFF state where the liquid crystal is sleep, the capacitance C LCON state where the liquid crystal is standing. 従って、上記式は下記のようになる。 Therefore, the equation is as follows.

【0009】 [0009] このΔVは、直流成分であり、且つその値は表示の状態に応じて変化する。 The ΔV is the DC component, and its value varies according to the state of the display. 従って、一定の電圧V Cを共通電極に印加しても、画素電極電位V pを完全な交流にすることができない。 Therefore, even when applied to the common electrode a constant voltage V C, it can not be a complete AC pixel electrode potential V p.

【0010】このため、表示が焼きつきとして見えることもあり、表示上は大きな問題となる。 [0010] For this reason, it may appear as a seizure is displayed, on the display becomes a big problem. この対策として、補助容量C Sを十分に大きな値にすることが行われるが、補助容量電極は通常ゲートバスラインと同じ金属で形成されており、補助容量電極の面積を大きくすると、開口率が低下し、液晶表示パネルの透過率が低下する。 As a countermeasure, it is performed to sufficiently large value of storage capacitance C S, the auxiliary capacitance electrodes are formed of the same metal as the normal gate bus lines, increasing the area of the auxiliary capacitance electrodes, the aperture ratio reduced, the transmittance of the liquid crystal display panel is lowered. それでも、ΔVを完全に0にすることはできなかった。 Still, it was not possible to complete the ΔV 0.

【0011】また、補助容量C Sを付加すると、それだけTFTへの負荷が大きくなり、TFTに流れる電流I [0011] The addition of auxiliary capacitance C S, it only load on the TFT increases, the current flowing through the TFT I
dを大きくする必要がある。 It is necessary to increase the d. そのためにはTFTが大きくなり、TFTを大きくなると、ゲート電極とソース電極との重なり等による寄生容量C gsが大きくなり、そのために補助容量C Sの値をさらに大きくすることが必要になる。 The TFT is increased in order, when increases the TFT, parasitic capacitance C gs due to overlapping or the like between the gate electrode and the source electrode becomes large, it is necessary to further increase the value of the auxiliary capacitance C S for that. この悪循環により、かなり大きめの補助容量C This vicious circle, quite large auxiliary capacity C
Sが必要となる。 S is required.

【0012】本発明の目的は、補助容量を過度に大きくすることなく液晶を交流により駆動することのできる液晶表示パネルを提供することである。 An object of the present invention is to provide a liquid crystal display panel which can be driven by an alternating liquid crystal without excessively increasing the storage capacitance. 本発明の他の目的は、補助容量を過度に大きくすることなく開口率の高い液晶表示パネルを提供することである。 Another object of the present invention is to provide a high liquid crystal display panel aperture ratio without excessively increasing the storage capacitance.

【0013】 [0013]

【課題を解決するための手段】本発明による液晶表示パネルは、対向する一対の基板12、14の間に液晶10 The liquid crystal display panel according to the present invention SUMMARY OF THE INVENTION The liquid crystal 10 between a pair of substrates 12 and 14 facing
が挟持され、一方の基板には、ゲートバスライン20、 There is clamped, the one substrate, the gate bus line 20,
ドレインバスライン22、該ゲートバスライン及びドレインバスラインに接続された非線型素子24、及び該非線型素子に接続された画素電極16が設けられ、他方の基板には、該ゲートバスラインと平行に延びる分割されたストライプ状の共通電極18a、18b、18cが設けられることを特徴とする。 Drain bus line 22, the gate bus lines and the drain bus nonlinear elements 24 are connected to a line pixel electrode 16 and is connected to the non-linear elements, are mounted on the other substrate, parallel to the said gate bus lines extending divided striped common electrode 18a, 18b, wherein the 18c is provided.

【0014】また、もう一つの特徴において、本発明による液晶表示パネルは、対向する一対の基板12、14 [0014] In another aspect, the liquid crystal display panel according to the present invention, a pair of substrates 12 and 14 facing
の間に液晶10が挟持され、一方の基板には、ゲートバスライン20、ドレインバスライン22、該ゲートバスライン及びドレインバスラインに接続された非線型素子24、及び該非線型素子に接続された画素電極16が設けられ、他方の基板には共通電極18が設けられ、該画素電極及び該共通電極の少なくとも一方に、10μm以下の大きさの非電極部40が設けられることを特徴とする。 Is the liquid crystal 10 is sandwiched between, on the one substrate, gate bus lines 20, drain bus lines 22, the gate bus lines and the drain bus nonlinear elements connected to the line 24, and is connected to the non-linear elements pixel electrodes 16 are provided on the other substrate is provided a common electrode 18, at least one of the pixel electrodes and the common electrode, wherein the non-electrode portion 40 in the following size 10μm are provided.

【0015】 [0015]

【作用】上記した構成においては、共通電極がゲートバスラインと平行に延びる分割されたストライプ状のものとして設けられている。 [Action] In the configuration described above, are provided as a common electrode of the gate bus line and extending parallel to the divided stripe shape. 従って、分割されたストライプ状の共通電極の一つには従来のように一定の電圧V Cを印加しておき、他の共通電極に印加する電圧を表示の状態に応じて調整可能にすれば、液晶を交流により駆動することができる。 Accordingly, in one of the divided stripe-shaped common electrode advance by applying a constant voltage V C as in the prior art, if adjustably in accordance with the state of the display voltage to be applied to the other common electrode , it can be driven by an AC liquid crystal.

【0016】また、もう一つの特徴の構成においては、 [0016] In addition, in the configuration of another feature,
画素電極及び該共通電極の少なくとも一方に、例えば画素電極に、10μm以下の大きさの例えば溝又はスリットからなる非電極部が設けられる。 At least one of the pixel electrodes and the common electrodes, for example, to the pixel electrode, the non-electrode portion is provided consisting of the following dimensions, for example, grooves or slits 10 [mu] m. しかし、非電極部を設けることによって、負荷となる容量C LCが減少するため、TFTに流れる電流Idを低減でき、よってTFT However, by providing the non-electrode portion, the load to become capacitance C LC is reduced, it is possible to reduce the current Id flowing through the TFT, thus TFT
や補助容量C Sを大きくする必要がないので、開口率を大きくすることができる。 Because and auxiliary capacitor C there is no need to increase S, it is possible to increase the aperture ratio. 非電極部では液晶に電圧がかからないが、液晶は分子間力によって立ち上がる。 Although not applied voltage to the liquid crystal in the non-electrode portion, the liquid crystal rises by an intermolecular force.

【0017】 [0017]

【実施例】図1及び図2は、本発明による液晶表示パネルの第1実施例を示す図である。 DETAILED DESCRIPTION FIG. 1 and FIG. 2 is a diagram showing a first embodiment of the liquid crystal display panel according to the present invention. 液晶表示パネルは、一対の透明な基板12、14の間に封入された液晶10からなる。 The liquid crystal display panel, a liquid crystal 10 sealed between a pair of transparent substrates 12 and 14. 一方の基板12の内面には透明な画素電極16 Transparent pixel on the inner surface of one substrate 12 electrode 16
及び配向膜(図示せず)が設けられ、もう一方の基板1 And an alignment film (not shown) is provided, the other substrate 1
4の内面にはカラーフィルタ(図示せず)、透明な共通電極18a、18b及び配向膜(図示せず)が設けられる。 The fourth inner surface a color filter (not shown), a transparent common electrode 18a, 18b and an alignment film (not shown) is provided.

【0018】画素電極16を有する方の基板12は、アクティブマトリクスが形成されている。 The substrate 12 of the reader has a pixel electrode 16 is an active matrix are formed. アクティブマトリクスは、直交するゲートバスライン20及びドレインバスライン22と、ゲートバスライン20及びドレインバスライン22に接続された非線型素子としてのTFT Active matrix, TFT of the gate bus lines 20 and drain bus line 22 which is perpendicular, as a non-linear element connected to the gate bus lines 20 and drain bus line 22
(薄膜トランジスタ)24とからなり、画素電極16はTFT24に接続される。 (Thin film transistor) made 24. The pixel electrode 16 is connected to the TFT 24.

【0019】ゲートバスライン20は基板12の表面に設けられ、ゲートバスライン20と同時にTFT24のゲート電極26が設けられる。 The gate bus line 20 is provided on the surface of the substrate 12, the gate electrode 26 of the gate bus line 20 at the same time TFT24 is provided. さらに、補助容量電極2 Further, the auxiliary capacitor electrode 2
8がゲートバスライン20と同じ金属材料で基板12の表面に設けられる。 8 is provided on the surface of the substrate 12 in the same metal material as the gate bus line 20. ゲートバスライン20、ゲート電極26及び補助容量電極26が設けられた後で、絶縁層3 Gate bus line 20, after the gate electrode 26 and the auxiliary capacitance electrode 26 is provided, the insulating layer 3
0が設けられる。 0 is provided.

【0020】TFT24の半導体層(図示せず)は絶縁層30の上に形成され、その半導体層と接続して、TF The semiconductor layer of the TFT 24 (not shown) is formed on the insulating layer 30, connected with its semiconductor layer, TF
T24のドレイン電極32及びソース電極34が形成される。 Drain electrode 32 and the source electrode 34 of T24 is formed. ドレインバスライン22はドレイン電極32と同時に形成される。 Drain bus line 22 is formed simultaneously with the drain electrode 32. これらの部材をおおって絶縁層(図示せず)が設けられ、画素電極16はその絶縁層の上に形成される。 Insulating layer covering these members (not shown) is provided, the pixel electrode 16 is formed on the insulating layer. 画素電極16は絶縁層に設けたコンタクトホールを介してソース電極34に接続される。 Pixel electrode 16 is connected to the source electrode 34 through a contact hole formed in the insulating layer. このようなTFT24の構成は公知である。 Configuration of such TFT24 are known.

【0021】もう一方の基板14には通常は全面ベタの共通電極が設けられるが、本発明では、共通電極18 [0021] The other substrate 14 typically are provided with a common electrode of the entire solid but, in the present invention, the common electrode 18
a、18bはゲートバスライン20と平行に延びる分割されたストライプ状の共通電極である。 a, 18b are common electrodes of the divided stripe shape extending in parallel to the gate bus line 20. 各ゲートバスライン20が複数の画素電極16にわたって延びるのと同様に、ストライプ状の共通電極18a、18bは複数の画素電極16にわたって延びる。 Just as the gate bus line 20 extends over a plurality of pixel electrodes 16, the stripe-shaped common electrode 18a, 18b extends over a plurality of pixel electrodes 16.

【0022】図1及び図2においては、ストライプ状の共通電極18a、18bが表示のゲートライン(ゲートバスライン20に沿った画素電極16のライン)の1本に対して2本あり、そのうちの1本に対応するラインの書き込み時にパルス状の電圧を印加するようになっている。 [0022] In FIGS. 1 and 2, a stripe-shaped common electrode 18a, 18b are located two against one display gate line (line of the pixel electrode 16 along the gate bus lines 20), of which It is adapted to apply a pulse voltage at the time of writing of a line corresponding to one.

【0023】従って、液晶10と、画素電極16と、共通電極18a、18bとは、容量C [0023] Thus, the liquid crystal 10, the pixel electrode 16, the common electrode 18a, and 18b, capacitance C LC1 、C LC2を形成する。 LC1, to form a C LC2. 絶縁層30と、画素電極16と、補助容量電極2 An insulating layer 30, the pixel electrode 16, the auxiliary capacitor electrode 2
8とは、補助容量C Sを形成する。 8 and forms an auxiliary capacitor C S. さらに、寄生容量C In addition, the parasitic capacitance C
gsが例えばTFT24のゲート電極26とソース電極3 The gate electrode 26 of gs for example TFT24 and the source electrode 3
4との間にできる。 Formed between the 4. ゲート電極26はゲートバスライン20と接続され、ソース電極34は画素電極16と接続されている。 The gate electrode 26 is connected to the gate bus line 20, source electrode 34 is connected to the pixel electrode 16. 従って、画素電極16は寄生容量C gsによりゲートバスライン20と接続されていることになり、 Accordingly, the pixel electrode 16 will be connected to the gate bus line 20 by the parasitic capacitance C gs,
その結果、画素電極電位V pの低下電圧ΔVが生じることは図10を参照して説明した通りである。 As a result, the voltage drop ΔV of the pixel electrode potential V p is produced are as described with reference to FIG. 10.

【0024】各部材の駆動電圧波形は図3に示され、各容量の等価回路は図4に示される。 The drive voltage waveform of each member is shown in FIG. 3, the equivalent circuit of each capacitor is shown in FIG. 図1及び図3において、V gはゲートバスライン20に供給されるパルス状の電圧、V Dはドレインバスラインに供給される信号電圧である。 1 and FIG. 3, V g the pulse voltage supplied to the gate bus line 20, is V D is the signal voltage supplied to the drain bus line. g及びV Dが印加されると、画素電極電位V pがかかり、液晶に信号が書き込まれる。 When V g and V D is applied, it takes a pixel electrode potential V p, the signal is written into the liquid crystal.

【0025】一方のストライプ状の共通電極18bは、 [0025] One of the stripe-shaped common electrode 18b is,
従来と同様に一定の電圧V Cを供給され、補助容量電極28も同じ一定の電圧V Cを供給される。 Is supplied a constant voltage V C as in the prior art, it is also supplied with the same constant voltage V C storage capacitor electrode 28. 他方のストライプ状の共通電極18aは、ゲートバスライン20のパルスと同期してパルス状の電圧V g ´を供給され、それ以外のときは一方のストライプ状の共通電極18bと同じ一定の電圧V Cを供給される。 The other striped common electrode 18a, the gate bus line 20 pulses in synchronism with the supplied pulsed voltage V g ', the same constant voltage V is between one stripe-shaped common electrode 18b in other cases It is supplied with C.

【0026】書き込み終了段階において、画素電極電位V pがΔVだけ低下する。 [0026] In the write completion stage, the pixel electrode potential V p decreases by [Delta] V. ただし、この場合には、ΔV However, in this case, ΔV
は、従来のように電圧降下ΔV gによる分ΔV 1と、パルス状の電圧V g ´による分ΔV 2との合成したものになる。 Includes a minute [Delta] V 1 due to the voltage drop [Delta] V g as in the prior art, it becomes one synthesized with the amount [Delta] V 2 by pulse voltage V g '.

【0027】 [0027]

【0028】 [0028]

【0029】 [0029]

【0030】ここで、C LC1とC LC2は、液晶が立っている状態か、ねている状態かに従って誘電率の変化に従って変化する値である。 [0030] In this case, C LC1 and C LC2 is, whether the state in which the liquid crystal is standing, which is a value that varies according to changes in the dielectric constant depending on whether the sleeping state. この実施例では、変化する値が、分母及び分子にともに存在するので、他のパラメータC S 、ΔV g ´を最適化することにより、表示状態による影響を受けないようにすることが可能となる。 In this embodiment, the value to be changed, since both are present in the denominator and numerator, other parameters C S, by optimizing the [Delta] V g ', it is possible to be unaffected by the display state .

【0031】そこで、下記の条件で10.4インチの液晶表示パネルを製作した。 [0031] Therefore, we manufacture a liquid crystal display panel 10.4-inch under the following conditions. 液晶がねている状態の容量C The capacity of the state in which the liquid crystal is the value C
LCOFFは113(fF)、液晶が立っている状態の容量C LC ONは266(fF)であった。 LCOFF is 113 (fF), capacitance C LC ON in a state where the liquid crystal is standing was 266 (fF). これらはC LC1 +C These are C LC1 + C
LC2の値である。 Is the value of the LC2. ΔV g =25Vとした。 It was ΔV g = 25V.

【0032】図5は、ΔV g ´=25Vとし、C Sが0、50、416の3つの条件で、それぞれC LC2を変化させたときのΔV Cを示す図である。 FIG. 5 is a [Delta] V g '= 25V, with three conditions C S is 0,50,416 illustrates a [Delta] V C when changing the C LC2, respectively. ちなみに、従来は、例えばC Sが416(fF)としたときに、ΔV C By the way, conventionally, for example, when the C S is the 416 (fF), ΔV C
が0.4Vであった。 There was 0.4V. LC2を大きくするにつれて、Δ As increasing the C LC2, delta
Cを小さくできることが分かる。 It can be seen that can reduce the V C. ΔV C =0となるC C to be the ΔV C = 0
LC2が最適値である。 LC2 is the optimum value. 図5では、C Sが0で、C LC2が113(fF)のときに、ΔV Cを0にすることができる。 In Figure 5, in C S is 0, when C LC2 is 113 (fF), the [Delta] V C can be made zero. なお、C LC2が113(fF)ということは、C Note that C LC2 is called 113 (fF) is, C
LC1が0である。 LC1 is zero. Sが0であるので、補助容量電極2 Since C S is 0, the auxiliary capacitor electrode 2
8が不要になり、開口率を2〜3割増加することが可能である。 8 is not required, it is the aperture ratio can be increased 20-30%.

【0033】C Sが=50(fF)の場合には、C LC2 [0033] When C S is = 50 (fF) is, C LC2
が30(fF)のときに、ΔV C =0となる。 There at 30 (fF), the [Delta] V C = 0. この場合には、補助容量電極28の面積を従来の1/6に減少することができる。 In this case, the area of ​​the auxiliary capacitance electrode 28 can be reduced to a conventional 1/6. ΔV g ´=25Vであり、且つΔV g ΔV g '= a 25V, and ΔV g
=25Vという条件は、ストライプ状の共通電極18a = Condition that 25V is stripe-shaped common electrode 18a
をゲートバスライン20と接続することにより達成される。 The is accomplished by connecting the gate bus line 20. ただし、ΔV g ´をその他の既存の回路から得ようとすると、ΔV gよりも小さくなるため、通常はΔV g However, in order to obtain a [Delta] V g 'from other existing circuit, to become smaller than [Delta] V g, usually [Delta] V g
´は小さな値であるのが好ましい。 'Is in the range of small values ​​are preferred.

【0034】図6は、C LC2を一定値(113fF)にして、異なったΔV g ´に対して、C Sを変化させたときのΔV Cを示す図である。 [0034] FIG. 6 is a C LC2 to a constant value (113fF), for different [Delta] V g ', is a diagram showing a [Delta] V C when changing the C S. ΔV g ´=5Vでは、C S In ΔV g '= 5V, C S
=90(fF)のときに、ΔV C =0となる。 = At 90 (fF), the [Delta] V C = 0. また、Δ In addition, Δ
g ´=7Vでは、C S =50(fF)のときに、ΔV In V g '= 7V, when C S = 50 of (fF), ΔV
C =0となる。 The C = 0. このように、C LC2とΔV g ´との組合せにより、補助容量電極28の面積を減少することができる。 Thus, it is possible by a combination of C LC2 and [Delta] V g ', to reduce the area of the auxiliary capacitance electrode 28.

【0035】図7は本発明の第2実施例を示す図である。 [0035] FIG. 7 is a diagram showing a second embodiment of the present invention. 図7は、図2と同様にアクティブマトリクスが形成されている方の基板12を示しているが、対向基板14 Figure 7 shows the substrate 12 towards the active matrix similar to FIG. 2 is formed, a counter substrate 14
(図1参照)は透明な共通電極18cを有し、この共通電極18cが(図2の18a、18bと同様に)破線で図7に示されている。 (See FIG. 1) has a transparent common electrode 18c, the common electrode 18c is (18a in FIG. 2, as with 18b) are shown in Figure 7 by broken lines.

【0036】透明な共通電極18cはゲートバスライン20と平行に延びる分割されたストライプ状の共通電極である。 The transparent common electrode 18c is a common electrode of the divided stripe shape extending in parallel to the gate bus line 20. 各ゲートバスライン20が複数の画素電極16 Each gate bus line 20 is a plurality of pixel electrodes 16
にわたって延びるのと同様に、ストライプ状の共通電極18cは複数の画素電極16にわたって延びる。 Just as extending over striped common electrode 18c extends over a plurality of pixel electrodes 16. この実施例では、ストライプ状の共通電極18cが表示のゲートライン(ゲートバスライン20に沿った画素電極16 In this embodiment, the pixel electrode 16 stripe-shaped common electrode 18c is along the gate line (gate bus line 20 of the display
のライン)の1本に対して1本ある。 One relative to a single line). この場合にも、対応するラインの書き込み時に、ゲートバスライン20のパルスと同期して、ストライプ状の共通電極18cにパルス状の電圧を印加する。 Also in this case, when writing the corresponding line, in synchronism with the pulse of the gate bus line 20, a pulse voltage is applied in a stripe-shaped common electrode 18c. なお、ストライプ状の共通電極18cが、表示のゲートラインの複数本に対して1本ある構成とすることもできる。 Note that a stripe-shaped common electrode 18c is, may be configured in one respect a plurality of display gate line.

【0037】図8は本発明の第3実施例を示す図である。 [0037] FIG. 8 is a diagram showing a third embodiment of the present invention. 図8は、図2と同様にアクティブマトリクスが形成されている方の基板12を示している。 Figure 8 illustrates the substrate 12 towards the active matrix similar to FIG. 2 is formed. 対向基板14 A counter substrate 14
(図1参照)は透明な共通電極を有し、この共通電極は必ずしも第1及び第2実施例のように分割されたストライプ状の共通電極である必要はなく、全面ベタの共通電極とすれことができる。 (See FIG. 1) has a transparent common electrode, the common electrode is not necessarily common electrode of the divided stripe shape as in the first and second embodiments, by the common electrode of the entire solid be able to.

【0038】図8においては、画素電極16に、10μ [0038] In Figure 8, the pixel electrode 16, 10 [mu]
m以下の大きさの非電極部40が設けられている。 Non-electrode portion 40 in the following size m is provided. この非電極部40は画素電極16の電極層に設けた溝又はスリットからなり、該溝又はスリットが基板12近傍の液晶分子の長軸方向に垂直な方向に長い配列になっている。 The non-electrode portions 40 is made of grooves or slits formed in the electrode layer of the pixel electrode 16, the groove or slit is in a long sequence in the direction perpendicular to the longitudinal direction of the liquid crystal molecules of the substrate 12 near. つまり、基板12の配向膜(図示せず)には、矢印Rの方向にラビングが行われており、基板12近傍の液晶分子は矢印Rの方向に配向する。 That is, the alignment film of the substrate 12 (not shown), has been carried out the rubbing in the direction of arrow R, the liquid crystal molecules of the substrate 12 near aligned in the direction of the arrow R. 非電極部40を構成する溝又はスリットは矢印Rに垂直な方向に長い配列になっている。 Grooves or slits constituting the non-electrode portion 40 is in a long sequence in the direction perpendicular to the arrow R. 実施例においては、非電極部40を構成する溝又はスリットの幅は5μmであり、これを20μm In the embodiment, the width of the grooves or slits constituting the non-electrode portion 40 is 5 [mu] m, 20 [mu] m this
のピッチで配置した。 It was placed in the pitch.

【0039】このように、非電極部40を設けることによって、負荷となる容量C LCが減少するため、TFT2 [0039] Thus, by providing the non-electrode portion 40, since the load to become capacitance C LC is reduced, TFT 2
4に流れる電流Idを低減でき、よってTFT24や補助容量C Sを小さくできる。 4 it can reduce the current Id flowing, thus possible to reduce the TFT24 and the auxiliary capacitance C S. 従って、開口率の大きな液晶表示パネルを得ることができる。 Therefore, it is possible to obtain a large liquid crystal display panel of the aperture ratio. 非電極部40では液晶に電圧がかからないが、液晶はそのまわりの液晶分子との分子間力によって立ち上がる。 The voltage in the liquid crystal non-electrode portions 40 is not applied, the liquid crystal rises by an intermolecular force of the liquid crystal molecules around it. 特に、非電極部40 In particular, non-electrode portions 40
が10μm以下の大きさで、矢印Rに垂直な方向に長いように形成されていると、液晶の分子間力をより有効に使用することができる。 There the following size 10 [mu] m, when formed so as long in a direction perpendicular to the arrow R, it is possible to more effectively use the intermolecular force of the liquid crystal.

【0040】図9は本発明の第4実施例を示す図である。 [0040] FIG. 9 is a diagram showing a fourth embodiment of the present invention. この実施例では、図8の非電極部40と同様の非電極部40が、他方の基板14の共通電極18に設けられている。 In this embodiment, the non-electrode portion 40 similar to the non-electrode portion 40 in FIG. 8 is provided on the common electrode 18 of the other substrate 14. 非電極部40は画素電極16と対応する領域に設けられる。 Non-electrode portions 40 is provided in a region corresponding to the pixel electrode 16.

【0041】 [0041]

【発明の効果】以上説明したように、本発明によれば、 As described in the foregoing, according to the present invention,
補助容量電極を小さくして開口率を小さくでき、且つ液晶を確実に交流駆動できるようになる。 The auxiliary capacitance electrodes is reduced can be reduced aperture ratio, and it becomes possible to reliably AC drive the liquid crystal.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の第1実施例の液晶表示パネルを示す断面図である。 1 is a cross-sectional view showing a liquid crystal display panel of the first embodiment of the present invention.

【図2】図1の液晶表示パネルの一方の基板に設けられたアクティブマトリクスを示す平面図である。 2 is a plan view showing an active matrix provided on one substrate of the liquid crystal display panel of FIG.

【図3】図1及び図2の液晶表示パネルの駆動電圧波形を示す図である。 3 is a diagram showing driving voltage waveforms of the liquid crystal display panel of FIGS.

【図4】図1及び図2の容量の等価回路図である。 Figure 4 is an equivalent circuit diagram of the capacitance of FIGS.

【図5】図1及び図2の液晶表示パネルで液晶を交流駆動するための第1の試験結果を示す図である。 [5] In the liquid crystal display panel of FIG. 1 and FIG. 2 is a diagram showing a first test results for AC-driving the liquid crystal.

【図6】同様に第2の試験結果を示す図である。 6 is a diagram showing a second test result as well.

【図7】本発明の第2実施例を示す図である。 7 is a diagram showing a second embodiment of the present invention.

【図8】本発明の第3実施例を示す図である。 8 is a diagram showing a third embodiment of the present invention.

【図9】本発明の第4実施例を示す図である。 9 is a diagram showing a fourth embodiment of the present invention.

【図10】従来技術を説明するための駆動電圧波形を示す図である。 10 is a diagram showing a driving voltage waveform for explaining a conventional technology.

【符号の説明】 DESCRIPTION OF SYMBOLS

10…液晶 12、14…基板 16…画素電極 18a、18b、18c…共通電極 20…ゲートバスライン 22…ドレインバスライン 24…TFT 40…非電極部 10 ... LCD 12 ... substrate 16 ... pixel electrode 18a, 18b, 18c ... common electrode 20 ... gate bus line 22 ... drain bus line 24 ... TFT 40 ... non-electrode portions

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 6識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/786 21/336 ────────────────────────────────────────────────── ─── front page continued (51) Int.Cl. 6 in identification symbol Agency Docket No. FI art display portion H01L 29/786 21/336

Claims (6)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 対向する一対の基板(12、14)の間に液晶(10)が挟持され、一方の基板には、ゲートバスライン(20)、ドレインバスライン(22)、該ゲートバスライン及びドレインバスラインに接続された非線型素子(24)、及び該非線型素子に接続された画素電極(16)が設けられ、他方の基板には、該ゲートバスラインと平行に延びる分割されたストライプ状の共通電極(18a、18b、18c)が設けられることを特徴とする液晶表示パネル。 1. A liquid crystal (10) between a pair of substrates facing (12, 14) is held, the one substrate, gate bus lines (20), drain bus lines (22), said gate bus lines and drain nonlinear elements connected to the bus line (24), and pixel electrodes connected (16) is provided in the non-linear elements, the other substrate, divided stripes extending in parallel with the gate bus lines the liquid crystal display panel Jo common electrode (18a, 18b, 18c) is characterized in that it is provided.
  2. 【請求項2】 該ストライプ状の共通電極が表示のゲートライン1本に対して2本あり、そのうちの1本に対応するラインの書き込み時にパルス状の電圧を印加することを特徴とする請求項1に記載の液晶表示パネル。 Wherein there two with respect to the stripe-shaped common electrode display gate line one, claims, characterized in that a pulse voltage is applied when writing lines corresponding to one of them the liquid crystal display panel according to 1.
  3. 【請求項3】 該ストライプ状の共通電極が表示のゲートライン1本又は複数本に対して1本あり、該ストライプ状の共通電極に対応するラインの書き込み時にパルス状の電圧を印加することを特徴とする請求項1に記載の液晶表示パネル。 3. There one said stripe-shaped common electrode to the gate line 1 or a plurality of display, applying a pulse voltage at the time of writing of the line corresponding to the common electrode of the stripe the liquid crystal display panel of claim 1, wherein.
  4. 【請求項4】 該ストライプ状の共通電極をゲートバスラインと接続することを特徴とする請求項1に記載の液晶表示パネル。 4. A liquid crystal display panel according to claim 1, characterized in that to connect the common electrode of the stripe-shaped gate bus line.
  5. 【請求項5】 対向する一対の基板(12、14)の間に液晶(10)が挟持され、一方の基板には、ゲートバスライン(20)、ドレインバスライン(22)、該ゲートバスライン及びドレインバスラインに接続された非線型素子(24)、及び該非線型素子に接続された画素電極(16)が設けられ、他方の基板には共通電極(1 Is the liquid crystal (10) is sandwiched between 5. a pair of opposed substrates (12, 14), on the one substrate, gate bus lines (20), drain bus lines (22), said gate bus lines and drain nonlinear elements connected to the bus line (24), and pixel electrodes connected (16) is provided in the non-linear elements, the other substrate common electrode (1
    8)が設けられ、該画素電極及び該共通電極の少なくとも一方に、非電極部(40)が設けられることを特徴とする液晶表示パネル。 8) is provided, on at least one of the pixel electrodes and the common electrode, the liquid crystal display panel that the non-electrode portion (40) is characterized in that it is provided.
  6. 【請求項6】 該非電極部がその電極材料層に設けた溝又はスリットからなり、該溝又はスリットが基板近傍の液晶分子の長軸方向に垂直な方向に長いことを特徴とする請求項5に記載の液晶表示パネル。 6. A becomes non electrode portion from the groove or slit is provided on the electrode material layer, according to claim groove or slit is equal to or longer in a direction perpendicular to the longitudinal direction of the liquid crystal molecules near the substrate 5 the liquid crystal display panel according to.
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