JPH0817381B2 - 演算処理回路を用いるスクランブル方法および装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、たとえばテレビジョン
・フアクシミリ多重放送においてフェクシミリ信号のス
クランブルを行うためなど擬似乱数符号重畳方式に対し
て好適に実施することができる演算処理回路を用いるス
クランブル方法および装置に関する。

【０００２】本件明細書中、シフトレジスタおよびレジ
スタにおけるセルと、そのセルにそれぞれストアされて
いるビットの内容とを、同一参照符で表すことがある。

【０００３】

【従来の技術】従来技術による擬似乱数符号重畳方式
（ＰＮ加算方式と呼ばれている）のスクランブル方法の
一例は、図３に示されている。この先行技術は、合計ｎ
個のセルＤ１〜Ｄｎを有する線型シフトレジスタによっ
て生成されたＰＮ信号（擬似乱数符号系列）を排他的論
理和演算する。システムによって予め定められたビット
数のフレームと呼ばれるブロック毎に行われる初期化に
際しては、シフトレジスタのセルＤ１〜Ｄｎに、論理
「１」または論理「０」の論理値Ｐ１〜Ｐｎを設定し、
外部から加えられるクロック信号に同期し、各セルＤ１
〜Ｄｎの論理値が出力され、図３の左から右に隣接する
セルへ入力される。最も右側のセルＤ１の出力と第ｆ１
番目のセルＤｆ１の出力とが排他的論理和ゲートＧｆ１
に与えられ、排他的論理和ゲートＧｆ２には前段の排他
的論理和ゲートＧｆ１の出力と第ｆ２番目のセルＤｆ２
の出力とが与えられ、最終段の排他的論理和ゲートＧｆ
ｉの出力は最も左側のセルＤｎに入力される。最も右側
のセルＤ１の出力と、ＰＮ加算されるべき信号が、１ク
ロック信号毎に１ビット分ずつライン１を介して排他的
論理和ゲートＧ０に入力される。

【０００４】こうして送信された信号は、図４に示され
るように受信回路２によって受信され、図３で示される
構成と同様なセルＤ１〜Ｄｎを有するシフトレジスタと
排他的論理和ゲートＧｆ１〜Ｇｆｉとを含む回路の出力
とともに排他的論理和ゲートＧ０１に与えられ、ライン
３からは、元の信号、すなわち図３のライン１に与えら
れた信号が得られる。図３における送信側の初期値設定
のためのフレーム同期およびクロック信号と、図４にお
ける受信側での初期値設定のためのフレーム同期および
クロック信号とは、同期される。

【０００５】このような図３および図４に示される構成
は、いわゆるハードウエアによって実現されるものであ
り、したがってこのようなスクランブル動作を、もっと
簡単な方法で実現することが望まれる。

【０００６】

【発明が解決しようとする課題】本発明の目的は、任意
のハードウエア構成に対して、ソフトウエアの対応のみ
で簡単にスクランブルを実現することができる演算処理
回路を用いる方法および装置を提供することである。

【０００７】

【課題を解決するための手段】本発明は、複数ｎのセル
Ｄ１〜Ｄｎを有し、クロック信号に同期して下位方向に
各セルＤ１〜Ｄｎの内容がシフトされるシフトレジスタ
と、各セルＤ１〜Ｄｎに初期値を設定する手段と、送信
されるべき信号と、シフトレジスタの下位方向の初段の
セルＤ１の出力とが与えられる出力用排他的論理和ゲー
トＧ０と、初段のセルＤ１の出力と、その初段から第ｆ
１番目のセルＤｆ１の出力とが与えられる第１排他的論
理和ゲートＧｆ１と、第ｋ排他的論理和ゲートＧｆｋの
出力と、初段から第ｆ（ｋ＋１）番目のセルＤｆ（ｋ＋
１）の出力とが与えられる第（ｋ＋１）排他的論理和ゲ
ートＧｆ（ｋ＋１）（ただしｉを第１〜第ｉ排他的論理
和ゲートＧｆ１〜Ｇｆｉの数とするとき、（ｉ−１）≧
ｋ≧１）とを含み、第ｉ排他的論理和ゲートＧｆｉの出
力を最終段のセルＤｎに入力するスクランブル装置を、
演算処理回路によって実現する演算処理回路を用いるス
クランブル方法であって、前記シフトレジスタのセルＤ
１〜Ｄｎの数と同一数ｎのセルを有する第１レジスタＲ
１に初期値を設定する第１ステップと、第１レジスタＲ
１の内容を保持したままで、第１レジスタＲ１と少なく
とも同数のセルを有する第２レジスタＲ２に、第１レジ
スタＲ１の内容を転送し、さらに複数のセルを有する第
３レジスタＲ３をクリアする第２ステップと、第２レジ
スタＲ２を１ビット下位方向にシフトし、その出力Ｅ１
を、第３レジスタＲ３の最下位のセルＱ１に転送する第
３ステップと、第２レジスタＲ２を（ｆ１−１）ビット
分だけ下位方向にシフトし、その最終出力Ｄｆ１を、第
３レジスタＲ３に加算する第４ステップと、第２レジス
タＲ２を、（ｆ（ｋ＋１）−ｆｋ）ビット分だけ下位方
向にシフトし、その最終出力Ｄｆ（ｋ＋１）を、第３レ
ジスタＲ３に加算する動作を、ｋ＝１〜（ｉ−１）まで
繰返す第５ステップと、第１レジスタＲ１の最下位ビッ
トを、メモリに順にストアする第６ステップと、第１レ
ジスタＲ１を１ビット分だけ下位方向にシフトし、かつ
第５ステップで得られるｋ＝ｉ−１における第３レジス
タＲ３の最下位ビットのストア内容を、第１レジスタＲ
１の最上位ビットに転送する第７ステップとを含み、第
２ステップ〜第７ステップをメモリの容量以下である予
め定める回数Ｍだけ繰返し、送信すべき信号の各ビット
と、メモリのストア内容の各ビットとの排他的論理和を
演算して出力するステップとを含むことを特徴とする演
算処理回路を用いるスクランブル方法である。

【０００８】また本発明は、複数ｎのセルＤ１〜Ｄｎを
有し、クロック信号に同期して下位方向に各セルＤ１〜
Ｄｎの内容がシフトされるシフトレジスタと、各セルＤ
１〜Ｄｎに初期値を設定する手段と、送信されるべき信
号と、シフトレジスタの下位方向の初段のセルＤ１の出
力とが与えられる出力用排他的論理和ゲートＧ０と、初
段のセルＤ１の出力と、その初段から第ｆ１番目のセル
Ｄｆ１の出力とが与えられる第１排他的論理和ゲートＧ
ｆ１と、第ｋ排他的論理和ゲートＧｆｋの出力と、初段
から第ｆ（ｋ＋１）番目のセルＤｆ（ｋ＋１）の出力と
が与えられる第（ｋ＋１）排他的論理和ゲートＧｆ（ｋ
＋１）（ただしｉを第１〜第ｉ排他的論理和ゲートＧｆ
１〜Ｇｆｉの数とするとき、（ｉ−１）≧ｋ≧１）とを
含み、第ｉ排他的論理和ゲートＧｆｉの出力を最終段の
セルＤｎに入力するスクランブル装置を、演算処理回路
によって実現する演算処理回路を用いるスクランブル方
法であって、前記シフトレジスタのセルＤ１〜Ｄｎの数
と同一数ｎのセルを有する第１レジスタＲ１に初期値を
設定する第１ステップと、第１レジスタＲ１の内容を保
持したままで、第１レジスタＲ１と少なくとも同数のセ
ルを有する第２レジスタＲ２に、第１レジスタＲ１の内
容を転送し、さらに１ビット分のセルを有する第３レジ
スタＲ３をクリアする第２ステップと、第２レジスタＲ
２を１ビット下位方向にシフトし、その出力Ｅ１を、第
３レジスタＲ３に転送する第３ステップと、第２レジス
タＲ２を（ｆ１−１）ビット分だけ下位方向にシフト
し、その最終出力Ｄｆ１を、第３レジスタＲ３に加算す
る第４ステップと、第２レジスタＲ２を、（ｆ（ｋ＋
１）−ｆｋ）ビット分だけ下位方向にシフトし、その最
終出力Ｄｆ（ｋ＋１）を、第３レジスタＲ３に加算する
動作を、ｋ＝１〜（ｉ−１）まで繰返す第５ステップ
と、第１レジスタＲ１の最下位ビットを、メモリに順に
ストアする第６ステップと、第１レジスタＲ１を１ビッ
ト分だけ下位方向にシフトし、かつ第５ステップで得ら
れるｋ＝ｉ−１における第３レジスタＲ３のストア内容
を、第１レジスタＲ１の最上位ビットに転送する第７ス
テップとを含み、第２ステップ〜第７ステップをメモリ
の容量以下である予め定める回数Ｍだけ繰返し、送信す
べき信号の各ビットと、メモリのストア内容の各ビット
との排他的論理和を演算して出力するステップとを含む
ことを特徴とする演算処理回路を用いるスクランブル方
法である。

【０００９】また本発明は、複数ｎのセルＤ１〜Ｄｎを
有し、クロック信号に同期して下位方向に各セルＤ１〜
Ｄｎの内容がシフトされるシフトレジスタと、各セルＤ
１〜Ｄｎに初期値を設定する手段と、送信されるべき信
号と、シフトレジスタの下位方向の初段のセルＤ１の出
力とが与えられる出力用排他的論理和ゲートＧ０と、初
段のセルＤ１の出力と、その初段から第ｆ１番目のセル
Ｄｆ１の出力とが与えられる第１排他的論理和ゲートＧ
ｆ１と、第ｋ排他的論理和ゲートＧｆｋの出力と、初段
から第ｆ（ｋ＋１）番目のセルＤｆ（ｋ＋１）の出力と
が与えられる第（ｋ＋１）排他的論理和ゲートＧｆ（ｋ
＋１）（ただしｉを第１〜第ｉ排他的論理和ゲートＧｆ
１〜Ｇｆｉの数とするとき、（ｉ−１）≧ｋ≧１）とを
含み、第ｉ排他的論理和ゲートＧｆｉの出力を最終段の
セルＤｎに入力するスクランブル装置を、演算処理回路
によって実現する演算処理回路を用いるスクランブル装
置であって、 （ａ）前記シフトレジスタのセルＤ１〜Ｄｎの数と同一
数ｎのセルを有する第１レジスタＲ１と、 （ｂ）第１レジスタＲ１と少なくとも同数のセルを有す
る第２レジスタＲ２と、 （ｃ）複数のセルを有する第３レジスタＲ３と、 （ｄ）メモリと、 （ｅ）演算処理回路であって、第１レジスタＲ１に初期
値を設定する第１ステップと、第１レジスタＲ１の内容
を保持したままで、第２レジスタＲ２に、第１レジスタ
Ｒ１の内容を転送し、さらに第３レジスタＲ３をクリア
する第２ステップと、第２レジスタＲ２を１ビット下位
方向にシフトし、その出力Ｅ１を、第３レジスタＲ３の
最下位のセルＱ１に転送する第３ステップと、第２レジ
スタＲ２を（ｆ１−１）ビット分だけ下位方向にシフト
し、その最終出力Ｄｆ１を、第３レジスタＲ３に加算す
る第４ステップと、第２レジスタＲ２を、（ｆ（ｋ＋
１）−ｆｋ）ビット分だけ下位方向にシフトし、その最
終出力Ｄｆ（ｋ＋１）を、第３レジスタＲ３に加算する
動作を、ｋ＝１〜（ｉ−１）まで繰返す第５ステップ
と、第１レジスタＲ１の最下位ビットを、メモリに順に
ストアする第６ステップと、第１レジスタＲ１を１ビッ
ト分だけ下位方向にシフトし、かつ第５ステップで得ら
れるｋ＝ｉ−１における第３レジスタＲ３の最下位ビッ
トのストア内容を、第１レジスタＲ１の最上位ビットに
転送する第７ステップとを含み、第２ステップ〜第７ス
テップをメモリの容量以下である予め定める回数Ｍだけ
繰返し、送信すべき信号の各ビットと、メモリのストア
内容の各ビットとの排他的論理和を演算して出力するス
テップとを行う演算処理回路を含むことを特徴とする演
算処理回路を用いるスクランブル装置である。

【００１０】また本発明は、複数ｎのセルＤ１〜Ｄｎを
有し、クロック信号に同期して下位方向に各セルＤ１〜
Ｄｎの内容がシフトされるシフトレジスタと、各セルＤ
１〜Ｄｎに初期値を設定する手段と、送信されるべき信
号と、シフトレジスタの下位方向の初段のセルＤ１の出
力とが与えられる出力用排他的論理和ゲートＧ０と、初
段のセルＤ１の出力と、その初段から第ｆ１番目のセル
Ｄｆ１の出力とが与えられる第１排他的論理和ゲートＧ
ｆ１と、第ｋ排他的論理和ゲートＧｆｋの出力と、初段
から第ｆ（ｋ＋１）番目のセルＤｆ（ｋ＋１）の出力と
が与えられる第（ｋ＋１）排他的論理和ゲートＧｆ（ｋ
＋１）（ただしｉを第１〜第ｉ排他的論理和ゲートＧｆ
１〜Ｇｆｉの数とするとき、（ｉ−１）≧ｋ≧１）とを
含み、第ｉ排他的論理和ゲートＧｆｉの出力を最終段の
セルＤｎに入力するスクランブル装置を、演算処理回路
によって実現する演算処理回路を用いるスクランブル装
置であって、 （ａ）前記シフトレジスタのセルＤ１〜Ｄｎの数と同一
数ｎのセルを有する第１レジスタＲ１と、 （ｂ）第１レジスタＲ１と少なくとも同数のセルを有す
る第２レジスタＲ２と、 （ｃ）１ビットのセルを有する第３レジスタＲ３と、 （ｄ）メモリと、 （ｅ）演算処理回路であって、第１レジスタＲ１に初期
値を設定する第１ステップと、第１レジスタＲ１の内容
を保持したままで、第２レジスタＲ２に、第１レジスタ
Ｒ１の内容を転送し、さらに第３レジスタＲ３をクリア
する第２ステップと、第２レジスタＲ２を１ビット下位
方向にシフトし、その出力Ｅ１を、第３レジスタＲ３に
転送する第３ステップと、第２レジスタＲ２を（ｆ１−
１）ビット分だけ下位方向にシフトし、その最終出力Ｄ
ｆ１を、第３レジスタＲ３に加算する第４ステップと、
第２レジスタＲ２を、（ｆ（ｋ＋１）−ｆｋ）ビット分
だけ下位方向にシフトし、その最終出力Ｄｆ（ｋ＋１）
を、第３レジスタＲ３に加算する動作を、ｋ＝１〜（ｉ
−１）まで繰返す第５ステップと、第１レジスタＲ１の
最下位ビットを、メモリに順にストアする第６ステップ
と、第１レジスタＲ１を１ビット分だけ下位方向にシフ
トし、かつ第５ステップで得られるｋ＝ｉ−１における
第３レジスタＲ３のストア内容を、第１レジスタＲ１の
最上位ビットに転送する第７ステップとを含み、第２ス
テップ〜第７ステップをメモリの容量以下である予め定
める回数Ｍだけ繰返し、送信すべき信号の各ビットと、
メモリのストア内容の各ビットとの排他的論理和を演算
して出力するステップとを行う演算処理回路を含むこと
を特徴とする演算処理回路を用いるスクランブル装置で
ある。

【００１１】

【作用】本発明に従えば、第１レジスタＲ１は複数ｎの
セルＤ１〜Ｄｎを有し、第２レジスタＲ２は第１レジス
タＲと少なくとも同数ｎのセルＥ１〜Ｅｎを有し、第３
レジスタＲ３は少なくとも１つのセルＱ１〜Ｑｓを有
し、さらにメモリが備えられ、第１レジスタＲ１に初期
値を設定した後、第３レジスタＲ３をクリアし、第１レ
ジスタＲ１の内容を第２レジスタＲ２に複写し、その第
２レジスタＲ２を１ビット下位方向にシフトし、その出
力Ｅ１を、第３レジスタＲ３に転送して加え、第２レジ
スタＲ２を（ｆ１−１）ビット分だけ下位方向にシフト
し、その最終出力Ｄｆ１を第３レジスタＲ３に加え、さ
らに、第２レジスタＲ２のストア内容を予め定める数
（ｆ（ｋ＋１）−ｆｋ）のビット分だけ、下位方向にシ
フトし、その最終出力、すなわちＤｆ（ｋ＋１）を複数
セルの第３レジスタＲ３に加算し、あるいはまた１ビッ
ト分のセルを有する第３レジスタＲ３のストア内容との
排他的論理和演算を行い、第３レジスタＲ３にストア
し、このような演算を、ｋ＝１から予め定める数ｉ−１
まで繰返し、第１レジスタＲ１の最下位ビットをメモリ
に順にストアし、第１レジスタＲ１を１ビット分だけ下
位方向にシフトし、かつ複数ビットを有する第３レジス
タＲ３の最下位ビットのストア内容、または１ビット分
のセルを有する第３レジスタＲ３のストア内容を、第１
レジスタＲ１の最上位ビットに転送し、このような動作
を予め定める回数Ｍだけ繰返した後、送信すべき信号の
各フレーム毎に各ビットと、メモリのストア内容の各ビ
ットとの排他的論理和を演算して出力する。ＰＮ加算方
式によるスクランブルでは、フレームと呼ばれるブロッ
ク毎に初期化が行われ、この各フレームでは、同じＰＮ
信号列が用いられる。前記メモリのストア内容は１つの
フレームのＰＮ加算信号列に相当し、一度始めに計算し
ておけば、フレーム毎に計算し直す必要がないので何回
でも使うことができる。このような演算は、コンピュー
タのプログラム演算処理によって実現され、したがって
前述の図３および図４に示される具体的な電気的構成を
必要とせず、したがっていかなるハードウエア構成に対
してもソフトウエアの対応のみで適応することができる
ので、実現が容易である。

【００１２】

【実施例】図１は、本発明の一実施例のブロック図であ
る。マイクロコンピュータなどによって実現される演算
処理回路５には、信号発生回路４から、テレビジョン・
ファクシミリ多重放送において送信すべき放送フォーマ
ットの信号が入力される。演算処理回路５には、フロッ
ピィディスクやキーボードなどのプログラム入力手段６
が接続される。また演算処理回路５には、第１レジスタ
Ｒ１と第２レジスタＲ２と第３レジスタＲ３とが接続さ
れ、さらにメモリ７が備えられる。このような演算処理
回路５は、図３に示される電気回路と同様なスクランブ
ル動作を行う。

【００１３】図２は、図１に示される演算処理回路５の
動作を説明するためのフローチャートである。図１およ
び図２、さらに図３を併せて参照して、第１レジスタＲ
１は複数ｎのセルＤ１〜Ｄｎを有しており、ステップａ
１においてその第１レジスタＲ１に初期値が設定され、
すべての各セルＤ１〜Ｄｎには、初期値Ｐ１〜Ｐｎがそ
れぞれ入力される。Ｐ１〜Ｐｎは、論理「１」または論
理「０」である。このステップａ１では、演算処理回路
５に備えられているカウンタ８の計数値Ｎが０に設定さ
れる。このカウンタ８の値Ｎは、今現在、第１レジスタ
Ｒ１を何ビットシフトしたかを表す。

【００１４】第２レジスタＲ２は、第１レジスタＲ１の
セルＤ１〜Ｄｎの数ｎを越える数のセルＥ１〜Ｅｎ＋ｊ
（ｊは自然数）を有していてもよく、余分のセルＥｎ＋
１〜Ｅｎ＋ｊは、用いられない。

【００１５】ステップａ２では、第３レジスタＲ３を論
理「０」にクリアする。この第３レジスタＲ３は複数ｓ
のセルＱ１〜Ｑｓを有していてもよい。第１レジスタＲ
１のストア内容は、その第１レジスタＲ１の内容を保持
したままで、第２レジスタＲ２に転送される。ステップ
ａ３では、第２レジスタＲ２の最下位ビットＥ１のスト
ア内容を、第３レジスタＲ３の最下位のセルＱ１に転送
し、このとき第２レジスタＲ２を１ビットだけ図１の右
方にすなわち下位方向にシフトする。

【００１６】そこで次のステップａ４では、シフトレジ
スタＲ２を、（ｆ１−１）回、すなわち（ｆ１−１）ビ
ット分だけ、右方にすなわち下位方向にシフトし、その
最終出力Ｄｆ１を、第３レジスタＲ３に加算する。これ
によってその第３レジスタＲ３の最下位のセルＱ１に
は、前記最終出力Ｄｆ１とセルＱ１に初めにストアされ
ていた内容Ｄ１との排他的論理和が演算されることにな
り、その演算結果が最下位のセルＱ１にストアされたこ
とになる。このセルＱ１の出力は、図３の排他的論理和
ゲートＧｆ１の出力と等価である。

【００１７】ステップａ５では、ｋを１にセットし、次
のステップａ６では、第２レジスタＲ２を、（ｆ（ｋ＋
１）−ｆｋ）のビット分だけ、右方にシフトし、その最
終出力すなわちＤｆ（ｋ＋１）を、第３レジスタＲ３に
加算する。こうして第３レジスタＲ３の最下位のセルＱ
１には、最終出力Ｄｆ（ｋ＋１）とそのセルＱ１の初め
のストア内容との排他的論理和がストアされることにな
る。このセルＱ１の出力は、ｋ＝１のとき、図３の排他
的論理和ゲートＧｆ２の出力と等価である。

【００１８】次のステップａ７では、（ｋ＋１）が予め
定めた数ｉに達したかどうか、すなわちｋが（ｉ−１）
に達したかどうかが判断され、そうでなければ、次のス
テップａ８において値ｋを１だけインクリメントし、ス
テップａ６に戻る。ｉは、排他的論理和ゲートＧｆ１，
Ｇｆ２，…，Ｇｆｉの数に等しい。このようにして、第
３レジスタＲ３の最下位のセルＱ１には、その第３レジ
スタＲ３のセルＱ１のストア内容を同一の参照符Ｒ３で
表すとすると、数１で示される演算結果がストアされる
ことになる。こうしてセルＱ１の出力は、たとえばｋ＝
（ｉ−１）のとき、図３の排他的論理和ゲートＧｆｉの
出力と等価である。

【００１９】

【数１】

【００２０】次のステップａ９では、レジスタＲ１の最
下位ビットＤ１の内容を、メモリ７にストアする。この
メモリ７は、ＰＮ信号の１周期分（スクランブルの単位
である１フレーム分）のビット数Ｍ以上をストアする容
量を有し、たとえば１１５２バイトであってもよい。

【００２１】この１１５２バイトという数は、ファクシ
ミリ放送で用いる送信の１つのブロックの単位であっ
て、３６バイト×３２パケット＝１１５２バイトであ
り、これは一例にすぎない。

【００２２】ステップａ１０ではＮをインクレメント
し、ステップａ１１では、カウンタ８の計数値Ｎが、予
め定める値Ｍ、すなわち前述の１１５２バイトに達した
かどうかが判断され、計数値Ｎが値Ｍ未満であるときに
は、ステップａ１３に移る。次のステップａ１３では、
レジスタＲ１を１ビット分だけ右方にシフトし、その後
ステップａ１４では、第３レジスタＲ３の最下位のセル
Ｑ１のストア内容を、第１レジスタＲ１の最上位セルＤ
ｎにストアする。このステップａ１４から、元のステッ
プａ２に戻って、同様の演算を繰返す。

【００２３】ステップａ１１においてカウンタ８の計数
値Ｎが、予め定める値Ｍに達したとき、メモリ７には、
図３のスクランブル装置で生じた擬似乱数の１フレーム
分のビットの並びがストアされる。この図３のスクラン
ブル装置で得られる擬似乱数の１周期分のビット数は、
１フレームのビット数Ｍ以上であってもよいし、未満で
あってもよい。このとき、ステップａ１２に移り、テレ
ビジョン・ファクシミリ多重放送のファクシミリ信号の
放送フォーマットになってインタリーブされたＧ３（Ｃ
ＣＩＴＴ 勧告Ｔ．４）の信号発生回路４からの信号の
各フレーム毎に各ビットと、メモリ７のストア内容の各
ビットとの排他的論理和が演算され、ライン９（図１参
照）から導出され、この信号は、一旦メモリ１０にスト
アされ、その後放送されてもよく、あるいはまたライン
９からの信号をいわゆるリアルタイムで送信手段１１に
よって放送するようにしてもよい。このような図１およ
び図２に示される実施例は、受信回路においてもまた前
述の図４のように、用いられてもよい。この図４におい
て排他的論理和ゲートＧ０１のライン３から導出される
信号は、図１の信号発生回路４から出力される信号と同
じである。

【００２４】メモリ１０は、たとえばフロッピディスク
などであって、着脱可能な内部記憶装置によって実現さ
れてもよい。また信号発生回路４は信号をリアルタイム
で発生してもよいが、ハードディスクなどの記録・再生
手段であってもよい。

【００２５】本発明の他の実施例として、第３レジスタ
Ｒ３は、単一のセルＱ１だけを有するレジスタであって
もよく、このとき、セルＱ１のストア内容に１ビットを
加算することは、セルＱ１と加算される１ビットとの排
他的論理和を同じセルＱ１にストアすることと等価であ
る。その他の動作は前述の実施例と同様である。

【００２６】

【発明の効果】以上のように本発明によれば、複数のセ
ルを有する第１レジスタＲ１と、それと少なくとも同数
のセルを有する第２レジスタＲ２と、少なくとも１つの
セルを有する第３レジスタとメモリとを備え第３レジス
タＲ３をクリアした後、第１レジスタＲ１を初期設定
し、その内容を第２レジスタＲ２に転送し、第２レジス
タＲ２を１ビット下位方向にシフトし、その出力を第３
レジスタＲ３に加え、第２レジスタＲ２を（ｆ１−１）
ビット分だけ下位方向にシフトし、その最終出力Ｄｆ１
を第３レジスタＲ３に加え、第２レジスタＲ２のストア
内容を、予め定める数（ｆ（ｋ＋１）−ｆｋ）のビット
分だけ、下位方向にシフトし、その最終出力Ｄｆ（ｋ＋
１）を第３レジスタＲ３に加え、このような演算をｋ＝
１から予め定める数ｉ−１まで繰返し、第１レジスタＲ
１の最下位ビットを、メモリに順にストアし、第１レジ
スタＲ１を１ビット分だけ下位方向にシフトし、かつ第
３レジスタＲ３の最下位ビットのストア内容を、第１レ
ジスタＲ１の最上位ビットに転送し、このような動作を
予め定める回数Ｍだけ繰返した後、送信すべき信号の各
フレーム毎に各ビットと、メモリのストア内容の各ビッ
トとの排他的論理和を演算するようにしたので、マイク
ロコンピュータなどのソフトウエアによってスクランブ
ルの実現が可能となる。同一のＰＮ信号を用いてスクラ
ンブルを行うときは、一度メモリにストアされた信号が
そのまま使用できるので、図２のステップａ１〜ａ１１
およびａ１３〜ａ１４を省略することができる。また実
際の回路を必要としないので経済的であり、またソフト
ウエア処理のため、いかなるハードウエア構成に対して
も簡単かつ迅速に適応することができる。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック図である。

【図２】図１に示される演算処理回路５の動作を説明す
るためのフローチャートである。

【図３】従来からの擬似乱数符号重畳方式（ＰＮ加算方
式）による信号のスクランブルを行う構成を示す図であ
る。

【図４】図３に示されるスクランブル信号の受信（デス
クランブル）を行うための構成を示すブロック図であ
る。

【符号の説明】

４ 信号発生回路 ５ 演算処理回路 ６ 入力手段 ７ メモリ ８ カウンタ １０ メモリ １１ 送信手段

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 1/44 // Ｈ０４Ｎ 7/167

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数ｎのセルＤ１〜Ｄｎを有し、クロッ
   ク信号に同期して下位方向に各セルＤ１〜Ｄｎの内容が
   シフトされるシフトレジスタと、 各セルＤ１〜Ｄｎに初期値を設定する手段と、 送信されるべき信号と、シフトレジスタの下位方向の初
   段のセルＤ１の出力とが与えられる出力用排他的論理和
   ゲートＧ０と、 初段のセルＤ１の出力と、その初段から第ｆ１番目のセ
   ルＤｆ１の出力とが与えられる第１排他的論理和ゲート
   Ｇｆ１と、 第ｋ排他的論理和ゲートＧｆｋの出力と、初段から第ｆ
   （ｋ＋１）番目のセルＤｆ（ｋ＋１）の出力とが与えら
   れる第（ｋ＋１）排他的論理和ゲートＧｆ（ｋ＋１）
   （ただしｉを第１〜第ｉ排他的論理和ゲートＧｆ１〜Ｇ
   ｆｉの数とするとき、（ｉ−１）≧ｋ≧１）とを含み、 第ｉ排他的論理和ゲートＧｆｉの出力を最終段のセルＤ
   ｎに入力するスクランブル装置を、演算処理回路によっ
   て実現する演算処理回路を用いるスクランブル方法であ
   って、 前記シフトレジスタのセルＤ１〜Ｄｎの数と同一数ｎの
   セルを有する第１レジスタＲ１に初期値を設定する第１
   ステップと、 第１レジスタＲ１の内容を保持したままで、第１レジス
   タＲ１と少なくとも同数のセルを有する第２レジスタＲ
   ２に、第１レジスタＲ１の内容を転送し、さらに複数の
   セルを有する第３レジスタＲ３をクリアする第２ステッ
   プと、 第２レジスタＲ２を１ビット下位方向にシフトし、その
   出力Ｅ１を、第３レジスタＲ３の最下位のセルＱ１に転
   送する第３ステップと、 第２レジスタＲ２を（ｆ１−１）ビット分だけ下位方向
   にシフトし、その最終出力Ｄｆ１を、第３レジスタＲ３
   に加算する第４ステップと、 第２レジスタＲ２を、（ｆ（ｋ＋１）−ｆｋ）ビット分
   だけ下位方向にシフトし、その最終出力Ｄｆ（ｋ＋１）
   を、第３レジスタＲ３に加算する動作を、ｋ＝１〜（ｉ
   −１）まで繰返す第５ステップと、 第１レジスタＲ１の最下位ビットを、メモリに順にスト
   アする第６ステップと、 第１レジスタＲ１を１ビット分だけ下位方向にシフト
   し、かつ第５ステップで得られるｋ＝ｉ−１における第
   ３レジスタＲ３の最下位ビットのストア内容を、第１レ
   ジスタＲ１の最上位ビットに転送する第７ステップとを
   含み、 第２ステップ〜第７ステップをメモリの容量以下である
   予め定める回数Ｍだけ繰返し、送信すべき信号の各ビッ
   トと、メモリのストア内容の各ビットとの排他的論理和
   を演算して出力するステップとを含むことを特徴とする
   演算処理回路を用いるスクランブル方法。
2. 【請求項２】 複数ｎのセルＤ１〜Ｄｎを有し、クロッ
   ク信号に同期して下位方向に各セルＤ１〜Ｄｎの内容が
   シフトされるシフトレジスタと、 各セルＤ１〜Ｄｎに初期値を設定する手段と、 送信されるべき信号と、シフトレジスタの下位方向の初
   段のセルＤ１の出力とが与えられる出力用排他的論理和
   ゲートＧ０と、 初段のセルＤ１の出力と、その初段から第ｆ１番目のセ
   ルＤｆ１の出力とが与えられる第１排他的論理和ゲート
   Ｇｆ１と、 第ｋ排他的論理和ゲートＧｆｋの出力と、初段から第ｆ
   （ｋ＋１）番目のセルＤｆ（ｋ＋１）の出力とが与えら
   れる第（ｋ＋１）排他的論理和ゲートＧｆ（ｋ＋１）
   （ただしｉを第１〜第ｉ排他的論理和ゲートＧｆ１〜Ｇ
   ｆｉの数とするとき、（ｉ−１）≧ｋ≧１）とを含み、 第ｉ排他的論理和ゲートＧｆｉの出力を最終段のセルＤ
   ｎに入力するスクランブル装置を、演算処理回路によっ
   て実現する演算処理回路を用いるスクランブル方法であ
   って、 前記シフトレジスタのセルＤ１〜Ｄｎの数と同一数ｎの
   セルを有する第１レジスタＲ１に初期値を設定する第１
   ステップと、 第１レジスタＲ１の内容を保持したままで、第１レジス
   タＲ１と少なくとも同数のセルを有する第２レジスタＲ
   ２に、第１レジスタＲ１の内容を転送し、さらに１ビッ
   ト分のセルを有する第３レジスタＲ３をクリアする第２
   ステップと、 第２レジスタＲ２を１ビット下位方向にシフトし、その
   出力Ｅ１を、第３レジスタＲ３に転送する第３ステップ
   と、 第２レジスタＲ２を（ｆ１−１）ビット分だけ下位方向
   にシフトし、その最終出力Ｄｆ１を、第３レジスタＲ３
   に加算する第４ステップと、 第２レジスタＲ２を、（ｆ（ｋ＋１）−ｆｋ）ビット分
   だけ下位方向にシフトし、その最終出力Ｄｆ（ｋ＋１）
   を、第３レジスタＲ３に加算する動作を、ｋ＝１〜（ｉ
   −１）まで繰返す第５ステップと、 第１レジスタＲ１の最下位ビットを、メモリに順にスト
   アする第６ステップと、 第１レジスタＲ１を１ビット分だけ下位方向にシフト
   し、かつ第５ステップで得られるｋ＝ｉ−１における第
   ３レジスタＲ３のストア内容を、第１レジスタＲ１の最
   上位ビットに転送する第７ステップとを含み、 第２ステップ〜第７ステップをメモリの容量以下である
   予め定める回数Ｍだけ繰返し、送信すべき信号の各ビッ
   トと、メモリのストア内容の各ビットとの排他的論理和
   を演算して出力するステップとを含むことを特徴とする
   演算処理回路を用いるスクランブル方法。
3. 【請求項３】 複数ｎのセルＤ１〜Ｄｎを有し、クロッ
   ク信号に同期して下位方向に各セルＤ１〜Ｄｎの内容が
   シフトされるシフトレジスタと、 各セルＤ１〜Ｄｎに初期値を設定する手段と、 送信されるべき信号と、シフトレジスタの下位方向の初
   段のセルＤ１の出力とが与えられる出力用排他的論理和
   ゲートＧ０と、 初段のセルＤ１の出力と、その初段から第ｆ１番目のセ
   ルＤｆ１の出力とが与えられる第１排他的論理和ゲート
   Ｇｆ１と、 第ｋ排他的論理和ゲートＧｆｋの出力と、初段から第ｆ
   （ｋ＋１）番目のセルＤｆ（ｋ＋１）の出力とが与えら
   れる第（ｋ＋１）排他的論理和ゲートＧｆ（ｋ＋１）
   （ただしｉを第１〜第ｉ排他的論理和ゲートＧｆ１〜Ｇ
   ｆｉの数とするとき、（ｉ−１）≧ｋ≧１）とを含み、 第ｉ排他的論理和ゲートＧｆｉの出力を最終段のセルＤ
   ｎに入力するスクランブル装置を、演算処理回路によっ
   て実現する演算処理回路を用いるスクランブル装置であ
   って、 （ａ）前記シフトレジスタのセルＤ１〜Ｄｎの数と同一
   数ｎのセルを有する第１レジスタＲ１と、 （ｂ）第１レジスタＲ１と少なくとも同数のセルを有す
   る第２レジスタＲ２と、 （ｃ）複数のセルを有する第３レジスタＲ３と、 （ｄ）メモリと、 （ｅ）演算処理回路であって、 第１レジスタＲ１に初期値を設定する第１ステップと、 第１レジスタＲ１の内容を保持したままで、第２レジス
   タＲ２に、第１レジスタＲ１の内容を転送し、さらに第
   ３レジスタＲ３をクリアする第２ステップと、 第２レジスタＲ２を１ビット下位方向にシフトし、その
   出力Ｅ１を、第３レジスタＲ３の最下位のセルＱ１に転
   送する第３ステップと、 第２レジスタＲ２を（ｆ１−１）ビット分だけ下位方向
   にシフトし、その最終出力Ｄｆ１を、第３レジスタＲ３
   に加算する第４ステップと、 第２レジスタＲ２を、（ｆ（ｋ＋１）−ｆｋ）ビット分
   だけ下位方向にシフトし、その最終出力Ｄｆ（ｋ＋１）
   を、第３レジスタＲ３に加算する動作を、ｋ＝１〜（ｉ
   −１）まで繰返す第５ステップと、 第１レジスタＲ１の最下位ビットを、メモリに順にスト
   アする第６ステップと、 第１レジスタＲ１を１ビット分だけ下位方向にシフト
   し、かつ第５ステップで得られるｋ＝ｉ−１における第
   ３レジスタＲ３の最下位ビットのストア内容を、第１レ
   ジスタＲ１の最上位ビットに転送する第７ステップとを
   含み、 第２ステップ〜第７ステップをメモリの容量以下である
   予め定める回数Ｍだけ繰返し、送信すべき信号の各ビッ
   トと、メモリのストア内容の各ビットとの排他的論理和
   を演算して出力するステップとを行う演算処理回路を含
   むことを特徴とする演算処理回路を用いるスクランブル
   装置。
4. 【請求項４】 複数ｎのセルＤ１〜Ｄｎを有し、クロッ
   ク信号に同期して下位方向に各セルＤ１〜Ｄｎの内容が
   シフトされるシフトレジスタと、 各セルＤ１〜Ｄｎに初期値を設定する手段と、 送信されるべき信号と、シフトレジスタの下位方向の初
   段のセルＤ１の出力とが与えられる出力用排他的論理和
   ゲートＧ０と、 初段のセルＤ１の出力と、その初段から第ｆ１番目のセ
   ルＤｆ１の出力とが与えられる第１排他的論理和ゲート
   Ｇｆ１と、 第ｋ排他的論理和ゲートＧｆｋの出力と、初段から第ｆ
   （ｋ＋１）番目のセルＤｆ（ｋ＋１）の出力とが与えら
   れる第（ｋ＋１）排他的論理和ゲートＧｆ（ｋ＋１）
   （ただしｉを第１〜第ｉ排他的論理和ゲートＧｆ１〜Ｇ
   ｆｉの数とするとき、（ｉ−１）≧ｋ≧１）とを含み、 第ｉ排他的論理和ゲートＧｆｉの出力を最終段のセルＤ
   ｎに入力するスクランブル装置を、演算処理回路によっ
   て実現する演算処理回路を用いるスクランブル装置であ
   って、 （ａ）前記シフトレジスタのセルＤ１〜Ｄｎの数と同一
   数ｎのセルを有する第１レジスタＲ１と、 （ｂ）第１レジスタＲ１と少なくとも同数のセルを有す
   る第２レジスタＲ２と、 （ｃ）１ビットのセルを有する第３レジスタＲ３と、 （ｄ）メモリと、 （ｅ）演算処理回路であって、 第１レジスタＲ１に初期値を設定する第１ステップと、 第１レジスタＲ１の内容を保持したままで、第２レジス
   タＲ２に、第１レジスタＲ１の内容を転送し、さらに第
   ３レジスタＲ３をクリアする第２ステップと、第２レジ
   スタＲ２を１ビット下位方向にシフトし、その出力Ｅ１
   を、第３レジスタＲ３に転送する第３ステップと、 第２レジスタＲ２を（ｆ１−１）ビット分だけ下位方向
   にシフトし、その最終出力Ｄｆ１を、第３レジスタＲ３
   に加算する第４ステップと、 第２レジスタＲ２を、（ｆ（ｋ＋１）−ｆｋ）ビット分
   だけ下位方向にシフトし、その最終出力Ｄｆ（ｋ＋１）
   を、第３レジスタＲ３に加算する動作を、ｋ＝１〜（ｉ
   −１）まで繰返す第５ステップと、 第１レジスタＲ１の最下位ビットを、メモリに順にスト
   アする第６ステップと、 第１レジスタＲ１を１ビット分だけ下位方向にシフト
   し、かつ第５ステップで得られるｋ＝ｉ−１における第
   ３レジスタＲ３のストア内容を、第１レジスタＲ１の最
   上位ビットに転送する第７ステップとを含み、 第２ステップ〜第７ステップをメモリの容量以下である
   予め定める回数Ｍだけ繰返し、送信すべき信号の各ビッ
   トと、メモリのストア内容の各ビットとの排他的論理和
   を演算して出力するステップとを行う演算処理回路を含
   むことを特徴とする演算処理回路を用いるスクランブル
   装置。