JPH08172613A - High definition television receiver - Google Patents

High definition television receiver

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Publication number
JPH08172613A
JPH08172613A JP33467694A JP33467694A JPH08172613A JP H08172613 A JPH08172613 A JP H08172613A JP 33467694 A JP33467694 A JP 33467694A JP 33467694 A JP33467694 A JP 33467694A JP H08172613 A JPH08172613 A JP H08172613A
Authority
JP
Japan
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horizontal
signal
delay
motion vector
vector
Prior art date
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Pending
Application number
JP33467694A
Other languages
Japanese (ja)
Inventor
Masahiro Kitaura
正博 北浦
Tomoaki Uchida
友昭 打田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Victor Company of Japan Ltd
Original Assignee
Victor Company of Japan Ltd
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Filing date
Publication date
Application filed by Victor Company of Japan Ltd filed Critical Victor Company of Japan Ltd
Priority to JP33467694A priority Critical patent/JPH08172613A/en
Publication of JPH08172613A publication Critical patent/JPH08172613A/en
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  • Television Systems (AREA)
  • Compression Or Coding Systems Of Tv Signals (AREA)
  • Two-Way Televisions, Distribution Of Moving Picture Or The Like (AREA)

Abstract

PURPOSE: To obtain the high definition television receiver in which horizontal motion vector correction is controlled by a signal of 16.2MHz. CONSTITUTION: A vertical delay device 61 and a changeover switch 62 delay an input signal with a delay according to a vertical vector in the unit of one horizontal period. A horizontal delay device 63 and a changeover switch 64 delay the input signal with a delay according to an even number component of a horizontal vector in the unit of double period of a signal rate of the horizontal vector. A changeover switch 66 selects a terminal (b) when number of horizontal vectors is an odd number and an inserted phase is a first half and selects a terminal (a) being an output of a delay device 65 at all times in other cases under the control of a horizontal odd number vector control circuit 67.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、高品位テレビジョン信
号を受信する高品位テレビジョン受信機に係り、特に、
フレーム間内挿処理回路における動きベクトル補正器及
び逆動きベクトル補正器を改良した高品位テレビジョン
受信機に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high definition television receiver for receiving high definition television signals, and more particularly,
The present invention relates to a high-definition television receiver improved with a motion vector corrector and an inverse motion vector corrector in an interframe interpolation processing circuit.

【0002】[0002]

【従来の技術】高品位テレビジョン信号をフィールド間
とフレーム間でオフセットサンプリングして帯域圧縮す
ることにより衛星放送で伝送可能にするMUSE方式が
提案され、試験放送が行われている。MUSE方式につ
いては、各種文献(例えば、日経エレクトロニクス社刊
の「日経エレクトロニクス」1987年11月2日号の
P189〜P212「衛星を使うハイビジョン放送の伝
送方式MUSE」等)に記載されているので、ここでは
詳細な説明は省略する。
2. Description of the Related Art A MUSE system has been proposed in which high-definition television signals are offset-sampled between fields and frames and band-compressed to enable transmission by satellite broadcasting, and test broadcasting has been conducted. Since the MUSE system is described in various documents (for example, "Nikkei Electronics" published by Nikkei Electronics Co., Ltd., November 2, 1987, P189 to P212 "Transmission system for high-definition broadcasting using satellite"), Detailed description is omitted here.

【0003】図8は従来の高品位テレビジョン受信機に
おけるフレーム間内挿処理回路を示すブロック図であ
る。図8において、ADコンバータ1にはサンプル値伝
送されたMUSE信号が入力される。なお、MUSE信
号は動き補正用の動きベクトル信号とサンプル点位相情
報YSSとを有した動き補正サブサンプル伝送信号であ
る。ADコンバータ1は入力されたMUSE信号を1
6.2MHzで再サンプリングして16.2MHzレー
トのデジタル信号として出力する。このデジタル信号は
ディエンファシス回路2に入力され、伝送路のS/Nを
改善するためにMUSE信号にかけられたエンファシス
が戻される。ディエンファシス回路2の出力である現在
フィールドの信号は切り換えスイッチ3の端子aに入力
される。切り換えスイッチ3の端子bには後述する動き
ベクトル補正器5より出力された1フレーム前の信号が
入力される。
FIG. 8 is a block diagram showing an interframe interpolation processing circuit in a conventional high definition television receiver. In FIG. 8, the AD converter 1 is input with the sampled value-transmitted MUSE signal. The MUSE signal is a motion compensation sub-sample transmission signal having a motion vector signal for motion compensation and sample point phase information YSS. The AD converter 1 sets the input MUSE signal to 1
It is resampled at 6.2 MHz and output as a digital signal at a 16.2 MHz rate. This digital signal is input to the de-emphasis circuit 2, and the emphasis applied to the MUSE signal in order to improve the S / N of the transmission line is returned. The current field signal output from the de-emphasis circuit 2 is input to the terminal a of the changeover switch 3. To the terminal b of the changeover switch 3, the signal of one frame before output from the motion vector corrector 5 described later is input.

【0004】この切り換えスイッチ3は通常、フレーム
間ライン間で反転する16.2MHzレートのクロック
S1で切り換えが制御される。なお、フレーム間内挿の
位相情報であるクロックS1はコントロール信号として
MUSE信号で伝送されるものである。切り換えスイッ
チ3によってフレーム間内挿された信号は、32.4M
Hzレートの信号とされ、1フレーム遅延器4に入力さ
れる。1フレーム遅延器4の厳密な遅延量は、MUSE
信号で伝送される動きベクトル信号の値が0の時の動き
ベクトル補正器5の遅延量と合わせた遅延量が1フレー
ムとなるよう設定される。1フレーム遅延器4の出力は
動きベクトル補正器5に入力され、MUSE信号で伝送
される水平と垂直の動きベクトル信号により遅延量が制
御される。動きベクトル補正は、画面が並行移動した場
合にそのフレーム間の移動量を補正してフレーム間内挿
するものである。
The changeover switch 3 is normally controlled to be changed over by a clock S1 having a rate of 16.2 MHz which is inverted between lines between frames. The clock S1, which is phase information for interframe interpolation, is transmitted as a control signal by a MUSE signal. The signal interpolated between the frames by the changeover switch 3 is 32.4M.
The signal having the Hz rate is input to the 1-frame delay unit 4. The exact delay amount of the 1-frame delay unit 4 is MUSE.
The delay amount combined with the delay amount of the motion vector corrector 5 when the value of the motion vector signal transmitted by the signal is 0 is set to be 1 frame. The output of the one-frame delay unit 4 is input to the motion vector correction unit 5, and the delay amount is controlled by the horizontal and vertical motion vector signals transmitted by the MUSE signal. The motion vector correction is to interpolate between frames by correcting the amount of movement between the frames when the screen is moved in parallel.

【0005】動きベクトル補正器5の出力は切り換えス
イッチ3の端子bに入力され、端子aに入力された現在
フィールドの信号とフレーム間内挿される。フレーム間
内挿された信号は、切り換えスイッチ3より32.4M
Hzレートの信号とされて出力される。
The output of the motion vector corrector 5 is input to the terminal b of the changeover switch 3 and interpolated between the signal of the current field input to the terminal a and the frame. The signal interpolated between frames is 32.4 M from the changeover switch 3.
It is output as a signal of Hz rate.

【0006】図8に示す構成によるフレーム間内挿の動
きベクトル補正は、1フレーム前の信号に動きベクトル
補正器5でベクトル制御することにより、1フレーム前
の信号の位相を現在フレーム(現在フィールド)の信号
の位相に合わせるように制御している。これについて図
9を用いて説明する。図9は時間軸の補正方向をモデル
化し、画面の並行移動時のベクトル制御について説明す
る図であり、フィールド単位で時間軸に沿って描いてい
る。現在フィールド(0)の信号に1フレーム前(2フ
ィールド前)のフィールド(2)の信号が動きベクトル
補正されて内挿される。1フィールド前のフィールド
(1)の信号には、フィールド(3)の信号が動きベク
トル補正されて内挿される。フレーム間内挿されたフィ
ールド(1)の信号は、フィールド間内挿で現在フィー
ルド(0)の位相に動きベクトル制御されて内挿され
る。これによりフィールド(0)からフィールド(3)
までの4フィールド間に渡るMUSEデコーダの静止画
系の処理が完了する。
In the motion vector correction of inter-frame interpolation with the configuration shown in FIG. 8, the motion vector corrector 5 performs vector control on the signal one frame before so that the phase of the signal one frame before is changed to the current frame (current field). ) Is controlled to match the signal phase. This will be described with reference to FIG. FIG. 9 is a diagram for explaining vector control when the screen is moved in parallel by modeling the correction direction of the time axis, and is drawn along the time axis in field units. The signal of the field (2) one frame before (two fields before) is motion vector corrected and interpolated to the signal of the current field (0). The signal of field (3) is interpolated to the signal of field (1) that is one field before by motion vector correction. The field (1) signal interpolated between frames is interpolated by motion vector control to the phase of the current field (0) by interfield interpolation. This allows field (0) to field (3)
The processing of the still picture system of the MUSE decoder over the above four fields is completed.

【0007】ところで、静止画系には本来時間軸の位相
は存在しないが、画面が並行移動した場合、現在フィー
ルド(0)に動きベクトル補正するため、上述した図9
の構成では現在フィールド(0)に位相が合わせられる
ことになる。動画系も現在フィールド(0)に位相が合
わせられる。しかし、静止画系の4フィールド間に渡る
処理の位相の中心(重心)は、フィールド(1)とフィ
ールド(2)の中間に位置する。現在フィールド(0)
と位相の中心とには位相差があるので、動き適応処理を
誤った場合等は不自然な画像となってしまう。
By the way, the phase of the time axis does not originally exist in the still image system, but when the screen is moved in parallel, the motion vector is corrected to the current field (0), and therefore the above-mentioned FIG.
In the above configuration, the phase will be matched with the current field (0). The phase of the moving image system is also adjusted to the current field (0). However, the center (center of gravity) of the processing phase across the four fields of the still image system is located between the field (1) and the field (2). Current field (0)
Since there is a phase difference between the phase center and the phase center, an unnatural image will result if the motion adaptation process is erroneous.

【0008】この問題を解決するため、本出願人は特願
平1−157994号あるいは特願平2−171962
号によってその解決策となる高品位テレビジョン受信機
を提案している。これらの解決策の1つとして、特願平
1−157994号に示されているフレーム間内挿処理
回路を図10に示す。図10に示す構成は図8に示す構
成に逆動きベクトル補正器6を加えたものであり、その
他の部分は図8と同一であるので、ここでは同一部分の
説明は省略し、逆動きベクトル補正器6について説明す
る。なお、切り換えスイッチ3に入力するクロックS2
はフレーム間ライン間で反転する16.2MHzレート
のクロックであるが、このクロックS2は1フレーム遅
延されたサンプル点位相情報YSSによって制御された
ものである。
To solve this problem, the present applicant has filed Japanese Patent Application No. 1-157994 or Japanese Patent Application No. 2-171962.
Issue proposes a high-definition television receiver as a solution. As one of these solutions, an interframe interpolation processing circuit shown in Japanese Patent Application No. 1-157994 is shown in FIG. The configuration shown in FIG. 10 is obtained by adding the inverse motion vector corrector 6 to the configuration shown in FIG. 8, and since the other parts are the same as those in FIG. 8, the description of the same parts is omitted here, and the inverse motion vector is omitted. The corrector 6 will be described. The clock S2 input to the changeover switch 3
Is a clock having a 16.2 MHz rate which is inverted between lines between frames, and this clock S2 is controlled by the sample point phase information YSS delayed by one frame.

【0009】逆動きベクトル補正器6は動きベクトル補
正器5と逆位相に補正するもので、伝送されてくる動き
ベクトル信号のベクトル値がn画素の場合、逆方向に−
n画素シフトする。従って、逆動きベクトル補正器6と
動きベクトル補正器5の両方を通過した画素は補正量が
相殺される。この逆動きベクトル補正器6による動きベ
クトル補正の方向及び静止画系の時間軸位相を図11に
示す。
The inverse motion vector compensator 6 compensates for the opposite phase of the motion vector compensator 5, and when the vector value of the transmitted motion vector signal is n pixels, it is reversed in the opposite direction.
Shift n pixels. Therefore, the correction amount is canceled out for the pixels that have passed both the inverse motion vector corrector 6 and the motion vector corrector 5. FIG. 11 shows the direction of motion vector correction by the inverse motion vector corrector 6 and the time axis phase of the still image system.

【0010】現在フィールド(0)の信号は逆動きベク
トル補正器6で補正され、切り換えスイッチ3で1フレ
ーム前(2フィールド前)のフィールド(2)の信号と
内挿されてフレーム間内挿信号となる。1フレーム前の
フィールド(2)の信号は、逆動きベクトル補正器6と
動きベクトル補正器5の両方を通過し、切り換えスイッ
チ3の端子bに入力されるため、動きベクトルによる補
正量は相殺される。
The signal of the current field (0) is corrected by the inverse motion vector corrector 6 and is interpolated by the changeover switch 3 with the signal of the field (2) one frame before (two fields before) to interpolate between frames. Becomes The signal of the field (2) one frame before passes through both the inverse motion vector corrector 6 and the motion vector corrector 5 and is input to the terminal b of the changeover switch 3, so that the correction amount by the motion vector is offset. It

【0011】従って、図11に示すように、動きベクト
ル補正されていないフィールド(2)の画素位相にフィ
ールド(0)の信号が動きベクトル補正されて内挿され
る。同様に、フィールド(3)の画素位相にフィールド
(1)の信号が動きベクトル補正されて内挿される。フ
レーム間内挿されたフィールド(3)の信号はフィール
ド間で動きベクトル補正されてフィールド(2)にフィ
ールド間内挿される。一連のこの動きベクトル補正によ
り、静止画系の動きベクトル補正時の時間軸位相はフィ
ールド(2)の位相となる。4フィールド間の位相の中
心はフィールド(1)とフィールド(2)との中央にあ
り、この動きベクトル補正ではフィールド(2)に位相
が合わされるので、図8に示すものより位相合わせされ
るフィールドが位相の中心により近くなり、動き適応処
理による弊害が軽減される。
Therefore, as shown in FIG. 11, the signal of field (0) is motion vector corrected and interpolated to the pixel phase of field (2) which has not been motion vector corrected. Similarly, the signal of field (1) is motion vector corrected and interpolated to the pixel phase of field (3). The inter-frame interpolated field (3) signal is inter-field interpolated into field (2) with motion vector correction inter-field corrected. By this series of motion vector corrections, the time axis phase at the time of motion vector correction of the still image system becomes the phase of field (2). The center of the phase between the four fields is located at the center between the field (1) and the field (2), and the phase is matched with the field (2) in this motion vector correction. Becomes closer to the center of the phase, and the adverse effects of the motion adaptive processing are reduced.

【0012】図8及び図10における動きベクトル補正
器5は図12に示すように構成される。即ち、1水平周
期単位の遅延量を与える垂直遅延器51、動きベクトル
信号における垂直ベクトル値が入力され、この垂直ベク
トル値に応じて垂直遅延器51による垂直の遅延量を切
り換える切り換えスイッチ52、32.4MHz周期単
位の水平遅延器53、動きベクトル信号における水平ベ
クトル値が入力され、この水平ベクトル値に応じて水平
遅延器53による水平の遅延量を切り換える切り換えス
イッチ54より構成される。なお、垂直遅延器51中の
1Hと付したブロックは1水平周期だけ画素を遅延する
ラインメモリであり、水平遅延器53のT3と付したブ
ロックは32.4MHz周期T3だけ画素を遅延するシ
フトレジスタである。また、垂直遅延器51,水平遅延
器53の出力にはベクトル値に対応した数字を付してい
る。そして、この動きベクトル補正器5は水平,垂直の
ベクトル値が正の時は遅延量を大きくするように、ベク
トル値が負の時は遅延量を少なくするように制御され
る。
The motion vector corrector 5 in FIGS. 8 and 10 is constructed as shown in FIG. That is, the vertical delay unit 51 that gives a delay amount of one horizontal cycle unit, the vertical vector value in the motion vector signal are input, and the changeover switches 52 and 32 that switch the vertical delay amount by the vertical delay unit 51 according to this vertical vector value. The horizontal delay unit 53 has a unit of 4 MHz, and the horizontal vector value of the motion vector signal is input to the horizontal delay unit 53. The horizontal delay amount of the horizontal delay unit 53 is changed according to the horizontal vector value. The block labeled 1H in the vertical delay unit 51 is a line memory that delays pixels by one horizontal cycle, and the block labeled T3 of the horizontal delay unit 53 is a shift register that delays pixels by 32.4 MHz cycle T3. Is. The outputs of the vertical delay device 51 and the horizontal delay device 53 are given numbers corresponding to the vector values. The motion vector corrector 5 is controlled to increase the delay amount when the horizontal and vertical vector values are positive and decrease the delay amount when the vector value is negative.

【0013】また、図10における逆動きベクトル補正
器6は、図13に示すように、1水平周期単位の遅延量
を与える垂直遅延器61、垂直ベクトル値が入力され、
この垂直ベクトル値に応じて垂直遅延器61による垂直
の遅延量を切り換える切り換えスイッチ62、32.4
MHz周期単位の水平遅延器63、水平ベクトル値が入
力され、この水平ベクトル値に応じて水平遅延器63に
よる水平の遅延量を切り換える切り換えスイッチ64よ
り構成される。逆動きベクトル補正器6の基本的構成は
図12に示す動きベクトル補正器5の構成と同一である
が、補正方向が逆方向となっている。即ち、逆動きベク
トル補正器6は水平,垂直のベクトル値が正の時は遅延
量を小さくするように、ベクトル値が負の時は遅延量を
大きくするように制御される。
As shown in FIG. 13, the inverse motion vector corrector 6 shown in FIG. 10 receives a vertical delay unit 61 and a vertical vector value which give a delay amount in units of one horizontal period.
Changeover switches 62, 32.4 for changing the vertical delay amount by the vertical delay unit 61 according to the vertical vector value.
A horizontal delay unit 63 in units of MHz cycle and a horizontal vector value are input, and a changeover switch 64 that switches the horizontal delay amount by the horizontal delay unit 63 according to the horizontal vector value is configured. The reverse motion vector corrector 6 has the same basic configuration as the motion vector corrector 5 shown in FIG. 12, but the correction direction is opposite. That is, the inverse motion vector corrector 6 is controlled to decrease the delay amount when the horizontal and vertical vector values are positive and increase the delay amount when the vector value is negative.

【0014】[0014]

【発明が解決しようとする課題】以上のような高品位テ
レビジョン受信機における動きベクトル補正器5,逆動
きベクトル補正器6を構成する水平遅延器53,63は
32.4MHz周期で制御されるものであるので、水平
の動きベクトル補正を行う水平遅延器53,63を構成
するシフトレジスタが多く必要であって、LSI化する
際にチップ面積が大きくなってしまうという問題点があ
り、高速で動作させなければならないので、発熱量も大
きくなってしまうという問題点があった。本発明はこの
ような問題点に鑑みなされたものであり、水平の動きベ
クトル補正を16.2MHzで制御することができ、シ
フトレジスタが少なくチップ面積を小さくすることがで
き、また、発熱量も小さくすることができる高品位テレ
ビジョン受信機を提供することを目的とする。
The horizontal delay units 53 and 63 constituting the motion vector corrector 5 and the inverse motion vector corrector 6 in the above high-definition television receiver are controlled at a cycle of 32.4 MHz. Since a large number of shift registers are required to form the horizontal delay units 53 and 63 that perform horizontal motion vector correction, there is a problem in that the chip area becomes large when the LSI is formed, which is high speed. Since it has to be operated, there is a problem that the amount of heat generated also increases. The present invention has been made in view of such problems, and horizontal motion vector correction can be controlled at 16.2 MHz, the number of shift registers can be reduced, the chip area can be reduced, and the amount of heat generation can be reduced. An object is to provide a high-definition television receiver that can be downsized.

【0015】[0015]

【課題を解決するための手段】本発明は、上述した従来
の技術の課題を解決するため、フィールド間とフレーム
間でオフセットサンプリングして帯域圧縮され、かつ動
き補正用の動きベクトル信号とサンプル点位相情報とを
有した動き補正サブサンプル伝送信号を受信,復調する
高品位テレビ受信機において、入力された信号を前記動
きベクトル信号の垂直ベクトル値に従って遅延量0を含
めて1水平周期単位で遅延する垂直遅延手段と、入力さ
れた信号を前記動きベクトル信号の水平ベクトル値の偶
数分に従って遅延量0を含めて前記水平ベクトル値の信
号レートの2倍周期単位で遅延する水平遅延手段と、前
記水平遅延手段の出力をさらに前記信号レートの2倍周
期単位で遅延する遅延器と、前記水平遅延手段の出力と
前記遅延器の出力とを選択的に切り換える切り換え手段
と、前記切り換え手段の切り換えを制御する制御手段と
を設けて構成したことを特徴とする高品位テレビ受信機
を提供するものである。
In order to solve the above-mentioned problems of the conventional technique, the present invention performs offset sampling between fields and frames to perform band compression, and a motion vector signal and sample points for motion compensation. In a high-definition television receiver that receives and demodulates a motion-corrected subsample transmission signal having phase information, the input signal is delayed by one horizontal period including a delay amount of 0 according to the vertical vector value of the motion vector signal. Vertical delay means for delaying the input signal in units of twice the cycle of the signal rate of the horizontal vector value including a delay amount of 0 according to an even number of horizontal vector values of the motion vector signal; A delay device that further delays the output of the horizontal delay device in units of twice the signal rate, the output of the horizontal delay device, and the output of the delay device. And switching means for selectively switching the, there is provided a high-definition television receiver, characterized by being configured to provide a control means for controlling the switching of said switching means.

【0016】[0016]

【実施例】以下、本発明の高品位テレビジョン受信機に
ついて、添付図面を参照して説明する。図1は本発明の
高品位テレビジョン受信機で用いる逆動きベクトル補正
器の一実施例を示すブロック図、図2は図1中の水平奇
数ベクトル値制御回路67の構成を示すブロック図、図
3はフレーム間内挿処理前のデータと内挿位相を示す
図、図4は水平ベクトル値が奇数の時のデータの変移を
説明するための図、図5は水平,垂直ベクトル値が奇数
の時のデータの変移を説明するための図、図6は図1中
の水平奇数ベクトル値制御回路67の動作を説明するた
めのタイミング図、図7は本発明の高品位テレビジョン
受信機で用いる逆動きベクトル補正器の他の実施例を示
すブロック図である。
DESCRIPTION OF THE PREFERRED EMBODIMENTS A high-definition television receiver according to the present invention will be described below with reference to the accompanying drawings. 1 is a block diagram showing an embodiment of an inverse motion vector corrector used in a high definition television receiver of the present invention, and FIG. 2 is a block diagram showing the configuration of a horizontal odd vector value control circuit 67 in FIG. 3 is a diagram showing the data and interpolation phase before the inter-frame interpolation process, FIG. 4 is a diagram for explaining the transition of the data when the horizontal vector value is an odd number, and FIG. 5 is a diagram showing the horizontal and vertical vector values being an odd number. 6 is a timing diagram for explaining the operation of the horizontal odd vector value control circuit 67 in FIG. 1, and FIG. 7 is used in the high-definition television receiver of the present invention. It is a block diagram which shows the other Example of an inverse motion vector corrector.

【0017】本発明の高品位テレビジョン受信機は、図
10に示すようなフレーム間内挿処理回路における動き
ベクトル補正器5あるいは逆動きベクトル補正器6の回
路構成に特徴を有するものである。以下に説明する本実
施例では、逆動きベクトル補正器6の例を中心として説
明する。なお、本発明による逆動きベクトル補正器6を
便宜上逆動きベクトル補正器6′と呼ぶこととする。
The high-definition television receiver of the present invention is characterized by the circuit configuration of the motion vector corrector 5 or the inverse motion vector corrector 6 in the interframe interpolation processing circuit as shown in FIG. In the present embodiment described below, an example of the inverse motion vector corrector 6 will be mainly described. The inverse motion vector corrector 6 according to the present invention will be referred to as an inverse motion vector corrector 6'for convenience.

【0018】本発明の高品位テレビジョン受信機のフレ
ーム間内挿処理回路における逆動きベクトル補正器6′
は、図1に示すように、1水平周期単位の遅延量を与え
る垂直遅延器61、垂直ベクトル値が入力され、この垂
直ベクトル値に応じて垂直遅延器61による垂直の遅延
量を切り換える切り換えスイッチ62、16.2MHz
周期単位の水平遅延器63、水平ベクトル値の偶数分が
入力され、この水平ベクトル値の偶数分に応じて水平遅
延器63による水平の遅延量を切り換える切り換えスイ
ッチ64、本発明により加えられた16.2MHz周期
の遅延器65、切り換えスイッチ64の出力と遅延器6
5の出力とを切り換える切り換えスイッチ66、切り換
えスイッチ66を切り換え制御する水平奇数ベクトル値
制御回路67より構成される。なお、垂直遅延器61中
の1Hと付したブロックは1水平周期だけ画素を遅延す
るラインメモリであり、水平遅延器63のT1と付した
ブロックは16.2MHz周期T1だけ画素を遅延する
シフトレジスタである。
The inverse motion vector corrector 6'in the interframe interpolation processing circuit of the high definition television receiver of the present invention.
1, a vertical delay unit 61 that gives a delay amount in units of one horizontal cycle, a vertical vector value are input, and a changeover switch that switches the vertical delay amount by the vertical delay unit 61 according to this vertical vector value. 62, 16.2MHz
A horizontal delay unit 63 for each cycle, an even number of horizontal vector values are input, and a changeover switch 64 for switching the horizontal delay amount by the horizontal delay unit 63 in accordance with the even number of horizontal vector values, 16 added by the present invention .2 MHz delay device 65, output of changeover switch 64 and delay device 6
5 and a horizontal odd vector value control circuit 67 for controlling the changeover switch 66. The block labeled 1H in the vertical delay unit 61 is a line memory that delays pixels by one horizontal cycle, and the block labeled T1 in the horizontal delay unit 63 is a shift register that delays pixels by 16.2 MHz cycle T1. Is.

【0019】このように構成される逆動きベクトル補正
器6′において、16.2MHzレートで動作する水平
遅延器63は従来の32.4MHzレートで動作するも
のと比較してシフトレジスタの容量が1/2である。ま
た、前述のように、この回路は、逆動きベクトル補正す
るものであるので、切り換えスイッチ62,64はベク
トル値が大きいほど遅延量を少なくするように切り換え
る。切り換えスイッチ64に4ビットで構成される水平
ベクトル値の上位3ビットのみを入力すれば、水平ベク
トル値が7の時には6、5の時には4、3の時には2、
1の時には0のようにその偶数分のみを入力することが
できる。
In the inverse motion vector corrector 6'having the above structure, the horizontal delay unit 63 operating at the 16.2 MHz rate has a shift register capacity of 1 as compared with the conventional horizontal delay unit 63 operating at the 32.4 MHz rate. / 2. Further, as described above, since this circuit corrects the reverse motion vector, the changeover switches 62 and 64 are changed so that the larger the vector value, the smaller the delay amount. If only the upper 3 bits of the horizontal vector value consisting of 4 bits are input to the changeover switch 64, when the horizontal vector value is 7, it is 6, when it is 5, it is 2, when it is 3,
When it is 1, only the even number can be input like 0.

【0020】ここで、水平奇数ベクトル値制御回路67
の構成について説明する。図2(A)は水平奇数ベクト
ル値制御回路67の第1の構成例、図2(B)は水平奇
数ベクトル値制御回路67の第2の構成例を示してい
る。なお、図2(C)は後述する逆動きベクトル補正器
6′の他の実施例で用いる水平奇数ベクトル値制御回路
67の構成例を示している。まず、図2(A)におい
て、排他的論理和回路671にはコントロール信号とし
て伝送されるサンプル点位相情報YSS及び図示してい
ない同期再生回路により生成されたフレーム単位でライ
ン毎に反転して偶数ライン,奇数ラインを示すライン交
替信号LFが入力される。排他的論理和回路672には
垂直ベクトル値の最下位ビットVVEC0及び排他的論
理和回路671より出力される信号SST1が入力され
る。論理積回路673には水平ベクトル値の最下位ビッ
トHVEC0及び排他的論理和回路672より出力され
る信号SST2が入力され、切り換えスイッチ66を切
り換え制御する制御信号を出力する。
Here, the horizontal odd vector value control circuit 67
The configuration of will be described. 2A shows a first configuration example of the horizontal odd vector value control circuit 67, and FIG. 2B shows a second configuration example of the horizontal odd vector value control circuit 67. 2C shows a configuration example of the horizontal odd vector value control circuit 67 used in another embodiment of the inverse motion vector corrector 6'described later. First, in FIG. 2 (A), the exclusive OR circuit 671 inverts the sampling point phase information YSS transmitted as a control signal and the frame generated by the synchronous reproduction circuit (not shown) line by line for even numbers. A line alternation signal LF indicating lines and odd lines is input. The least significant bit VVEC0 of the vertical vector value and the signal SST1 output from the exclusive OR circuit 671 are input to the exclusive OR circuit 672. The least significant bit HVEC0 of the horizontal vector value and the signal SST2 output from the exclusive OR circuit 672 are input to the logical product circuit 673, and a control signal for switching the changeover switch 66 is output.

【0021】一方、図2(B)において、1フレーム遅
延器674にはサンプル点位相情報YSSが入力され、
それを1フレーム遅延してYSS′として出力する。排
他的論理和回路672にはライン交替信号LF及び1フ
レーム遅延器674より出力される信号YSS′が入力
される。論理積回路673には水平ベクトル値の最下位
ビットHVEC0及び排他的論理和回路672より出力
される信号SST3が入力され、切り換えスイッチ66
を切り換え制御する制御信号を出力する。
On the other hand, in FIG. 2B, the sampling point phase information YSS is input to the 1-frame delay unit 674,
It is delayed by one frame and output as YSS '. The exclusive OR circuit 672 receives the line alternation signal LF and the signal YSS ′ output from the 1-frame delay unit 674. The least significant bit HVEC0 of the horizontal vector value and the signal SST3 output from the exclusive OR circuit 672 are input to the AND circuit 673, and the changeover switch 66 is input.
A control signal for switching control is output.

【0022】図10中のADコンバータ,ディエンファ
シス回路2によってADコンバートされディエンファシ
スされた信号は、図3に示すように、16.2MHz周
期で垂直方向にも整列した信号である。この16.2M
Hzレートの信号は、その後のフレーム間内挿で1フレ
ーム前の信号と内挿されて、32.4MHzレートの信
号とされて広帯域化される。フレーム間内挿される信号
(データ)の内挿位相は、例えば16.2MHz周期の
データの前半(左)か後半(右)かに分かれ、ベクトル
値が偶数の時には、内挿位相は1水平周期(ライン)間
とフレーム間で反転する。そして、この内挿位相は、上
記のサンプル点位相情報YSSとして伝送される。図3
において、16.2MHz周期のデータの○印をつけた
部分が内挿位相(標本点)である。
The signal AD-converted and de-emphasized by the AD converter / de-emphasis circuit 2 in FIG. 10 is a signal aligned in the vertical direction at a 16.2 MHz cycle as shown in FIG. This 16.2M
The signal at the Hz rate is interpolated with the signal one frame before by the subsequent inter-frame interpolation to be a signal at the 32.4 MHz rate, and the band is widened. The interpolation phase of the signal (data) interpolated between frames is divided into, for example, the first half (left) or the second half (right) of 16.2 MHz cycle data. When the vector value is an even number, the interpolation phase is one horizontal cycle. Invert between (lines) and frames. Then, this interpolated phase is transmitted as the sample point phase information YSS. FIG.
In, the part marked with a circle in the data of the 16.2 MHz cycle is the interpolation phase (sample point).

【0023】この内挿位相情報は、フレーム間とライン
間で反転する、図2(A)における信号SST1及び図
2(B)における信号SST3に相当する。SST1,
SST3は、上記のように、ライン交替信号LFとサン
プル点位相情報YSS(もしくはYSS′)とを排他的
論理和(EX−OR)したものである。サンプル点位相
情報YSSは正確にはベクトル値が偶数の時にはフレー
ム毎に反転し、ベクトル値が奇数の時にはフレーム間で
同相となる。水平ベクトル値は上記のように32.4M
Hzレートであるため、ベクトル値が奇数の時、内挿位
相を制御するサンプル点位相情報YSSはフレーム間で
同相であり、現在の画素と1フレーム前の画素とが交互
にフレーム間内挿される。
This interpolation phase information corresponds to the signal SST1 in FIG. 2 (A) and the signal SST3 in FIG. 2 (B) which are inverted between frames and between lines. SST1,
The SST3 is the exclusive OR (EX-OR) of the line alternation signal LF and the sampling point phase information YSS (or YSS ') as described above. To be exact, the sample point phase information YSS is inverted every frame when the vector value is even, and becomes in-phase between frames when the vector value is odd. Horizontal vector value is 32.4M as above
Since the Hz rate is used, when the vector value is an odd number, the sample point phase information YSS that controls the interpolation phase is in-phase between frames, and the current pixel and the pixel one frame before are alternately interpolated between frames. .

【0024】さらに、水平奇数ベクトル値制御回路67
の動作について説明する。まず、図2(A)の構成の水
平奇数ベクトル値制御回路67の動作について説明す
る。図4(A)は図2(A)中の信号SST1がH(ハ
イ)、即ち、16.2MHzレートの内挿位相が前半の
時、図4(B)は図2(A)中の信号SST1がL(ロ
ー)、即ち、16.2MHzレートの内挿位相が後半の
時に、水平ベクトル値が奇数(ここでは+1)が入力さ
れた場合の内挿位相を示している。
Further, the horizontal odd vector value control circuit 67
The operation of will be described. First, the operation of the horizontal odd vector value control circuit 67 configured as shown in FIG. 2A will be described. 4A shows that the signal SST1 in FIG. 2A is H (high), that is, when the interpolation phase of the 16.2 MHz rate is in the first half, and FIG. 4B shows the signal in FIG. 2A. The SST1 is L (low), that is, the interpolation phase when an odd number (here, +1) of the horizontal vector value is input when the interpolation phase of the 16.2 MHz rate is the latter half.

【0025】図4(A)の場合、16.2MHz周期の
前半に内挿位相があり、水平ベクトル値が+1であるの
で、○印のデータを矢印で示すように16.2MHz周
期前のデータの後半に移したいのであるが、本発明によ
る水平遅延器63は16.2MHzレートで動作するも
のであるので、○印のデータを矢印で示すようにそのま
ま16.2MHz周期前のデータの後半に移すことはで
きない。そこで、図1中の切り換えスイッチ66を端子
bに接続し、○印のデータを一端16.2MHz周期前
のデータの前半に移動させる。そして、後段の切り換え
スイッチ3でデータの後半を選択するように切り換える
ことにより、○印のデータを矢印で示すように16.2
MHz周期前のデータの後半に移すことができる。
In the case of FIG. 4A, there is an interpolated phase in the first half of the 16.2 MHz cycle, and the horizontal vector value is +1. Therefore, as shown by the arrow, the data marked with a circle shows the data before the 16.2 MHz cycle. However, since the horizontal delay unit 63 according to the present invention operates at the 16.2 MHz rate, the data marked with a circle can be directly transferred to the latter half of the data 16.2 MHz cycle before as shown by the arrow. It cannot be transferred. Therefore, the changeover switch 66 in FIG. 1 is connected to the terminal b, and the data marked with a circle is moved to the first half of the data that is 16.2 MHz cycle before. Then, the latter half of the data is selected by the changeover switch 3 in the latter stage, so that the data marked with a circle is 16.2 as indicated by the arrow.
It can be moved to the latter half of the data before the MHz cycle.

【0026】図4(B)の場合、16.2MHz周期の
後半に内挿位相があり、水平ベクトル値+1であるの
で、同一周期内で前半に内挿位相を移すことができる。
そこで、図1中の切り換えスイッチ66を端子aに接続
し、後段の切り換えスイッチ3でデータの前半を選択す
るように切り換えることにより、○印のデータを矢印で
示すように同一周期内の前半に移すことができる。この
ように、水平ベクトル値が奇数の時には、偶数分が水平
遅延器63及び切り換えスイッチ64によって遅延制御
され、端数1が遅延器65,切り換えスイッチ66,水
平奇数ベクトル値制御回路67によって制御される。切
り換えスイッチ66は水平ベクトル値が奇数で内挿位相
が前半(SST1がH)の時に端子bを選択し、それ以
外の時には常に端子aを選択する。
In the case of FIG. 4B, since the interpolation phase is in the latter half of the 16.2 MHz cycle and the horizontal vector value is +1, the interpolation phase can be moved to the first half within the same cycle.
Therefore, the changeover switch 66 in FIG. 1 is connected to the terminal a, and the changeover switch 3 in the subsequent stage is changed to select the first half of the data, so that the data marked with a circle can be changed to the first half in the same cycle as indicated by the arrow. Can be transferred. Thus, when the horizontal vector value is an odd number, the even number is delayed and controlled by the horizontal delay unit 63 and the changeover switch 64, and the fraction 1 is controlled by the delay unit 65, the changeover switch 66, and the horizontal odd number vector value control circuit 67. . The changeover switch 66 selects the terminal b when the horizontal vector value is odd and the interpolation phase is in the first half (SST1 is H), and always selects the terminal a otherwise.

【0027】従って、水平奇数ベクトル値制御回路67
は、水平ベクトル値が奇数の時のみ切り換えスイッチ6
6を端子bに接続するように、図2に示すように、水平
ベクトル値の最下位ビットHVEC0を論理積回路67
3の一方に入力し、もう一方には画素位相制御パルスで
ある信号SST2,SST3を入力するような構成とす
ればよい。図2(A)の信号SST1は、前述したよう
に、ライン単位の内挿位相情報を有している。図4では
水平のベクトル補正のみについて考えたが、垂直のベク
トル補正と併せて水平のベクトル補正を考えると、以下
の理由により、垂直ベクトル値が奇数(VVEC0が
H)の時には、ライン単位の内挿位相情報である信号S
ST1を反転する必要がある。即ち、排他的論理和67
2によって信号SST1と垂直ベクトル値の最下位ビッ
トVVEC0との排他的論理和をとって、信号SST1
を反転した信号SST2とする。
Therefore, the horizontal odd vector value control circuit 67
Is a selector switch 6 only when the horizontal vector value is an odd number.
6 is connected to the terminal b, the least significant bit HVEC0 of the horizontal vector value is set to the logical product circuit 67 as shown in FIG.
3 and the signals SST2 and SST3, which are pixel phase control pulses, may be input to the other. The signal SST1 in FIG. 2A has the interpolated phase information in units of lines, as described above. Although only the horizontal vector correction is considered in FIG. 4, considering the horizontal vector correction in addition to the vertical vector correction, when the vertical vector value is an odd number (VVEC0 is H), the line unit is changed in line units for the following reason. Signal S, which is the insertion phase information
It is necessary to invert ST1. That is, the exclusive OR 67
2, the signal SST1 is exclusive-ORed with the least significant bit VVEC0 of the vertical vector value to obtain the signal SST1.
Is the inverted signal SST2.

【0028】これを図5を用いて説明する。この図5
は、水平ベクトル値が奇数(ここでは+1)で、垂直ベ
クトル値が奇数(ここでは−1)の時、内挿位相が1
6.2MHz周期データの前半か後半かでどのように制
御しなければならないかを示している。図5(A),
(B)の(a)は2ラインに渡る逆動きベクトル処理前
のデータであり、(b)は逆動きベクトル補正器6′で
補正されたデータ、(c)はフレーム間内挿したデータ
である。なお、ここでは、画素位相は絶対遅延量を無視
して、水平,垂直のベクトル値が0の場合を基準に位相
が変移された量を示している。
This will be described with reference to FIG. This Figure 5
When the horizontal vector value is odd (here +1) and the vertical vector value is odd (here -1), the interpolation phase is 1
It shows how to control in the first half or the second half of the 6.2 MHz period data. FIG. 5 (A),
In (B), (a) is data before inverse motion vector processing over two lines, (b) is data corrected by the inverse motion vector corrector 6 ', and (c) is data interpolated between frames. is there. It should be noted that here, the pixel phase indicates the amount of phase shift with reference to the case where the horizontal and vertical vector values are 0, ignoring the absolute delay amount.

【0029】まず、図5(A)は逆動きベクトル処理前
のデータが1ラインの内挿位相は前半、2ラインが後半
の場合である。図5(A)の(a)における1ラインの
1-2のデータに着目してみると、水平ベクトル値が+1
で、垂直ベクトル値が−1であるので、このデータは矢
印で示すように2ラインの2-0の後半の位置に変移しな
ければならない。図1の構成より分かるように、この逆
動きベクトル補正器6′は、まず垂直の動きベクトル補
正を行い、次に水平の動きベクトル補正を行う構成であ
る。従って、1ラインの1-2のデータはまず垂直ベクト
ル値−1によって2ラインの2-2の前半の位置に変移
し、その後、2ラインの2-0の後半の位置に図4(A)
で説明した手法によって変移させる必要があるが、この
2ラインにおける信号SST1は右側に示しているよう
にL(即ち、データが後半に位置していることを意味し
ている)であるので、そのままでは2ラインの2-2の前
半の位置に変移したデータを図4(A)で説明した手法
によって2ラインの2-0の後半の位置に変移させること
ができない。
First, FIG. 5A shows the case where the data before the inverse motion vector processing has one line in the first half and the second line has the second half. Focusing on the 1-2 data of one line in (a) of FIG. 5A, the horizontal vector value is +1.
Since the vertical vector value is -1, this data must be shifted to the position of the second half of 2-0 of 2 lines as shown by the arrow. As can be seen from the configuration of FIG. 1, the inverse motion vector corrector 6'is configured to first perform vertical motion vector correction and then perform horizontal motion vector correction. Therefore, the 1-2 data of one line is first shifted to the first half position of 2-2 of the second line by the vertical vector value -1, and then to the second half position of 2-0 of the second line.
However, the signal SST1 in these two lines is L (that is, it means that the data is located in the latter half) as shown on the right side, so that the signal SST1 remains unchanged. Then, it is not possible to shift the data shifted to the first half position of 2-2 of the two lines to the second half position of 2-0 of the two lines by the method described in FIG. 4 (A).

【0030】一方、図5(B)は逆動きベクトル処理前
のデータが1ラインの内挿位相は後半、2ラインが前半
の場合である。図5(B)の(a)における1ラインの
1-2のデータに着目してみると、水平ベクトル値が+1
で、垂直ベクトル値が−1であるので、このデータは矢
印で示すように2ラインの2-2の前半の位置に変移しな
ければならない。同様に、1ラインの1-2のデータはま
ず垂直ベクトル値−1によって2ラインの2-2の後半の
位置に変移し、その後、2ラインの2-2の前半の位置に
図4(B)で説明した手法によって変移させる必要があ
るが、この2ラインにおける信号SST1は右側に示し
ているようにH(即ち、データが前半に位置しているこ
とを意味している)であるので、そのままでは2ライン
の2-2の後半の位置に変移したデータを図4(B)で説
明した手法によって2ラインの2-2の前半の位置に変移
させることができない。
On the other hand, FIG. 5B shows the case where the data before the inverse motion vector processing is one line in the interpolation phase in the latter half and in the first half in the second line. Focusing on the 1-2 data of one line in (a) of FIG. 5B, the horizontal vector value is +1.
Since the vertical vector value is -1, this data must be displaced to the position of the first half of 2-2 of 2 lines as indicated by the arrow. Similarly, the data of 1-2 of line 1 is first shifted to the position of the latter half of line 2-2 of line 2 by the vertical vector value -1, and then to the position of the first half of line 2-2 of line 2 in FIG. ), The signal SST1 in these two lines is H (that is, it means that the data is located in the first half) as shown on the right side. As it is, it is not possible to move the data shifted to the position of the second half of 2-2 of the two lines to the position of the first half of 2-2 of the two lines by the method described in FIG. 4B.

【0031】このように、内挿位相の前半と後半とが入
れ替わってしまう垂直ベクトル値が奇数の場合には、奇
数であることを示す垂直ベクトル値の最下位ビットVV
EC0で信号SST1を反転する必要があるのである。
以上のような理由により、水平奇数ベクトル値制御回路
67は、サンプル点位相情報YSS,ライン交替信号L
F,垂直ベクトル値の最下位ビットVVEC0の排他的
論理和をとった信号SST2と水平ベクトル値の最下位
ビットHVEC0との論理積をとった信号で制御する回
路構成となる。この水平奇数ベクトル値制御回路67の
制御によって、図5(A)の(b)では(a)の1-2の
データが元の2-0の位置に変移され、図5(B)の
(b)では(a)の1-2のデータが元の2-2の位置に変
移されて、水平,垂直双方にベクトル補正されているこ
とが分かる。
As described above, when the vertical vector value at which the first half and the latter half of the interpolation phase are interchanged is an odd number, the least significant bit VV of the vertical vector value indicating the odd number is VV.
It is necessary to invert the signal SST1 at EC0.
For the above reasons, the horizontal odd vector value control circuit 67 determines the sampling point phase information YSS and the line alternation signal L.
F, the circuit configuration is controlled by a signal that takes the logical product of the signal SST2 obtained by the exclusive OR of the least significant bit VVEC0 of the vertical vector value and the least significant bit HVEC0 of the horizontal vector value. By the control of the horizontal odd vector value control circuit 67, the data 1-2 in FIG. 5A is moved to the original position 2-0 in FIG. In b), it can be seen that the 1-2 data in (a) is displaced to the original 2-2 position and vector-corrected both horizontally and vertically.

【0032】次に、図2(B)の動作について説明す
る。図2(B)に示す構成の水平奇数ベクトル値制御回
路67は図2(A)に示すものと全く同じ働きをする回
路である。図2(A)と異なるのは、垂直ベクトル値の
最下位ビットVVEC0を省略し、サンプル点位相情報
YSSを1フレーム遅延させた信号YSS′を用いる点
である。図6を用いて図2(B)に示す水平奇数ベクト
ル値制御回路67が図2(A)に示すものと全く同じ働
きをすることを説明する。
Next, the operation of FIG. 2B will be described. The horizontal odd vector value control circuit 67 having the configuration shown in FIG. 2B is a circuit which operates exactly the same as that shown in FIG. The difference from FIG. 2A is that the least significant bit VVEC0 of the vertical vector value is omitted and a signal YSS 'obtained by delaying the sample point phase information YSS by one frame is used. It will be described with reference to FIG. 6 that the horizontal odd vector value control circuit 67 shown in FIG. 2B operates exactly the same as that shown in FIG.

【0033】前述のように、フレーム間内挿位相は常に
フレーム間とライン間で内挿位相が逆転する。このよう
になるために、ベクトル値とサンプル点位相情報YSS
とは密接な関係にある。水平ベクトル値と垂直ベクトル
値を加算した値が偶数(0を含む)の時はサンプル点位
相情報YSSはフレーム間で反転し、奇数の時はフレー
ム間で同相になる。
As described above, the interpolated phase between frames is always reversed between the interframe and the interline. Because of this, the vector value and the sample point phase information YSS
Have a close relationship with. When the value obtained by adding the horizontal vector value and the vertical vector value is even (including 0), the sample point phase information YSS is inverted between frames, and when it is odd, it is in phase between frames.

【0034】図6(A),(B)は図2(A),(B)
における状態をタイミング図として表したものである。
図6(A)は水平,垂直のベクトル値の最下位ビットH
VEC0,VVEC0がそれぞれ0,0から1,0へ、
さらに0,0へと変化する場合を、図6(B)は水平,
垂直のベクトル値の最下位ビットHVEC0,VVEC
0がそれぞれ0,0から1,1へ、さらに0,0へと変
化する場合を示している。なお、図6中、丸で囲んだ+
の記号は排他的論理和を意味している。
FIGS. 6 (A) and 6 (B) are shown in FIGS. 2 (A) and 2 (B).
3 is a timing diagram showing the state in FIG.
FIG. 6A shows the least significant bit H of the horizontal and vertical vector values.
VEC0 and VVEC0 are 0,0 to 1,0 respectively,
In the case where the value further changes to 0, 0, FIG.
The least significant bits HVEC0 and VVEC of the vertical vector value
The case where 0 changes from 0, 0 to 1, 1 and further to 0, 0 is shown. In addition, in FIG. 6, circled +
The symbol means exclusive OR.

【0035】水平ベクトル値が1の時、水平奇数ベクト
ル値制御回路67が働き、この範囲でサンプル点位相情
報YSSによってライン毎に16.2MHz周期の位相
が制御される。図6(A)では、水平ベクトル値が1の
時、垂直ベクトル値が0であり、その合計が奇数である
のでサンプル点位相情報YSS(サンプル点位相情報Y
SSと垂直のベクトル値の最下位ビットVVEC0の排
他的論理和も同じ)はフレーム間で反転しない。サンプ
ル点位相情報YSSを1フレーム遅延した信号YSS′
も水平ベクトル値が1の期間同じである。
When the horizontal vector value is 1, the horizontal odd vector value control circuit 67 operates, and the phase of the 16.2 MHz cycle is controlled for each line by the sample point phase information YSS in this range. In FIG. 6A, when the horizontal vector value is 1, the vertical vector value is 0, and the sum thereof is an odd number. Therefore, the sample point phase information YSS (sample point phase information Y
The exclusive OR of the least significant bit VVEC0 of the vector value perpendicular to SS is not inverted between frames. A signal YSS 'obtained by delaying the sampling point phase information YSS by one frame.
Is the same during the horizontal vector value of 1.

【0036】図6(B)では、水平ベクトル値が1の
時、垂直ベクトル値も1であり、その合計が偶数である
のでサンプル点位相情報YSSはフレーム毎に反転す
る。垂直ベクトル値の最下位ビットVVEC0が1(即
ち、H)であるので、サンプル点位相情報YSSと垂直
ベクトル値の最下位ビットVVEC0との排他的論理和
はサンプル点位相情報YSSに対して反転関係となる。
このサンプル点位相情報YSSと垂直ベクトル値の最下
位ビットVVEC0との排他的論理和が水平ベクトル値
が奇数の時の制御信号となる。そして、信号YSS′は
水平ベクトル値が奇数の時の制御信号と全く同じである
ことが分かる。即ち、図2(A)における垂直ベクトル
値の最下位ビットVVEC0で制御されて得られた信号
SST2は、図2(B)におけるサンプル点位相情報Y
SSを1フレーム遅延器674によって1フレーム遅延
した信号YSS′とライン交替信号LFとを排他的論理
和した信号SST3と同じである。以上により、図2
(A),(B)は水平奇数ベクトル値制御回路67とし
て全く同様に動作することが分かる。
In FIG. 6B, when the horizontal vector value is 1, the vertical vector value is also 1, and the sum is an even number, so the sample point phase information YSS is inverted every frame. Since the least significant bit VVEC0 of the vertical vector value is 1 (that is, H), the exclusive OR of the sample point phase information YSS and the least significant bit VVEC0 of the vertical vector value has an inversion relation to the sample point phase information YSS. Becomes
The exclusive OR of the sample point phase information YSS and the least significant bit VVEC0 of the vertical vector value becomes a control signal when the horizontal vector value is an odd number. It can be seen that the signal YSS 'is exactly the same as the control signal when the horizontal vector value is an odd number. That is, the signal SST2 obtained by controlling the least significant bit VVEC0 of the vertical vector value in FIG. 2A is the sample point phase information Y in FIG. 2B.
This signal is the same as the signal SST3 obtained by exclusive ORing the signal YSS 'obtained by delaying SS by 1 frame by the 1-frame delay unit 674 and the line alternation signal LF. From the above, FIG.
It can be seen that (A) and (B) operate exactly as the horizontal odd vector value control circuit 67.

【0037】さらに、逆動きベクトル補正器6′の他の
回路構成例について説明する。逆動きベクトル補正器
6′は、図7に示すように、垂直の動きベクトル補正を
行う垂直遅延手段である垂直遅延器61及び切り換えス
イッチ62の位置と、水平の動きベクトル補正を行う水
平遅延手段である水平遅延器63及び切り換えスイッチ
64の位置とを入れ替えても、図1と同様に水平遅延器
63を16.2MHzレートで制御することができる。
この場合、水平遅延器63〜水平奇数ベクトル値制御回
路67によってまず最初に水平の動きベクトル補正を行
い、その後に垂直の動きベクトル補正を行う構成である
ので、水平奇数ベクトル値制御回路67による切り換え
スイッチ66の切り換え制御は垂直ベクトル値に依存し
ない。従って、水平奇数ベクトル値制御回路67には垂
直ベクトル値の最下位ビットVVEC0を入力する必要
がなく、図2(C)に示すような回路構成でよい。
Further, another circuit configuration example of the inverse motion vector corrector 6'will be described. As shown in FIG. 7, the inverse motion vector corrector 6'includes the positions of the vertical delay unit 61 and the changeover switch 62, which are vertical delay units for performing vertical motion vector correction, and the horizontal delay unit for performing horizontal motion vector correction. Even if the positions of the horizontal delay unit 63 and the changeover switch 64 are switched, the horizontal delay unit 63 can be controlled at the 16.2 MHz rate as in FIG.
In this case, since the horizontal delay vector 63 to the horizontal odd vector value control circuit 67 first performs horizontal motion vector correction and then the vertical motion vector correction, switching by the horizontal odd vector value control circuit 67 is performed. The switching control of the switch 66 does not depend on the vertical vector value. Therefore, it is not necessary to input the least significant bit VVEC0 of the vertical vector value to the horizontal odd vector value control circuit 67, and the circuit configuration shown in FIG. 2C may be used.

【0038】即ち、図2(C)に示すように、排他的論
理和回路671にサンプル点位相情報YSS及びライン
交替信号LFを入力し、論理積回路673に水平ベクト
ル値の最下位ビットHVEC0及び排他的論理和回路6
71より出力される信号SST1を入力する。これによ
って、論理積回路673より切り換えスイッチ66を切
り換え制御する制御信号を得る。
That is, as shown in FIG. 2C, the sampling point phase information YSS and the line alternation signal LF are input to the exclusive OR circuit 671, and the least significant bit HVEC0 of the horizontal vector value is input to the AND circuit 673. Exclusive OR circuit 6
The signal SST1 output from 71 is input. As a result, a control signal for controlling the changeover switch 66 is obtained from the AND circuit 673.

【0039】以上説明した本実施例では、逆動きベクト
ル補正器6′を例として説明したが、前述のように、図
10中の動きベクトル補正器5における正方向の動きベ
クトル処理に対しても全く同様に本発明を応用すること
ができる。
In the present embodiment described above, the inverse motion vector corrector 6'is described as an example. However, as described above, the motion vector corrector 5 in FIG. The invention can be applied in exactly the same way.

【0040】[0040]

【発明の効果】以上詳細に説明したように、本発明の高
品位テレビジョン受信機は、入力された信号を動きベク
トル信号の垂直ベクトル値に従って遅延量0を含めて1
水平周期単位で遅延する垂直遅延手段と、入力された信
号を動きベクトル信号の水平ベクトル値の偶数分に従っ
て遅延量0を含めて水平ベクトル値の信号レートの2倍
周期単位で遅延する水平遅延手段と、この水平遅延手段
の出力をさらに前記信号レートの2倍周期単位で遅延す
る遅延器と、水平遅延手段の出力と遅延器の出力とを選
択的に切り換える切り換え手段と、この切り換え手段の
切り換えを制御する制御手段とを設けて構成したので、
水平の動きベクトル補正を16.2MHzで制御するこ
とができ、よって、水平遅延手段を構成するシフトレジ
スタを少なくすることができるので、LSI化する際に
はチップ面積を小さくすることができる。また、低速の
信号レートであるので、発熱量も小さくすることができ
るという特長を有する。
As described in detail above, in the high-definition television receiver of the present invention, the input signal is set to 1 including the delay amount 0 according to the vertical vector value of the motion vector signal.
Vertical delay means for delaying in horizontal cycle units, and horizontal delay means for delaying the input signal in double cycle units of the signal rate of horizontal vector values including a delay amount of 0 according to the even number of horizontal vector values of motion vector signals. A delay unit for further delaying the output of the horizontal delay unit in units of twice the signal rate; a switching unit for selectively switching between the output of the horizontal delay unit and the output of the delay unit; and switching of the switching unit. Since the control means for controlling
The horizontal motion vector correction can be controlled at 16.2 MHz, and the number of shift registers constituting the horizontal delay means can be reduced, so that the chip area can be reduced when the LSI is implemented. Moreover, since the signal rate is low, the amount of heat generated can be reduced.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明で用いる逆動きベクトル補正器の一実施
例を示すブロック図である。
FIG. 1 is a block diagram showing an embodiment of an inverse motion vector corrector used in the present invention.

【図2】図1中の水平奇数ベクトル値制御回路67の構
成を示すブロック図である。
FIG. 2 is a block diagram showing a configuration of a horizontal odd vector value control circuit 67 in FIG.

【図3】フレーム間内挿処理前のデータと内挿位相を示
す図である。
FIG. 3 is a diagram showing data and interpolation phases before inter-frame interpolation processing.

【図4】水平ベクトル値が奇数の時のデータの変移を説
明するための図である。
FIG. 4 is a diagram for explaining a transition of data when a horizontal vector value is an odd number.

【図5】水平,垂直ベクトル値が奇数の時のデータの変
移を説明するための図である。
FIG. 5 is a diagram for explaining data transition when horizontal and vertical vector values are odd.

【図6】図1中の水平奇数ベクトル値制御回路67の動
作を説明するためのタイミング図である。
FIG. 6 is a timing chart for explaining the operation of the horizontal odd vector value control circuit 67 in FIG.

【図7】本発明で用いる逆動きベクトル補正器の他の実
施例を示すブロック図である。
FIG. 7 is a block diagram showing another embodiment of the inverse motion vector corrector used in the present invention.

【図8】従来の高品位テレビジョン受信機におけるフレ
ーム間内挿処理回路を示すブロック図である。
FIG. 8 is a block diagram showing an interframe interpolation processing circuit in a conventional high-definition television receiver.

【図9】図8に示すフレーム間内挿処理回路による時間
軸補正を説明するための図である。
9 is a diagram for explaining time axis correction by the interframe interpolation processing circuit shown in FIG.

【図10】逆動きベクトル補正器を備えたフレーム間内
挿処理回路を示すブロック図である。
FIG. 10 is a block diagram showing an interframe interpolation processing circuit provided with an inverse motion vector corrector.

【図11】図10に示すフレーム間内挿処理回路による
時間軸補正を説明するための図である。
11 is a diagram for explaining time axis correction by the interframe interpolation processing circuit shown in FIG.

【図12】従来の動きベクトル補正器を示すブロック図
である。
FIG. 12 is a block diagram showing a conventional motion vector corrector.

【図13】従来の逆動きベクトル補正器を示すブロック
図である。
FIG. 13 is a block diagram showing a conventional inverse motion vector corrector.

【符号の説明】[Explanation of symbols]

5 動きベクトル補正器 6,6′ 逆動きベクトル補正器 61 垂直遅延器(垂直遅延手段) 62 切り換えスイッチ(垂直遅延手段) 63 水平遅延器(水平遅延手段) 64 切り換えスイッチ(水平遅延手段) 65 遅延器 66 切り換えスイッチ(切り換え手段) 67 水平奇数ベクトル値制御回路(制御手段) 671,672 排他的論理和回路 673 論理積回路 674 1フレーム遅延器 5 motion vector corrector 6, 6'reverse motion vector corrector 61 vertical delay device (vertical delay means) 62 changeover switch (vertical delay means) 63 horizontal delay device (horizontal delay means) 64 changeover switch (horizontal delay means) 65 delay Unit 66 Changeover switch (Switching unit) 67 Horizontal odd number vector value control circuit (Control unit) 671,672 Exclusive OR circuit 673 Logical product circuit 674 1 frame delay device

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】フィールド間とフレーム間でオフセットサ
ンプリングして帯域圧縮され、かつ動き補正用の動きベ
クトル信号とサンプル点位相情報とを有した動き補正サ
ブサンプル伝送信号を受信,復調する高品位テレビ受信
機において、 入力された信号を前記動きベクトル信号の垂直ベクトル
値に従って遅延量0を含めて1水平周期単位で遅延する
垂直遅延手段と、 入力された信号を前記動きベクトル信号の水平ベクトル
値の偶数分に従って遅延量0を含めて前記水平ベクトル
値の信号レートの2倍周期単位で遅延する水平遅延手段
と、 前記水平遅延手段の出力をさらに前記信号レートの2倍
周期単位で遅延する遅延器と、 前記水平遅延手段の出力と前記遅延器の出力とを選択的
に切り換える切り換え手段と、 前記切り換え手段の切り換えを制御する制御手段とを設
けて構成したことを特徴とする高品位テレビ受信機。
1. A high-definition television for receiving and demodulating a motion compensation sub-sample transmission signal that is band-compressed by offset sampling between fields and frames and that has a motion vector signal for motion compensation and sample point phase information. In the receiver, vertical delay means for delaying the input signal in units of one horizontal cycle including a delay amount of 0 according to the vertical vector value of the motion vector signal, and the input signal of the horizontal vector value of the motion vector signal. A horizontal delay unit that delays by a unit of twice the signal rate of the horizontal vector value, including a delay amount of 0 according to an even number, and a delay unit that further delays the output of the horizontal delay unit by a unit of twice the signal rate. Switching means for selectively switching the output of the horizontal delay means and the output of the delay device, and switching of the switching means High definition television receiver, characterized in that which is configured by providing a control means for controlling the.
【請求項2】前記制御手段は、少なくとも前記サンプル
点位相情報,前記水平ベクトル値の最下位ビット,偶数
ライン,奇数ラインを示すライン交替信号を用いて前記
切り換え手段を制御する制御信号を生成するものである
ことを特徴とする請求項1記載の高品位テレビ受信機。
2. The control means generates a control signal for controlling the switching means using at least the sample point phase information, a line alternation signal indicating the least significant bit of the horizontal vector value, an even line and an odd line. The high-definition television receiver according to claim 1, wherein the high-definition television receiver is a receiver.
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