JPH0816797A - グラフィックシステムの信号処理方法および装置 - Google Patents

Abstract

(57)【要約】 【目的】 ３次元のコンピュ−タ−グラフィックスシス
テムの信号処理方法を提供する。 【構成】 フレ−ムバッファ−から第１スパンを補間し
て第１スパンＺバッファ−でＺ値比較演算を遂行してい
るうちに、スパン発生器では第１スパンの座標値から第
２スパンの座標値を求めてフレ−ムバッファ−から第２
スパンのＺ値を前記フレ−ムバッファ−の１つのメモリ
バンクから第２スパンＺバッファ−へプリフェッチし、
前記第１スパンＺバッファ−での比較演算結果の新たな
Ｚ値とラスタ−エンジンで計算されたカラ−値とを第１
スパンＺおよびカラ−バッファ−に一時的に貯蔵する間
に第２スパンＺおよびカラ−バッファ−に貯蔵された以
前スパンのＺ値とカラ−値とを前記フレ−ムバッファ−
の他のメモリバンクに書き込む。 【効果】 これにより、フレ−ムバッファ−のバンド幅
を改善する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はグラフィックスシステム
の信号処理方法および装置に係り、特にラスタ−エンジ
ンとフレ−ムバッファ−との間のボットルネック現象を
改善して実時間処理能力を向上させ得るグラフィックス
システムの信号処理方法および装置に関する。

【０００２】３次元のコンピュ−タ−グラフィックス
は、ジオメトリ−プロセッサ−とラスタライジング（ra
sterizing)との２つの主な機能を遂行するパイプライン
方式で構成され、三角形，線などの基本要素として現れ
る物体をジオメトリ−プロセッサ−とラスタライザ−
（rasterizer）を経ながら変換されたピクセル値をフレ
−ムバッファ−に貯蔵する。ジオメトリ−プロセッサ−
は、ジオメトリック変換（geometric transformatio
n），ライトモデリング（light modeling），クリッピ
ング，遠近プロジェクションなどの浮動小数点演算が遂
行されるために、一般に浮動小数点プロセッサ−やＤＳ
Ｐ（ディジタル シグナル プロセッサ）を使用して具
現される。反面、ラスタライザ−は基本要素の各画素に
対してシェ−ジングモデル（SHADING MODEL)に基づくカ
ラ−値、隠面除去のための多量のピクセルデ−タの計算
が遂行される。比較的に簡単でありながらも反復的な演
算が遂行されるために、固有のＶＬＳＩチップを設計・
製作して使用する。隠面除去のための３次元グラフィッ
クス処理のためには、フレ−ムバッファ−から毎ピクセ
ル当たりＺ値を読み出して補間したＺ値を比較して最終
のカラ−値とＺ値とをフレ−ムバッファ−に貯蔵する。

【０００３】したがって、この過程ではラスタライザ−
とフレ−ムバッファ−との間に多量のデ−タがやりとり
されるが、大部分のグラフィックスシステムの性能はこ
こで発生するボットルネック現象により左右される。そ
こで、この部分のバンド幅を高めるのがグラフィックス
システムの性能向上に決定的な影響を与える。従来のグ
ラフィックスシステムにおいて、ラスタライザ−とフレ
−ムバッファ−との間にデ−タ伝達がピクセル毎に成さ
れるようになり、処理速度が低下するために、実時間処
理に問題があった。

【０００４】

【発明が解決しようとする課題】本発明の目的は、前記
従来の技術の問題点を解決するために、ラスタライザ−
とフレ−ムバッファ−間のバンド幅の狭小によるボット
ルネック現象が改善できるグラフィックスシステムの信
号処理方法および装置を提供することである。

【０００５】

【課題を解決するための手段】前記目的を達成するため
に、本発明の一実施例のグラフィックスシステムの信号
処理方法は、プリミティブの第１スパンを補間手段で補
間し、第１スパンＺバッファ−でＺ値比較演算を遂行す
るうちに、スパン発生器では第１スパンの座標値から第
２スパンの座標値を求め、前記第２スパンの座標値を利
用して第２スパンのＺ値をフレ−ムバッファ−の１つの
メモリバンクからプリフェッチさせて第２スパンＺバッ
ファ−へロ−ドさせ、前記第１スパンＺバッファ−での
比較演算から得られた新たなＺ値とラスタ−エンジンで
計算されたカラ−値とを第１スパンＺおよびカラ−バッ
ファ−に一時的に貯蔵するうちに第２スパンＺおよびカ
ラ−バッファ−に貯蔵された以前スパンのＺ値とカラ−
値とを前記フレ−ムバッファ−の他のメモリバンクに書
き込んでいる。

【０００６】本発明の一実施例の装置は、ラスタ−エン
ジンで計算されたＺ値とカラ−値とをバッファリングす
るフレ−ムバッファ−を備えるグラフィックスシステム
の信号処理装置において、前記ラスタ−エンジンは前記
フレ−ムメモリの第１メモリバンクからプリフェッチさ
れた第１スパンのＺを貯蔵し、新しいＺ値と比較演算す
る第１スパンＺバッファ−と、前記第１スパンＺバッフ
ァ−の比較演算の間に第２スパンのＺ値をプリフェッチ
して貯蔵する第２スパンＺバッファ−と、前記第１スパ
ンＺバッファ−の比較演算結果の新たなＺ値と計算され
た第１スパンのカラ−値を一次貯蔵する第１スパンＺお
よびカラ−バッファ−と、前記第１スパンＺおよびカラ
−バッファ−の書き込みの間に貯蔵された以前のスパン
のＺ値とカラ−値とを前記フレ−ムバッファ−の第２メ
モリバンクに書き込む第２スパンＺおよびカラ−バッフ
ァ−とを備えている。

【０００７】本発明の他のコンピュ−タ−グラフィック
スシステムの信号処理方法は、フレ−ムバッファ−のＺ
バッファ−のセル指定アドレッシングにより出力バッフ
ァ−の前端に書き込まれているＺ値とラスタ−エンジン
で計算され伝達された新しいＺ値をスパンＺバッファ−
内の比較器で比較して、その比較結果をラスタ−エンジ
ンのメモリ制御ロジックに伝達し、該伝達に応答して発
生したメモリ制御ロジックのライトイネ−ブル信号によ
って新しいＺ値およびカラ−値をフレ−ムバッファ−に
書き込んでいる。

【０００８】本発明の他の装置は、Ｚ値とカラ−値とを
計算するラスタ−エンジンを備え、ラスタ−エンジンは
計算されたＺ値とカラ−値とをバッファリングするフレ
−ムバッファ−を備えるグラフィックスシステムの信号
処理装置において、前記フレ−ムバッファ−はカラ−バ
ッファ−とＺ比較演算とを内部で遂行し、その結果信号
を出力することができるＺバッファ−を備え、前記ラス
タ−エンジンは前記フレ−ムバッファ−のＺバッファ−
から出力されるＺ比較演算の結果をデコ−ディングして
ライト制御信号を発生する外部制御ロジックと、前記ラ
イト制御信号に応答して前記フレ−ムバッファ−のカラ
−バッファ−とＺバッファ−とにライトイネ−ブル信号
を発生するメモリ制御ロジックとを備えている。

【０００９】

【作用】ラスタ−エンジンは、フレ−ムバッファ−をイ
ンタリ−ビング構造でアクセスし、フレ−ムバッファ−
は、フレ−ムバッファ−のＺバッファ−内でＺ比較演算
を遂行してモディファイサイクルをメモリ内で遂行する
ことにより、フレ−ムバッファ−のバンド幅を改善して
ラスタ−エンジンとフレ−ムバッファ−間の処理速度を
向上させる。

【００１０】

【実施例】以下、添付した図面に基づき本発明の実施例
を詳細に説明する。先ず、３次元のグラフィックスにつ
いて説明すると、３次元的な物体を表現する方法はさま
ざまあるが、多面体で近接させる方式を使用すると、線
から成る多角形（polygon)がプレ−ナであるために、隠
蔽された面の除去アルゴリズムとレンダリング（render
ing)アルゴリズムに線形性を利用することができ、非常
に有利である。インタラクティブ（interactive)の３次
元のグラフィックスシステムは、計算量を減らすため
に、物体のモデリングにおいて、多角形の最も簡単な形
である三角形を使用する。

【００１１】例えば、秒当たり１００万個の三角形を処
理するための計算量とバンド幅とは次の通りである。 １・ジオメトリ−プロセッサ−の計算量 １つの三角形をオブェクト座標からスクリ−ン座標に変
換し、クリッピング，ライトモデリング，遠近プロジェ
クションを遂行する際に浮動小数点演算がおよそ２００
回必要である。三角形がメッシュ（meshed）形態に与え
られる場合は該計算量は半分に減り、前述した性能を上
げるために、ジオメトリ−プロセッサ−１０ＭＦＬＯＰ
Ｓが必要である。

【００１２】２・ジオメトリ−プロセッシングバンド幅 １つの三角形は幾何学的な値を示すデ−タ値（３頂点の
座標値を示す座標デ−タ，表面ノ−マル値，三角形自体
の表面ノ−マル値）、物体の色相を表すオブジェクトカ
ラ−デ−タ値、物体の光学特性を示すオブジェクト表面
パラメ−タ−（拡散係数Ｋd ，透明係数Ｋt ，反射係数
Ｋs および輝きｎ）および与えられたスクリ−ンに対す
る総体的な情報を示すスクリ−ンデ−タ（光源と関連を
持つデ−タ，ビュ−ピラミッド(view pyramid)）に鑑み
ると、およそ４０〜２００バイト程度で表現できる。こ
の程度の分量のデ−タは、オブジェクトスペ−スでも同
じ位必要であるために、ジオメトリ−プロセッサ−の入
力と出力ハンド幅は、およそ秒当たり４０〜２００メガ
バイトが要求される。

【００１３】３・ラスタライザ−計算量 一般に基本要素は、多くのピクセルからなるために、莫
大な量のデ−タがラスタライザ−内で処理される。Ｚバ
ッファ−アルゴリズムを使用するグラフィックスシステ
ムは、全てのピクセルで基本要素が見えるかを決定す
る。Ｚ値計算にはピクセル当たり単純な固定小数点計算
で進む前向偏差（forward difference）を利用した線形
的な内挿法を遂行する。三角形が平均的に５０ピクセル
を有すると仮定すると、ラスタライザ−は前述した性能
のために、秒当たり20,000〜25,000万程度の固定小数点
足し算を遂行せねばならない。

【００１４】４・ラスタライザ−とフレ−ムバッファ−
間のバンド幅 基本要素内の全てのピクセルに対してグラフィックスシ
ステムは、フレ−ムバッファ−でのＺ値を読み出してき
てラスタライザ−内で計算された新たなＺ値と比較す
る。もし、見えるピクセルなら、新しいＺ値とカラ−値
とをさらにフレ−ムバッファ−に書き込まねばならな
い。三角形の平均ピクセルが５０とし、これらのうち３
／４のみ見えると仮定すると、秒当たり12,500万回程度
のフレ−ムバッファ−のアクセスが要求される。

【００１５】従来のグラフィックスシステムは、図１に
示したように、ＭＩＭＤ（multipleinstruction multip
le data）構造を有する。グラフィックスシステムは、
複数のジオメトリ−プロセッサ−が並列構造からなるジ
オメトリ−エンジン１０，グロ−バルネットワ−ククロ
スバ−スイッチやリングネットワ−ク２０，複数のラス
タライザ−の並列構造からなるラスタ−エンジン３０お
よびフレ−ムバッファ−４０で構成される。すなわち、
ジオメトリ−エンジン１０でジオメトリ−プロセッシン
グをしてスクリ−ン座標に変換された三角形やスパンデ
−タは高速のバンド幅を有するネットワ−ク２０を通じ
てラスタ−エンジン３０に伝達され、ラスタ−エンジン
３０では新しいＺ値とカラ−値を計算してフレ−ムバッ
ファ−４０の値と比較して最終的に見えるカラ−値とＺ
値とをフレ−ムバッファ−４０に貯蔵する。フレ−ムバ
ッファ−４０は、ＤＲＡＭやＶＲＡＭで具現し、メモリ
サイクル当たり多数のピクセルが同時にアクセスできる
ように、多数のメモリバンクで構成してラスタ−エンジ
ン３００とフレ−ムバッファ−４０間のバンド幅を満足
させる。

【００１６】ピクセル並列ラスタ−エンジン設計におい
て、フレ−ムバッファ−メモリは、それぞれｎのスキャ
ンラインとｍ個のピクセルに該当するｍ×ｎサイズの領
域に分けられ、ラスタライザ−が各領域を担当するイン
タレ−スされたフレ−ムバッファ−方式が最も多く使用
される。一般に、ｍ×ｎサイズは基本要素内でピクセル
数よりさらに少ないために、それぞれのラスタライザ−
は基本要素内で多数のピクセルを担当する。したがっ
て、ラスタライザ−の内部にＦＩＦＯのようなバッファ
リングを有するＭＩＭＤ構造は全てのラスタライザ−に
負荷を均等に分配する。

【００１７】アクセス時間が７０ｎｓの現在のＤＲＡＭ
とＶＲＡＭとは、Ｚバッファ−をリ−ドモディファイラ
イトサイクル（read-modify-write-cycle)で秒当たり６
００万回のアクセスが可能なので、１００万個の三角形
を処理するためにはフレ−ムバッファ−メモリは最小限
２０個の分割が必要である。秒当たり１００万個の三角
形を処理する３次元のグラフィックスシステムは、計算
能力とメモリアクセスバンド幅の問題を解決するため
に、ジオメトリ−プロセッサ−とラスタライザ−とをマ
ルチプルで構成し、フレ−ムバッファ−をインタレ−ス
方式で構成している。

【００１８】しかしながら、最近半導体メモリの高集積
化にもかかわらずアクセス速度はそれに及ばないので、
効率的なフレ−ムバッファ−の具現に障害要素となって
いる。フレ−ムバッファ−４０のボットルネックの原因
は次の通りである。グラフィックスシステムのフレ−ム
バッファ−４０は、図２に示したように、ラスタ−エン
ジン３０で計算された最終カラ−値を貯蔵するカラ−バ
ッファ−４４，Ｚ値を貯蔵するＺバッファ−４２および
オ−バ−レ−バッファ−（図示せず）などで構成され
る。初期のグラフィックスシステムは、フレ−ムバッフ
ァ−がＤＲＡＭからなり、ＣＲＴの特性上スクリ−ンリ
フレッシュ動作のために、ラスタライザ−がたとい高速
でイメ−ジを生成するとしてもイメ−ジドロ−イングの
ためにはグラフィックデ−タ処理にかかる総時間のおよ
そ２５％程度の時間のみフレ−ムバッファ−アクセスに
割り当てられるために、相当なオ−バヘッドがあった。
しかしながら、１９８４年テキサス・インスツルメンツ
社（Texas Instruments)で最初にマルチポ−トアクセス
機能を有するＶＲＡＭを提供しながらラスタライザ−
は、ＤＲＡＭが提供するアクセス率でフレ−ムバッファ
−アクセスが可能になった。しかしながら、ＶＲＡＭは
ラスタライザ−のドロ−イング速度面において基本的に
ＤＲＡＭアクセス率が十分活用できるが、ＤＲＡＭの一
般的な属性上多くの容量を提供する代わりに、低いアク
セス率は避けられない。すなわち、ピクセルアップデ−
タに必要な時間は、スクリ−ンが複雑で高速のフレ−ム
を生成する際に、サブナノ秒を必要とする。例えば、ア
クセス時間が７０ｎｓのＶＲＡＭを使用すると仮定する
時、既存のシステムでの３次元のグラフィックス処理の
ためには、Ｚバッファ−でＺ値を読み出して比較し、さ
らに書き込むリ−ドモディファイライトサイクルを遂行
せねばならない。この動作のためのメモリサイクル時間
が１６０ｎｓがかかることを基準とする際に、メモリチ
ップの集積度が増加すればするほどフレ−ムバッファ−
がアクセスできるピクセルアップデ−タ時間は減り、高
集積のメモリチップで具現されたフレ−ムバッファ−は
必要なピクセルアップデ−タ率を満足することができな
い。したがって、高集積のメモリチップを使用して高性
能のグラフィックスシステムを具現するためには、フレ
−ムバッファ−アクセスバンド幅を向上させる方法を講
じなければならない。

【００１９】本発明では、高集積メモリチップを使用す
るために、フレ−ムバッファ−アクセスバンド幅を向上
させ得る方法を提示しようとする。本発明による第１接
近は、図３に示したように、スパンＺバッファ−５２と
スパンＺおよびカラ−バッファ−５４とをラスタ−エン
ジン５０内に含む。図３および図４を参照すれば、SBUF
REと呼ばれる本発明による新しいラスタライザ−は、入
力ファイルレジスタ−５６，ＲＧＢＺチャネル５８，ス
パン発生器５７，アドレス発生器５３および制御状態マ
シン５５からなるＲＧＢＺ補間，ＲＧＢＺ補間および制
御状態マシン５０からなるラスタ−エンジンの内部にス
パンＺバッファ−５２とスパンＺおよびカラ−バッファ
−５４とを備える。すなわち、SBUFREは入力命令を受け
取る入力ファイルレジスタ−５６，カラ−値と隠面除去
のためのＺ値を補間するＲＧＢＺチャネル５８，スパン
の座標値を求めるスパン発生器５７，フレ−ムバッファ
−６０に読み取りおよび書き込みのためのアドレスを生
成するアドレス発生器５３がある。制御状態マシン５５
は、SBUFREの内部を制御する信号とフレ−ムバッファ−
６０を制御する信号とを生成する。スパンＺバッファ−
５２は、図６に示したように、１２８０ピクセル×２４
ビットに該当するＺ値を貯蔵するスキャンラインバッフ
ァ−とＺ比較ロジックからなるバッファ−１と、バッフ
ァ−０からなりプリフェッチしたスパンのＯＺ値とＺチ
ャネルで計算された新しいＮＺ値との比較演算を遂行す
る。スパンＺおよびカラ−バッファ−５４は、図７に示
したように、１２８０×４８ビットの大きさを有する単
純なバッファ−０とバッファ−１とでＲＧＢＺチャネル
５８で求めたカラ−値と、スパンＺバッファ−５２で比
較された新しいＺ値とをフレ−ムバッファ−６０に書き
込む前にスパン単位で一時的な貯蔵のために使用され
る。

【００２０】よって、スパンＺバッファ−５２とスパン
Ｚおよびカラ−バッファ−５４とによりスパン別にＺ値
を読み出して、これと同時に計算されたＺ値とカラ−値
とをフレ−ムバッファ−６０に書き込ませ、フレ−ムバ
ッファ−４０のアクセスバンド幅を改善する。このよう
に構成されたSBUFREの動作原理は次の通りである。ライ
タライジングする三角形のスパンのＺ値のみスパンＺバ
ッファ−５２にプリフェッチしてラスタライザ−でピク
セル当たり補間された新しいＺ値と比較演算を遂行す
る。スパンのフレ−ムバッファ−６０から読み出してき
たＯＺ値とピクセル当たり計算された新しいＺ値に対す
る比較演算がスパンＺバッファ−５２で遂行され、その
結果得られる新しいＺ値をＲＧＢＺチャネル５８で計算
されたカラ−値と共にスパンＺおよびカラ−バッファ−
５４に書き込む。計算されたＺとカラ−値とをピクセル
毎にフレ−ムバッファ−６０に直接書き込まずスパンＺ
およびカラ−バッファ−５４に一時的に貯蔵していてか
らスパン単位でフレ−ムブッファ−６０に書き込むこと
により、一般的なグラフィックスシステムでのリ−ドモ
ディファイライトサイクルでモディファイサイクルが省
略できる利点がある。図５に示した三角形のスパン１を
補間しスパンＺバッファ−５２のバッファ−０でＺ値比
較演算を遂行しているうちにスパン発生器５１は、
ｘ₁ ，ｘ_r 初期値から∂ｘ₁ ／∂ｙ，∂ｘ_r ／∂ｙ値を
減算するために、スパン２の座標値を求めてフレ−ムバ
ッファ−６０からスパン２のＺ値をスパンＺバッファ−
５２のバッファ−１にプリフェッチする。この動作はＲ
ＧＢＺチャネル５８の補間動作とは別に遂行することが
でき、連続されるスパンに対してバッファ−０とバッフ
ァ−１とを交互にＺ値をスパンＺバッファ−５２にプリ
フェッチし、スパンＺおよびカラ−バッファ−５４もダ
ブルで構成してラスタライザ−５０とフレ−ムバッファ
−６０との間のアクセスバンド幅を最大に活用する。フ
レ−ムバッファ−６０は、基本的にツ−ウェ−インタリ
−ビング構造であって１つのメモリバンクからスパンＺ
バッファ−５２にＺ値をプリフェッチする間に他のメモ
リバンクにスパンＺおよびカラ−バッファ−５４のＺ値
とカラ−値の貯蔵をメモリサイクルの衝突なく遂行させ
る。

【００２１】既存のラスタライザ−は、リ−ドモディフ
ァイライトサイクルで３次元のグラフィックスの処理を
行うが、SBUFREは、ツ−ウェ−インタリ−ビング構造を
有するフレ−ムバッファ−６０からスパンＺバッファ−
５２にＺ値をプリフェッチし、スパンＺおよびカラ−バ
ッファ−５４のＺ値とカラ−値を書き込むために、同時
にフレ−ムバッファ−６０をアクセスすることができ
る。

【００２２】したがって、アクセス時間が７０ｎｓのメ
モリを基準とする際に、ランダムリ−ドやライトモ−ド
サイクル時間は３０ｎｓなのに比べて、リ−ドモディフ
ァイライトサイクル時間は１７５ｎｓであるために、お
よそ２４％のフレ−ムバッファ−アクセスバンド幅が改
善できる。しかも、ペ−ジモ−ドサイクルの場合は３５
ｎｓでアクセス可能であるが、リ−ドモディファイライ
トサイクル時間は８５ｎｓであるために、およそ６０％
のフレ−ムバッファ−アクセスバンド幅を改善すること
ができる。

【００２３】本発明の他の実施例は、図８に示したよう
に、フレ−ムバッファ−８０のカラ−バッファ−８２の
Ｚ値の比較演算が遂行できるＺＤＲＡＭＺ値の比較器を
内蔵したＤＲＡＭからなるＺバッファ−８１およびラス
タ−エンジン７０の制御状態マシンのメモリ制御ロジッ
ク７２に比較結果を伝達するための外部制御ロジック７
１を構成する。３次元のグラフィックス処理に必要なＺ
値演算をメモリチップの内部で行うＺＤＲＡＭを利用し
てフレ−ムバッファ−バンド幅を改善することができ
る。

【００２４】図９を参照すれば、ＺＤＲＡＭは、既存の
ＤＲＡＭの構造およびサイクルは大きな変換がないよう
にし、ＤＲＡＭ内部に単位メモリの入出力ビット数に該
当する比較器８１Ａ、比較結果をラスタ−エンジン７０
の外部制御ロジック７１に伝達できる２つの外部ピンＬ
Ｔ，ＧＴ、および該ピンから比較結果情報を受け取って
メモリのライト信号をデコ−ディングするために、ラス
タ−エンジン７０内に備えられる外部制御ロジック７１
からなる。未説明の参照符号８１Ｂはデ−タ出力レジス
タ−で、８１Ｃはデ−タ入力レジスタ−で、８１Ｄは入
出力バッファ−で、８１Ｅはタイミングおよび制御部
で、８１Ｆはセルコア部でありカラムデコ−ダ，ロ−デ
コ−ダ，センス増幅器およびセルアレ−を含み、８１Ｇ
はカラムアドレスバッファ−で、そして８１Ｈはロ−ア
ドレスバッファ−である。

【００２５】図１０を参照すれば、外部制御ロジック７
１は、メモリライトデコ−ディング信号を発生するロジ
ックであり、８ビットラインを有するメモリで３２ビッ
トＺバッファ−を構成する時のロジックを示す。８つの
メモリの各比較器８１Ａで発生する８対の比較結果情報
ＬＴ，ＧＴを入力して各比較結果信号をデコ−ディング
ブロックＢ０〜Ｂ７でそれぞれデコ−ディングしてライ
トイネ−ブル信号ＷＥおよびライトディスエ−ブル（wr
ite disable)信号ＷＤを発生する。８つのライトイネ−
ブル信号は、オアゲ−トＯＲ０に入力されて最終ライト
イネ−ブル信号を発生し、８つのライトディスエ−ブル
信号は、オアゲ−トＯＲ１に入力されてライトディスエ
−ブル信号として発生する。該ライトイネ−ブル信号あ
るいは該ライトディスエ−ブル信号によって、ラスタ−
エンジン７０のメモリ制御ロジック７２はライトイネ−
ブル信号を発生してフレ−ムバッファ−のライト制御信
号として提供する。

【００２６】ＺＤＲＡＭの比較動作サイクルは、基準Ｄ
ＲＡＭで提供するライトサイクルを変形して具現する。
ＤＲＡＭのレ−トライトサイクルは、出力イネ−ブル制
御されたライトサイクルとも言う。この方法によるメモ
リライトサイクルは、アドレッシングによるメモリチッ
プ内のセル指定が終わったのち、書き込む動作が行われ
る。ＤＲＡＭは、メモリセルアレ−がアドレッシングさ
れると、このアドレスに該当するメモリセルアレ−に貯
蔵されていたデ−タは、出力バッファ−８１Ｄの前端ま
で伝達される特性のために、レ−トライトサイクルでは
出力イネ−ブル信号／ＯＥを利用してセルからのデ−タ
がバッファ−を通じてチップ外部に出力されるのを防ぐ
ようになっている。ＺＤＲＡＭは、このようなＤＲＡＭ
のレ−トライトサイクル特性を利用する。

【００２７】図１１を参照して、図９の動作を説明すれ
ば、ロ−アドレスストロ−ブ信号／ＲＡＳの下降エッジ
１０２でロ−アドレスバッファ−８１Ｈによりアドレス
信号ＡＤＤＲのロ−アドレス信号１０６がセルコア部８
１Ｆのロ−デコ−ダに印加され、カラムアドレスストロ
−ブ信号／ＣＡＳの下降エッジ１０４でカラムアドレス
バッファ−８１Ｈによりアドレス信号ＡＤＤＲのカラム
アドレス信号１０８がセルコア部８１Ｆのカラムデコ−
ダに印加される。アドレッシングされたセルのデ−タ
（internal data)１１２は、入出力バッファ−８１Ｄと
比較器８１Ａとに供給される。ここで、入出力バッファ
−８１Ｄは、デ−タ１１２をラッチしているが、出力イ
ネ−ブル信号／ＯＥがハイ状態なので、ラッチされたデ
−タを出力するのではない。一方、新しいデ−タ（exte
rnal data)１１４もカラムアドレスストロ−ブ信号／Ｃ
ＡＳの下降エッジ１０４でデ−タライン８１Ｉを通じて
比較器８１Ａの入力端に直接供給される。したがって、
比較器８１Ａではセルから読み出されたデ−タ１１２と
入力されたデ−タ１１４とを比較して、その結果１１６
をラスタライザ−７０内の外部制御ロジック７１に出力
する。外部制御ロジック７１では、比較結果１１６をデ
コ−ディングし、メモリ制御ロジック７２では、デコ−
ディング結果を入力してライトイネ−ブル信号／ＷＥを
発生する。ライトイネ−ブル信号／ＷＥの下降エッジ１
０９に応答して、入力されたデ−タが入出力バッファ−
８１Ｄにラッチされてアドレッシングされたセルに書き
込まれたり、下降エッジ１０９から所定時間遅延された
後、出力イネ−ブル信号／ＯＥの下降エッジ１１１で入
出力バッファ−８１Ｄのデ−タがデ−タライン８１Ｉを
通じて出力されたりする。

【００２８】

【発明の効果】本発明では、一般的なグラフィックスシ
ステムにおいて３次元のグラフィックス演算のためのＺ
値比較動作は、リ−ドモディファイライトサイクルを使
用するが、ＺＤＲＡＭにおいてはメモリ内部でモディフ
ァイサイクルを遂行することにより、フレ−ムバッファ
−アクセスバンド幅をおよそ５０％改善することができ
る。

【図面の簡単な説明】

【図１】一般的なマルチプル方式のグラフィックスシス
テムの構成図である。

【図２】従来のグラフィックスシステムのラスタ−エン
ジンおよびフレ−ムバッファ−を説明するための図であ
る。

【図３】本発明による一実施例のグラフィックスシステ
ムのラスタ−エンジンおよびフレ−ムバッファ−を説明
するための図である。

【図４】図３に示したラスタ−エンジンの構成を示した
ブロック図である。

【図５】三角形内のスパンを説明するための図である。

【図６】図４に示したスパンＺバッファ−の一実施例を
示した図である。

【図７】図４に示したスパンＺおよびカラ−バッファ−
の一実施例を示した図である。

【図８】本発明による他の実施例のグラフィックスシス
テムのラスタ−エンジンおよびフレ−ムバッファ−を説
明するための図である。

【図９】比較器を内蔵したメモリを利用して具現した、
図８に示したＺバッファ−の一実施例を示した図であ
る。

【図１０】図７の制御ロジックの回路構成図である。

【図１１】本発明の他の実施例の動作説明のための波形
図である。

【符号の説明】

５０ ラスタ−エンジン ５２ スパンＺバッファ− ５３ アドレス発生器 ５４ カラ−バッファ− ５５ 制御状態マシン ５６ 入力ファイルレジスタ− ５７ スパン発生器 ５８ ＲＧＢＺチャネル ６０ フレ−ムバッファ− ７０ ラスタ−エンジン ７２ 制御ロジック ８０ フレ−ムバッファ− ８１ Ｚバッファ− ８１Ａ 比較器 ８１Ｂ デ−タ入力レジスタ− ８１Ｃ デ−タ出力レジスタ− ８１Ｄ Ｉ／Ｏバッファ− ８１Ｅ タイミングおよび制御部 ８１Ｆ セルコア部 ８１Ｇ カラムアドレスバッファ− ８１Ｈ ロ−アドレスバッファ− ８２ カラ−バッファ− １０６ ロ− １０８ カラム １１２ セルデ−タ １１４ 新しいデ−タ １１６ 比較結果

Claims (4)

【特許請求の範囲】
1. 【請求項１】 フレ−ムバッファ−から第１スパンを補
   間して第１スパンＺバッファ−でＺ値比較演算を遂行し
   ているうちに、スパン発生器では第１スパンの座標値か
   ら第２スパンの座標値を求めてフレ−ムバッファ−から
   第２スパンのＺ値を前記フレ−ムバッファ−の１つのメ
   モリバンクから第２スパンＺバッファ−へプリフェッチ
   し、前記第１スパンＺバッファ−での比較演算結果の新
   たなＺ値とラスタ−エンジンで計算されたカラ−値とを
   第１スパンＺおよびカラ−バッファ−に一時的に貯蔵す
   るうちに第２スパンＺおよびカラ−バッファ−に貯蔵さ
   れた以前スパンのＺ値とカラ−値とを前記フレ−ムバッ
   ファ−の他のメモリバンクに書き込むことを特徴とする
   グラフィックスシステムの信号処理方法。
2. 【請求項２】 ラスタ−エンジンで計算されたＺ値とカ
   ラ−値とをバッファリングするフレ−ムバッファ−を備
   えるグラフィックスシステムの信号処理装置において、 前記ラスタ−エンジンは前記フレ−ムメモリの第１メモ
   リバンクからプリフェッチされた第１スパンのＺを貯蔵
   し、新しいＺ値と比較演算する第１スパンＺバッファ−
   と、 前記第１スパンＺバッファ−の比較演算の間に第２スパ
   ンのＺ値をプリフェッチして貯蔵する第２スパンＺバッ
   ファ−と、 前記第１スパンＺバッファ−の比較演算結果の新たなＺ
   値と計算された第１スパンのカラ−値を一時貯蔵する第
   １スパンＺおよびカラ−バッファ−と、 前記第１スパンＺおよびカラ−バッファ−の書き込みの
   間に貯蔵された以前のスパンのＺ値とカラ−値とを前記
   フレ−ムバッファ−の他のメモリバンクに書き込む第２
   スパンＺおよびカラ−バッファ−と、を備えたことを特
   徴とするグラフィックスシステムの信号処理装置。
3. 【請求項３】 フレ−ムバッファ−のＺバッファ−のセ
   ル書き込みアドレッシングにより出力バッファ−の前端
   に書き込まれているＺ値とラスタ−エンジンで計算され
   伝達された新しいＺ値をＺバッファ−内の比較器で比較
   し、その比較結果をラスタ−エンジンのメモリ制御ロジ
   ックに伝達し、該伝達に応答して発生したメモリ制御ロ
   ジックのライトイネ−ブル信号によって新しいＺ値およ
   びカラ−値をフレ−ムバッファ−に書き込むことを特徴
   とするグラフィックスシステムの信号処理方法。
4. 【請求項４】 ラスタ−エンジンで計算されたＺ値とカ
   ラ−値とをバッファリングするフレ−ムバッファ−を具
   備するグラフィックスシステムの信号処理装置におい
   て、 前記フレ−ムバッファ−はカラ−バッファ−とＺ比較演
   算とを内部で遂行し、その結果、信号が出力できるＺバ
   ッファ−を具備し、 前記ラスタ−エンジンは前記フレ−ムバッファ−のＺバ
   ッファ−から出力されるＺ比較演算の結果をデコ−ディ
   ングしてライト制御信号を発生する外部制御ロジック
   と、 前記ライト制御信号に応答して前記フレ−ムバッファ−
   のカラ−バッファ−とＺバッファ−とにライトイネ−ブ
   ル信号を発生するメモリ制御ロジックと、を備えたこと
   を特徴とするグラフィックスシステムの信号制御方法。