JPH08154088A - Phase adjusting circuit - Google Patents
Phase adjusting circuitInfo
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- JPH08154088A JPH08154088A JP6293049A JP29304994A JPH08154088A JP H08154088 A JPH08154088 A JP H08154088A JP 6293049 A JP6293049 A JP 6293049A JP 29304994 A JP29304994 A JP 29304994A JP H08154088 A JPH08154088 A JP H08154088A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、マスタ装置とマスタ装
置に同期するスレーブ装置からなる通信装置間のデータ
伝送に関し、特に、データ信号の装置内伝送遅延時間を
短縮する技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to data transmission between a communication device composed of a master device and a slave device synchronized with the master device, and more particularly to a technique for shortening the intra-device transmission delay time of a data signal.
【０００２】[0002]
【従来の技術】図２は、従来の位相調整回路を含む通信
装置の一例を示す図である。2. Description of the Related Art FIG. 2 is a diagram showing an example of a communication device including a conventional phase adjusting circuit.
【０００３】図２に示す従来例は、マスタ装置２０１お
よびスレーブ装置２０２から構成されており、その位相
調整回路としては、マスタ装置２０１内にクロック及び
フレーム乗せ替え部２０４が設けられている。The conventional example shown in FIG. 2 is composed of a master device 201 and a slave device 202, and a clock and frame transfer section 204 is provided in the master device 201 as a phase adjusting circuit thereof.
【０００４】以下に、図２に示す通信装置におけるデー
タの送受信動作について説明する。まず、マスタ装置２
０１内のマスタ送受信部２０３にて、データの出力のタ
イミングを規定する送信クロック信号Ｓ５１およびデー
タを情報毎に区切るための送信フレーム信号Ｓ５２が生
成されてスレーブ装置２０２へ出力され、それとともに
送信データＳ５３がマスタ装置２０１からスレーブ装置
２０２へ送られる。そして、スレーブ装置２０２では、
マスタ装置２０１から受信した送信クロック信号Ｓ５１
および送信フレーム信号Ｓ５２がそれぞれ受信クロック
信号Ｓ６１および受信フレーム信号Ｓ６２としてマスタ
装置２０１へ折り返し出力され、それとともにスレーブ
装置２０２内に設けられたスレーブ送受信部２０５から
送信データ信号Ｓ５３に応じた受信データ信号Ｓ６３が
マスタ装置２０１へ送られる。A data transmission / reception operation in the communication apparatus shown in FIG. 2 will be described below. First, the master device 2
In the master transmission / reception unit 203 within 01, a transmission clock signal S51 that defines the timing of data output and a transmission frame signal S52 that divides the data for each information are generated and output to the slave device 202. S53 is sent from the master device 201 to the slave device 202. Then, in the slave device 202,
Transmission clock signal S51 received from master device 201
And the transmission frame signal S52 are respectively returned to the master device 201 as the reception clock signal S61 and the reception frame signal S62, and at the same time, the slave transmission / reception unit 205 provided in the slave device 202 receives the reception data signal according to the transmission data signal S53. S63 is sent to the master device 201.
【０００５】ここで、マスタ装置２０１にスレーブ装置
２０２から送信されてきた受信クロック信号Ｓ６１およ
び受信フレーム信号Ｓ６２は、マスタ装置２０１とスレ
ーブ装置２０２間の伝送動作により、マスタ送受信部２
０３にて生成された時点での送信クロック信号Ｓ５１お
よび送信フレーム信号Ｓ５２と比べて位相に遅れが生じ
ている。このため、マスタ送受信部２０３内における送
信データ信号Ｓ５３と受信データ信号Ｓ６３の位相は同
期していない。Here, the reception clock signal S61 and the reception frame signal S62 transmitted from the slave device 202 to the master device 201 are transmitted by the master transmission / reception unit 2 by the transmission operation between the master device 201 and the slave device 202.
The phase is delayed compared to the transmission clock signal S51 and the transmission frame signal S52 at the time of generation in 03. Therefore, the phases of the transmission data signal S53 and the reception data signal S63 in the master transmission / reception unit 203 are not synchronized.
【０００６】そこで、位相調整回路として設けられたク
ロック及びフレーム乗せ替え部２０４において、マスタ
送受信部２０３内における送信データ信号Ｓ５３と受信
データ信号Ｓ６３の位相を同期させるための操作が行な
われる。Therefore, an operation for synchronizing the phases of the transmission data signal S53 and the reception data signal S63 in the master transmission / reception unit 203 is performed in the clock and frame transfer unit 204 provided as the phase adjustment circuit.
【０００７】以下に位相調整回路であるクロックおよび
フレーム乗せ替え部２０４の動作について説明する。The operation of the clock and frame transfer unit 204, which is a phase adjustment circuit, will be described below.
【０００８】スレーブ装置２０２からマスタ装置２０１
に送られてきた受信データ信号Ｓ６３は、スレーブ装置
２０２から出力された受信クロック信号Ｓ６１および受
信フレーム信号Ｓ６２のタイミングでクロック及びフレ
ーム乗せ替え部２０４内に設けられたデータ一時記憶回
路（不図示）に書き込まれる。From slave device 202 to master device 201
The received data signal S63 sent to the slave device 202 is a data temporary storage circuit (not shown) provided in the clock and frame transfer unit 204 at the timing of the received clock signal S61 and the received frame signal S62 output from the slave device 202. Written in.
【０００９】その後、マスタ装置２０１内の送信クロッ
ク信号Ｓ５１および送信フレーム信号Ｓ５２のタイミン
グで、受信データ信号Ｓ６３がデータ一時記憶回路から
読み出される。Thereafter, the reception data signal S63 is read from the data temporary storage circuit at the timing of the transmission clock signal S51 and the transmission frame signal S52 in the master device 201.
【００１０】これにより、受信データ信号Ｓ６３は、マ
スタ装置２０１内の送信クロック信号Ｓ５１と送信フレ
ーム信号Ｓ５２の位相にそれぞれ同期したデータ信号と
して、マスタ送受信部２０３へ送出される。As a result, the received data signal S63 is sent to the master transmission / reception section 203 as a data signal synchronized with the phases of the transmission clock signal S51 and the transmission frame signal S52 in the master device 201.
【００１１】このようにして従来の位相調整回路では、
マスタ装置２０１およびスレーブ装置２０２から構成さ
れる通信装置におけるマスタ装置２０１内のマスタ送受
信部２０３とスレーブ装置２０２内のスレーブ送受信部
２０４の間の、クロック位相およびフレーム位相の同期
を維持したデータ伝送を可能にしている。Thus, in the conventional phase adjusting circuit,
In a communication device including a master device 201 and a slave device 202, data transmission is performed between a master transceiver unit 203 in the master device 201 and a slave transceiver unit 204 in the slave device 202 while maintaining synchronization of a clock phase and a frame phase. It is possible.
【００１２】[0012]
【発明が解決しようとする課題】しかしながら、上述し
た従来の位相調整回路では、マスタ装置およびスレーブ
装置から構成される通信装置におけるデータ伝送を、ク
ロック位相およびフレーム位相の同期を維持した状態で
行なわせるために、マスタ装置内のクロック及びフレー
ム乗せ替え部にて、スレーブ装置からの受信データ信号
を一時記憶させ、マスタ装置内のクロック位相およびフ
レーム位相に同期させて読み出している。そのため、デ
ータが書き込まれてから読み出されるまでに遅延が生
じ、データ信号の装置内伝送遅延時間を大きくするとい
う問題点がある。However, in the above-described conventional phase adjustment circuit, the data transmission in the communication device composed of the master device and the slave device is performed while maintaining the synchronization of the clock phase and the frame phase. For this purpose, the clock and frame transfer unit in the master device temporarily stores the received data signal from the slave device and reads it in synchronization with the clock phase and frame phase in the master device. Therefore, there is a problem that a delay occurs between the writing of data and the reading of the data, and the transmission delay time of the data signal in the device is increased.
【００１３】本発明は、上述した従来の技術が有する問
題点に鑑みてなされたものであって、マスタ装置および
スレーブ装置から構成される通信装置におけるデータ伝
送を、データ信号の装置内伝送遅延時間を大きくするこ
となく、クロック位相およびフレーム位相を同期させて
行なうことができる位相調整回路を提供することを目的
とする。The present invention has been made in view of the problems of the above-mentioned conventional technique, and is for data transmission in a communication device composed of a master device and a slave device, the transmission delay time of the data signal in the device. An object of the present invention is to provide a phase adjustment circuit that can perform the clock phase and the frame phase in synchronism with each other without increasing the value.
【００１４】[0014]
【課題を解決するための手段】上記目的を達成するため
本発明は、データを送受信するための送受信部をそれぞ
れ有するマスタ装置およびスレーブ装置から構成される
通信装置において前記マスタ装置の送信データ信号およ
び受信データ信号の位相を同期させるために前記マスタ
装置内に設けられる位相調整回路であって、前記マスタ
装置から前記スレーブ装置へフレーム信号を生成し出力
する受信フレーム生成部と、前記マスタ装置内の送受信
部にて生成されたフレーム信号と前記受信フレーム生成
部にて生成されて前記スレーブ装置から折り返し送信さ
れてきたフレーム信号との位相差を検出する位相比較部
と、前記スレーブ装置から受信したクロック信号と前記
マスタ装置内のクロック信号とを用いて前記スレーブ装
置から受信したクロックを同期させるクロック乗せ替え
部とを有し、前記受信フレーム生成部は、前記位相比較
部の検出結果により前記マスタ装置内の送受信部にて生
成されたフレーム信号と前記受信フレーム生成部にて生
成されて前記スレーブ装置から折り返し送信されてきた
フレーム信号との位相差をなくすようにその出力の位相
量を調整することを特徴とする。In order to achieve the above object, the present invention provides a transmission data signal of the master device in a communication device including a master device and a slave device each having a transmitting / receiving unit for transmitting and receiving data. A phase adjustment circuit provided in the master device for synchronizing the phase of a received data signal, wherein a reception frame generation unit that generates and outputs a frame signal from the master device to the slave device, and in the master device A phase comparison unit that detects a phase difference between the frame signal generated by the transmission / reception unit and the frame signal generated by the reception frame generation unit and transmitted back from the slave device; and a clock received from the slave device. Signal received from the slave device using a signal and a clock signal in the master device. A clock switching unit that synchronizes clocks, and the received frame generation unit is configured to provide the received frame generation unit and the frame signal generated by the transmission / reception unit in the master device according to the detection result of the phase comparison unit. The phase amount of the output is adjusted so as to eliminate the phase difference from the frame signal generated by the slave device and transmitted back from the slave device.
【００１５】また、前記位相比較部および前記受信フレ
ーム生成部は、前記位相差がなくなるまで繰返し動作す
ることを特徴とする。Further, the phase comparison unit and the reception frame generation unit are repeatedly operated until the phase difference disappears.
【００１６】[0016]
【作用】上記のように構成された本発明では、受信フレ
ーム生成部にて生成されてスレーブ装置へ出力されたフ
レーム信号がスレーブ装置から折り返し送信されてき
て、位相比較部に入力される。位相比較部では、受信フ
レーム生成部にて生成されてスレーブ装置から折り返し
送信されてきたフレーム信号と、マスタ装置内のフレー
ム信号との位相差が検出され、その検出結果より受信フ
レーム生成部にて位相差がなくなるようなフレーム信号
が新たに生成される。そのため、マスタ装置において受
信データが送られてきてからあらためてフレームを乗せ
替えることなく、フレーム位相を同期させてデータ伝送
が行なわれる。In the present invention configured as described above, the frame signal generated by the reception frame generation unit and output to the slave device is looped back from the slave device and input to the phase comparison unit. In the phase comparison unit, the phase difference between the frame signal generated in the reception frame generation unit and transmitted back from the slave device and the frame signal in the master device is detected, and in the reception frame generation unit from the detection result. A frame signal that eliminates the phase difference is newly generated. Therefore, after the received data is sent from the master device, the data transmission is performed by synchronizing the frame phase without transferring the frame again.
【００１７】[0017]
【実施例】図１は、本発明の位相調整回路を含む通信装
置の一実施例を示す図である。1 is a diagram showing an embodiment of a communication device including a phase adjusting circuit according to the present invention.
【００１８】本実施例における位相調整回路を含む通信
装置は図１に示すように、マスタ装置１０１とスレーブ
装置１０２とから主に構成され、各々の間で通信が行な
われる。As shown in FIG. 1, the communication device including the phase adjusting circuit in this embodiment is mainly composed of a master device 101 and a slave device 102, and communication is performed between them.
【００１９】マスタ装置１０１内には、マスタ装置１０
１内のクロック信号とフレーム信号を生成し、スレーブ
装置１０２との間でデータ信号を送受信するマスタ送受
信部１０３が設けられ、また、位相調整回路としてクロ
ック乗せ替え部１０６、受信フレーム生成部１０４およ
び位相比較部１０５とが設けられている。In the master device 101, the master device 10
1, a master transmission / reception unit 103 that generates a clock signal and a frame signal in 1 and transmits / receives a data signal to / from the slave device 102 is provided, and a clock transfer unit 106, a reception frame generation unit 104, and The phase comparison unit 105 is provided.
【００２０】スレーブ装置１０２内には、マスタ装置１
０１からの送信データ信号に応じた受信データ信号を出
力するスレーブ送受信部１０７が設けられている。In the slave device 102, the master device 1
A slave transmission / reception unit 107 that outputs a reception data signal according to the transmission data signal from 01 is provided.
【００２１】マスタ装置１０１内に設けられた位相調整
回路は、受信フレーム生成部１０４にて生成され、スレ
ーブ装置１０２に出力された受信フレーム信号Ｓ２２が
スレーブ装置１０２から折り返し送信されてきても同期
を維持できるようにスレーブ装置１０２から基準フレー
ム信号Ｓ３２としてフィードバックする構成とされてい
る。このフィードバック系では、基準フレーム信号Ｓ３
２は、位相比較部１０５に入力されて送信フレーム信号
Ｓ１２との位相が比較され、位相差がなくなるような受
信フレーム信号Ｓ２２が再度受信フレーム生成部１０４
にて生成されてスレーブ装置１０２へ出力される構成と
なっている。また、クロック乗せ替え部１０６は、スレ
ーブ装置１０２から出力された受信クロック信号Ｓ２１
をマスタ装置１０１内の送信クロック信号Ｓ１１にリタ
イミイングしている。The phase adjusting circuit provided in the master device 101 is synchronized even if the reception frame signal S22 generated by the reception frame generation unit 104 and output to the slave device 102 is transmitted back from the slave device 102. The slave device 102 is configured to feed back the reference frame signal S32 so as to maintain it. In this feedback system, the reference frame signal S3
2 is input to the phase comparison unit 105 to be compared in phase with the transmission frame signal S12, and the reception frame signal S22 that eliminates the phase difference is received again by the reception frame generation unit 104.
And is output to the slave device 102. The clock transfer unit 106 also receives the received clock signal S21 output from the slave device 102.
To the transmit clock signal S11 in the master device 101.
【００２２】以下に、本実施例の位相調整回路による通
信装置の位相調整動作について説明する。The phase adjustment operation of the communication device by the phase adjustment circuit of this embodiment will be described below.
【００２３】まず、マスタ送受信部１０３からスレーブ
装置１０２へ送信クロック信号Ｓ１１および送信フレー
ム信号Ｓ１２が出力され、それとともに送信データ信号
Ｓ１３が送信される。First, the master transmitter / receiver 103 outputs a transmission clock signal S11 and a transmission frame signal S12 to the slave device 102, and at the same time, transmits a transmission data signal S13.
【００２４】同時に、受信フレーム生成部１０４にて送
信フレーム信号Ｓ１２と同じ信号が生成されて受信フレ
ーム信号Ｓ２２としてスレーブ装置１０２へ送信され
る。At the same time, the reception frame generator 104 generates the same signal as the transmission frame signal S12 and transmits it to the slave device 102 as the reception frame signal S22.
【００２５】すると、送信された受信フレーム信号Ｓ２
２はスレーブ装置１０２にて基準フレーム信号Ｓ３２と
してマスタ装置１０１に折り返され、位相比較部１０５
に入力される。Then, the received frame signal S2 transmitted
2 is returned to the master device 101 as the reference frame signal S32 by the slave device 102, and the phase comparison unit 105
Is input to
【００２６】そこで、基準フレーム信号Ｓ３２は、マス
タ送受信部１０３にて生成された送信フレーム信号Ｓ１
２との位相が比較され、マスタ装置１０１およびスレー
ブ装置１０２間の伝送遅延により生じた位相差が検出さ
れる。Therefore, the reference frame signal S32 is the transmission frame signal S1 generated by the master transmission / reception unit 103.
The phase difference with 2 is compared, and the phase difference caused by the transmission delay between the master device 101 and the slave device 102 is detected.
【００２７】位相比較部１０５において検出された結果
により、基準フレーム信号Ｓ３２の位相がマスタ送受信
部１０３にて生成された送信フレーム信号Ｓ１２の位相
に同期できるような受信フレーム信号Ｓ２２を生成する
ための位相調整制御信号が受信フレーム生成部１０４に
送られる。Based on the result detected by the phase comparison unit 105, the reception frame signal S22 is generated so that the phase of the reference frame signal S32 can be synchronized with the phase of the transmission frame signal S12 generated by the master transmission / reception unit 103. The phase adjustment control signal is sent to the reception frame generation unit 104.
【００２８】受信フレーム生成部１０４では、位相比較
部１０５から送られてきた位相調整制御信号に従って、
新たな受信フレーム信号Ｓ２２が生成されてスレーブ装
置１０２に送信される。この位相比較部１０５および受
信フレーム生成部１０４による動作は基準フレーム信号
Ｓ３２と送信フレーム信号Ｓ１２との位相差がなくなる
まで続けられる。In the received frame generator 104, according to the phase adjustment control signal sent from the phase comparator 105,
A new reception frame signal S22 is generated and transmitted to the slave device 102. The operations by the phase comparison unit 105 and the reception frame generation unit 104 are continued until there is no phase difference between the reference frame signal S32 and the transmission frame signal S12.
【００２９】そして、スレーブ送受信部１０７から、送
信データ信号Ｓ１３に応じた受信データ信号Ｓ２３が受
信クロック信号Ｓ２１とともにマスタ装置１０１へ送信
される。Then, the slave transmission / reception section 107 transmits the reception data signal S23 corresponding to the transmission data signal S13 to the master device 101 together with the reception clock signal S21.
【００３０】その後、クロック乗せ替え部１０６にてス
レーブ装置１０２から送られてくる受信クロック信号Ｓ
２１がマスタ送受信部１０３にて生成された送信クロッ
ク信号Ｓ１１にリタイミングされることにより、受信デ
ータ信号Ｓ２３はマスタ送受信部１０３にて生成された
送信クロック信号Ｓ１１と送信フレーム信号Ｓ１２の位
相に同期したデータ信号として、マスタ送受信部１０３
へ送出される。Thereafter, the clock transfer unit 106 receives the received clock signal S sent from the slave device 102.
21 is retimed to the transmission clock signal S11 generated by the master transmission / reception unit 103, so that the reception data signal S23 is synchronized with the phase of the transmission clock signal S11 generated by the master transmission / reception unit 103 and the transmission frame signal S12. The master transmitter / receiver 103
Sent to
【００３１】このようにして本発明の位相調整回路で
は、マスタ装置１０１およびスレーブ装置１０２から構
成される通信装置におけるマスタ装置１０１内のマスタ
送受信部１０３とスレーブ装置１０２内のスレーブ送受
信部１０７の間の、クロック位相およびフレーム位相の
同期を維持したデータ伝送を可能にしている。As described above, in the phase adjusting circuit of the present invention, between the master transmitting / receiving unit 103 in the master device 101 and the slave transmitting / receiving unit 107 in the slave device 102 in the communication device including the master device 101 and the slave device 102. It enables data transmission while maintaining the synchronization of the clock phase and the frame phase.
【００３２】[0032]
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載するような効果を奏する。Since the present invention is constructed as described above, it has the following effects.
【００３３】請求項１に記載のものにおいては、マスタ
装置内に、スレーブ装置に出力するためのフレーム信号
を生成する受信フレーム生成部と、マスタ送受信部にて
生成されたフレーム信号と受信フレーム生成部にて生成
されてスレーブ装置から折り返し送信されてきたフレー
ム信号との位相差を検出する位相比較部とが設けられ、
さらに、受信フレーム生成部が位相比較部の検出結果に
より位相差をなくすフレーム信号をあらためて生成する
機能を有することにより、スレーブ装置からデータが送
られてきた時にはすでに、送信フレーム信号と受信フレ
ーム信号との位相が同期していて、マスタ装置内におけ
るフレーム乗せ替え時間が不要となる。そのため、デー
タ信号の装置内伝送遅延時間を大きくすることなく、ク
ロック位相およびフレーム位相を同期させてデータ伝送
を行なうことができる。According to a first aspect of the present invention, in the master device, a reception frame generation unit that generates a frame signal to be output to the slave device, a frame signal generated by the master transmission / reception unit, and a reception frame generation unit. And a phase comparison unit for detecting a phase difference between the frame signal generated by the unit and transmitted back from the slave device.
Further, since the reception frame generation unit has a function of generating a frame signal for eliminating the phase difference based on the detection result of the phase comparison unit, when the data is transmitted from the slave device, the transmission frame signal and the reception frame signal are already generated. Since the phases are synchronized, the frame changing time in the master device becomes unnecessary. Therefore, data transmission can be performed by synchronizing the clock phase and the frame phase without increasing the transmission delay time of the data signal in the device.
【００３４】請求項２に記載のものにおいては、位相比
較部および受信フレーム生成部が、マスタ送受信部にて
生成されたフレーム信号と受信フレーム生成部にて生成
されて、スレーブ装置から折り返し送られてきたフレー
ム信号との位相差がなくなるまで繰返し動作することに
よりさらに正確に同期したデータ伝送を行なうことがで
きる。According to a second aspect of the present invention, the phase comparison section and the reception frame generation section generate the frame signal generated by the master transmission / reception section and the reception frame generation section and are sent back from the slave device. By repeating the operation until there is no phase difference from the received frame signal, more accurate synchronized data transmission can be performed.
【図１】本発明の位相調整回路の一実施例を示す図であ
る。FIG. 1 is a diagram showing an embodiment of a phase adjustment circuit of the present invention.
【図２】従来の位相調整回路の一例を示す図である。FIG. 2 is a diagram showing an example of a conventional phase adjustment circuit.
１０１ マスタ装置 １０２ スレーブ装置 １０３ マスタ送受信部 １０４ 受信フレーム生成部 １０５ 位相比較部 １０６ クロック乗せ替え部 １０７ スレーブ送受信部 Ｓ１１ 送信クロック信号 Ｓ１２ 送信フレーム信号 Ｓ１３ 送信データ信号 Ｓ２１ 受信クロック信号 Ｓ２２ 受信フレーム信号 Ｓ２３ 受信データ信号 Ｓ３２ 基準フレーム信号 Reference Signs List 101 master device 102 slave device 103 master transmission / reception unit 104 reception frame generation unit 105 phase comparison unit 106 clock transfer unit 107 slave transmission / reception unit S11 transmission clock signal S12 transmission frame signal S13 transmission data signal S21 reception clock signal S22 reception frame signal S23 reception Data signal S32 Reference frame signal
Claims (2)
れぞれ有するマスタ装置およびスレーブ装置から構成さ
れる通信装置において前記マスタ装置の送信データ信号
および受信データ信号の位相を同期させるために前記マ
スタ装置内に設けられる位相調整回路であって、 前記マスタ装置から前記スレーブ装置へフレーム信号を
生成し出力する受信フレーム生成部と、 前記マスタ装置内の送受信部にて生成されたフレーム信
号と前記受信フレーム生成部にて生成されて前記スレー
ブ装置から折り返し送信されてきたフレーム信号との位
相差を検出する位相比較部と、 前記スレーブ装置から受信したクロック信号と前記マス
タ装置内のクロック信号とを用いて前記スレーブ装置か
ら受信したデータ信号のクロックを同期させるクロック
乗せ替え部とを有し、 前記受信フレーム生成部は、前記位相比較部の検出結果
により前記マスタ装置内の送受信部にて生成されたフレ
ーム信号と前記受信フレーム生成部にて生成されて前記
スレーブ装置から折り返し送信されてきたフレーム信号
との位相差をなくすようにその出力の位相量を調整する
ことを特徴とする位相調整回路。1. In a communication device including a master device and a slave device each having a transmission / reception unit for transmitting / receiving data, in the master device for synchronizing the phases of a transmission data signal and a reception data signal of the master device. A phase adjustment circuit provided in the master device, a received frame generation unit for generating and outputting a frame signal from the master device to the slave device, a frame signal generated by a transmission / reception unit in the master device, and the received frame generation unit. A phase comparison unit for detecting a phase difference between the frame signal generated by the unit and transmitted back from the slave device; and a clock signal received from the slave device and a clock signal in the master device, Clock replacement to synchronize the clock of the data signal received from the slave device The received frame generation unit is generated by the transmission / reception unit in the master device according to the detection result of the phase comparison unit and the received frame generation unit is generated from the slave device. A phase adjustment circuit which adjusts the phase amount of its output so as to eliminate the phase difference from the frame signal transmitted back and forth.
て、 前記位相比較部および前記受信フレーム生成部は、前記
位相差がなくなるまで繰返し動作することを特徴とする
位相調整回路。2. The phase adjustment circuit according to claim 1, wherein the phase comparison section and the reception frame generation section operate repeatedly until the phase difference disappears.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6293049A JPH08154088A (en) | 1994-11-28 | 1994-11-28 | Phase adjusting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6293049A JPH08154088A (en) | 1994-11-28 | 1994-11-28 | Phase adjusting circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08154088A true JPH08154088A (en) | 1996-06-11 |
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ID=17789822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6293049A Pending JPH08154088A (en) | 1994-11-28 | 1994-11-28 | Phase adjusting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08154088A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7869599B2 (en) | 2003-10-10 | 2011-01-11 | Nec Corporation | Quantum cryptography key distributing system and synchronizing method used in the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0420027A (en) * | 1990-05-15 | 1992-01-23 | Oki Electric Ind Co Ltd | Synchronizing matching circuit |
-
1994
- 1994-11-28 JP JP6293049A patent/JPH08154088A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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