JPH08148508A - Formation of electrode for semiconductor device - Google Patents
Formation of electrode for semiconductor deviceInfo
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- JPH08148508A JPH08148508A JP28761594A JP28761594A JPH08148508A JP H08148508 A JPH08148508 A JP H08148508A JP 28761594 A JP28761594 A JP 28761594A JP 28761594 A JP28761594 A JP 28761594A JP H08148508 A JPH08148508 A JP H08148508A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、高性能な半導体装置、
例えば化合物半導体装置に於けるゲート電極などを形成
するのに好適な半導体装置の電極形成方法に関する。BACKGROUND OF THE INVENTION The present invention relates to a high performance semiconductor device,
For example, the present invention relates to a method for forming an electrode of a semiconductor device suitable for forming a gate electrode or the like in a compound semiconductor device.
【０００２】一般に、高性能を要求される半導体装置、
特に、化合物半導体装置に於けるゲート電極としては、
Ｔ型或いはマッシュルーム型と呼ばれる電極が多用され
ている。Generally, semiconductor devices which are required to have high performance,
Particularly, as a gate electrode in a compound semiconductor device,
Electrodes called T type or mushroom type are often used.
【０００３】現在、斯かる半導体装置も、他の半導体装
置と同様、微細化されつつあり、それに伴い、前記形式
の電極を制御性良く形成する手段が求められているとこ
ろであり、本発明は、それに応えることができる。At present, such a semiconductor device is being miniaturized like other semiconductor devices, and accordingly, means for forming electrodes of the above type with good controllability is being demanded. I can respond to that.
【０００４】[0004]
【従来の技術】図６及び図７はＴ型ゲート電極を形成す
る従来の技術を説明する為の工程要所に於ける半導体装
置を表す要部切断側面図であり、以下、これ等の図を参
照しつつ解説する。2. Description of the Related Art FIGS. 6 and 7 are side sectional views showing a main part of a semiconductor device at a process step for explaining a conventional technique for forming a T-type gate electrode. It will be explained with reference to.
【０００５】図６の（Ａ）参照 ６−（１） 半導体基板１上に絶縁膜２を形成し、その上にフォト・
レジスト膜３を積層して形成する。See FIG. 6A. 6- (1) An insulating film 2 is formed on a semiconductor substrate 1 and a photo film is formed thereon.
The resist film 3 is laminated and formed.
【０００６】６−（２） フォト・レジスト膜３のパターニングを行って、電極コ
ンタクト窓形成用パターン３Ａを形成する。6- (2) The photoresist film 3 is patterned to form an electrode contact window forming pattern 3A.
【０００７】６−（３） パターニングされたフォト・レジスト膜３をマスクと
し、絶縁膜２のエッチングを行って電極コンタクト窓２
Ａを形成し、そのなかに半導体基板１の一部を表出させ
る。6- (3) The patterned photoresist film 3 is used as a mask to etch the insulating film 2 to form the electrode contact window 2
A is formed and part of the semiconductor substrate 1 is exposed.
【０００８】図６の（Ｂ）参照 ６−（４） 前記工程でエッチング・マスクとして用いたフォト・レ
ジスト膜３を除去してから、全面にゲート電極金属膜４
を形成する。See FIG. 6B. 6- (4) After removing the photoresist film 3 used as the etching mask in the above process, the gate electrode metal film 4 is formed on the entire surface.
To form.
【０００９】６−（５） ゲート電極金属膜４の上にフォト・レジスト膜５を積層
形成し、フォト・レジスト膜５のパターニングを行っ
て、図６の（Ａ）に示した電極コンタクト窓２Ａに位置
整合してゲート電極パターンを形成する。6- (5) A photoresist film 5 is laminated on the gate electrode metal film 4, and the photoresist film 5 is patterned to form an electrode contact window 2A shown in FIG. 6 (A). A gate electrode pattern is formed by aligning with.
【００１０】図７の（Ａ）参照 ７−（１） パターニングされたフォト・レジスト膜５をマスクとし
てゲート電極金属膜４のパターニングを行って、Ｔ型ゲ
ート電極４Ｇを形成する。7 (A) 7- (1) The gate electrode metal film 4 is patterned using the patterned photoresist film 5 as a mask to form a T-shaped gate electrode 4G.
【００１１】前記のようにして形成されたＴ型ゲート電
極４Ｇは、図７の（Ａ）に見られる構成になれば理想的
であるが、往々にして、図７の（Ｂ）に見られるよう
に、電極コンタクト窓２Ａと位置ずれした状態に形成さ
れ易い。The T-type gate electrode 4G formed as described above is ideal if it has the structure shown in FIG. 7A, but it is often found in FIG. 7B. Thus, it is likely to be formed in a state of being displaced from the electrode contact window 2A.
【００１２】即ち、図７の（Ｂ）に見られるような位置
ずれを起こすと、半導体素子の性能にバラツキを生ずる
虞があり、特に、前記工程の後、絶縁膜２を除去する工
程が入るのであるが、その際、図７の（Ｂ）に於いて、
向かって左側では、絶縁膜２を完全且つ容易に除去でき
るが、左側のエッチング時間内に右側はエッチングでき
ず、側面の深い箇所で残ってしまう。That is, if the displacement as shown in FIG. 7B occurs, the performance of the semiconductor element may vary, and in particular, a step of removing the insulating film 2 is performed after the above step. However, at that time, in FIG. 7B,
On the left side, the insulating film 2 can be completely and easily removed, but the right side cannot be etched within the etching time on the left side, and remains at a deep part of the side surface.
【００１３】この問題を解消するには、Ｔ型ゲート電極
のパターニングを一回のリソグラフィ工程で、且つ、電
極コンタクト窓と自己整合的に形成することが必要であ
り、そこで、二層レジスト膜を用いる技術が開発され
た。In order to solve this problem, it is necessary to pattern the T-type gate electrode in a single lithographic step and in a self-aligned manner with the electrode contact window. The technology used has been developed.
【００１４】図８及び図９は二層レジスト膜を用いる方
法を説明する為の工程要所に於ける半導体装置を表す要
部切断側面図である。FIG. 8 and FIG. 9 are side sectional views showing the principal part of the semiconductor device in the process steps for explaining the method of using the two-layer resist film.
【００１５】図８の（Ａ）参照 ８−（１） 半導体基板１１上に低感度レジスト膜１２及び高感度レ
ジスト膜１３を積層形成する。See FIG. 8A. 8- (1) A low sensitivity resist film 12 and a high sensitivity resist film 13 are laminated on a semiconductor substrate 11.
【００１６】８−（２） ゲート電極コンタクト窓のパターンをもつマスクを介し
て露光を行い且つ現像を行うと、同じ露光量であって
も、高感度レジスト膜１３は、低感度レジスト膜１２に
比較し、広い範囲に亙って露光されてしまうので、図示
のように、高感度レジスト膜１３に大きい開口１３Ａ
が、そして、低感度レジスト膜１２に小さい開口１２Ａ
が形成される。8- (2) When exposure and development are performed through a mask having a pattern of gate electrode contact windows, the high-sensitivity resist film 13 becomes the low-sensitivity resist film 12 even if the exposure amount is the same. By comparison, since the light is exposed over a wide range, a large opening 13A is formed in the high-sensitivity resist film 13 as illustrated.
, And a small opening 12A in the low-sensitivity resist film 12.
Is formed.
【００１７】図８の（Ｂ）参照 ８−（３） Ａｌなどのゲート電極金属膜１４を開口１３Ａ及び開口
１２Ａ内も含めた全面に成膜する。See FIG. 8B. 8- (3) A gate electrode metal film 14 of Al or the like is formed on the entire surface including the openings 13A and 12A.
【００１８】図９参照 ９−（１） 高感度レジスト膜１３及び低感度レジスト膜１２を溶解
するリフト・オフ法に依ってゲート電極金属膜１４の不
要部分を除去し、Ｔ型ゲート電極１４Ｇを得る。See FIG. 9 9- (1) The unnecessary portion of the gate electrode metal film 14 is removed by the lift-off method for dissolving the high-sensitivity resist film 13 and the low-sensitivity resist film 12, and the T-type gate electrode 14G is formed. obtain.
【００１９】[0019]
【発明が解決しようとする課題】前記図８及び図９につ
いて説明した二層レジスト膜を用いる方法に依ると、図
６及び図７について説明したＴ型ゲート電極４Ｇを形成
する方法と異なり、Ｔ型ゲート電極１４Ｇは、ゲート電
極コンタクト窓である小さい開口１２Ａと完全にセルフ
・アライメントで形成することができる。According to the method of using the two-layer resist film described with reference to FIGS. 8 and 9, unlike the method of forming the T-type gate electrode 4G described with reference to FIGS. The mold gate electrode 14G can be completely self-aligned with the small opening 12A which is the gate electrode contact window.
【００２０】然しながら、前記二層レジスト膜を用いる
方法では、リフト・オフ法を適用する為、ゲート電極の
材料はＡｌのような低融点の金属に限られてしまう。However, in the method using the two-layer resist film, since the lift-off method is applied, the material of the gate electrode is limited to a low melting point metal such as Al.
【００２１】本発明は、電極の材料を選ぶことなく、セ
ルフ・アライメント的にＴ型電極を形成できるようにす
る。The present invention enables the T-shaped electrode to be formed in a self-aligned manner without selecting the electrode material.
【００２２】[0022]
【課題を解決するための手段】図１乃至図３は本発明の
原理を説明する為の工程要所に於ける半導体装置の要部
切断側面図であり、以下、これ等の図を参照しつつ説明
する。1 to 3 are side sectional views of a main part of a semiconductor device at a process step for explaining the principle of the present invention. Hereinafter, these figures will be referred to. While explaining.
【００２３】図１の（Ａ）参照 １−（１） 半導体基板２１上に第一の絶縁膜２２及び第二の絶縁膜
２３を形成し、その上に開口２４Ａをもつレジスト膜２
４を形成する。1 (A) 1- (1) A resist film 2 having a first insulating film 22 and a second insulating film 23 formed on a semiconductor substrate 21 and an opening 24A formed thereon.
4 is formed.
【００２４】１−（２） レジスト膜２４をマスクとして第二の絶縁膜２３及び第
一の絶縁膜２２の異方性エッチングを行い、開口２４と
同じパターンの開口２３Ａ及び２２Ａを形成し、その中
に半導体基板２１の一部を表出させる。1- (2) Using the resist film 24 as a mask, the second insulating film 23 and the first insulating film 22 are anisotropically etched to form openings 23A and 22A having the same pattern as the opening 24. A part of the semiconductor substrate 21 is exposed inside.
【００２５】図１の（Ｂ）参照 １−（３） 主として第二の絶縁膜２３を等方性エッチングする適切
なエッチャントを選択し、図示されているように、第二
の絶縁膜２３をサイド・エッチングして開口２３Ａを拡
大する。See FIG. 1B. 1- (3) Select an appropriate etchant that isotropically etches the second insulating film 23 mainly, and as shown in the drawing, side the second insulating film 23. -Enlarge the opening 23A by etching.
【００２６】図２の（Ａ）参照 ２−（１） エッチング・マスクとして用いたレジスト膜２４を除去
してから、ゲート電極となる金属材料膜２５を形成す
る。2 (A). 2- (1) After removing the resist film 24 used as the etching mask, a metal material film 25 to be a gate electrode is formed.
【００２７】２−（２） 金属材料膜２５上に粘性が低いレジストなどを塗布して
平坦化膜２６を形成する。このようにすると、表面は開
口２３Ａや開口２２Ａの影響が現れない平坦なものとな
る。2- (2) A flattening film 26 is formed by coating a resist having low viscosity on the metal material film 25. By doing so, the surface becomes flat without being affected by the openings 23A and 22A.
【００２８】図２の（Ｂ）参照 ２−（３） 平坦化膜２６の全面エッチングを行って、金属材料膜２
５に於ける表面の一部を露出させる。このようにする
と、平坦化膜２６は、開口２３Ａの影響を受けた金属材
料膜２５に於ける凹所内のみに残留する。2 (B). 2- (3) The flattening film 26 is entirely etched to form the metal material film 2.
Expose a portion of the surface at 5. By doing so, the flattening film 26 remains only in the recess in the metal material film 25 affected by the opening 23A.
【００２９】図３参照 ３−（１） 金属材料膜２５の凹所内に残った平坦化膜２６をマスク
として、金属材料膜２５のエッチングを行ってゲート電
極２５Ｇを形成する。See FIG. 3 3- (1) The metal material film 25 is etched by using the flattening film 26 remaining in the recess of the metal material film 25 as a mask to form a gate electrode 25G.
【００３０】３−（２） この後、平坦化膜２６、第二の絶縁膜２３、第一の絶縁
膜２２を除去することでゲート電極２５Ｇは完成され
る。3- (2) After that, the gate electrode 25G is completed by removing the flattening film 26, the second insulating film 23, and the first insulating film 22.
【００３１】前記したところから、本発明に依る半導体
装置の電極形成方法に於いては、（１）半導体基板（例
えば化合物半導体基板２１）上に第一の絶縁膜（例えば
第一の絶縁膜であるＳｉ3 Ｎ4 膜２２）及び第一の絶縁
膜とはエッチング・レートを異にする第二の絶縁膜（例
えば第二の絶縁膜であるＳｉＯ2 膜２３）を形成する工
程と、次いで、電極コンタクト窓を形成する為の開口
（例えば開口２４Ａ）をもつレジスト膜（例えばレジス
ト膜２４）を第二の絶縁膜上に形成する工程と、次い
で、前記レジスト膜をマスクに第二の絶縁膜及び第一の
絶縁膜のエッチングを行って開口（例えば開口２３Ａと
２２Ａ）を形成する工程と、次いで、第二の絶縁膜に形
成された開口のみを選択的に拡大する為のエッチングを
行う工程と、次いで、前記レジスト膜を除去してから第
二の絶縁膜に形成された前記開口の影響に依る凹所が生
成される範囲の厚さで電極材料膜（例えばＷＳｉ膜２
５）を形成する工程と、次いで、前記電極材料膜に於け
る凹所を埋め且つ表面を平坦化する平坦化膜（例えばレ
ジスト膜２６）を形成する工程と、次いで、前記電極材
料膜の表面一部が露出すると共に前記凹所を埋める平坦
化膜のみが残る程度に前記平坦化膜のエッチ・バックを
行う工程と、次いで、前記凹所を埋める平坦化膜をマス
クとして前記電極材料膜のエッチングを行ってＴ型電極
（例えばＴ型ゲート電極２５Ｇ）を形成する工程とが含
まれてなることを特徴とするか、或いは、From the above, in the method of forming electrodes of a semiconductor device according to the present invention, (1) a first insulating film (for example, a first insulating film) is formed on a semiconductor substrate (for example, a compound semiconductor substrate 21). A step of forming a second insulating film (for example, a SiO 2 film 23 which is a second insulating film) having an etching rate different from that of a certain Si 3 N 4 film 22) and the first insulating film; A step of forming a resist film (for example, resist film 24) having an opening (for example, opening 24A) for forming an electrode contact window on the second insulating film, and then, using the resist film as a mask, the second insulating film And a step of etching the first insulating film to form openings (for example, the openings 23A and 22A), and then a step of selectively expanding only the openings formed in the second insulating film. And then, before After removing the resist film, the electrode material film (for example, the WSi film 2) is formed to a thickness in a range where a recess is formed due to the influence of the opening formed in the second insulating film.
5), then a step of forming a flattening film (for example, a resist film 26) that fills the recesses in the electrode material film and flattens the surface, and then the surface of the electrode material film A step of etching back the flattening film to such an extent that only a part of the flattening film that exposes the recess is left and then the flattening film that fills the recess is used as a mask for the electrode material film; Or a step of forming a T-type electrode (for example, a T-type gate electrode 25G) by etching, or
【００３２】（２）前記（１）に於いて、第二の絶縁膜
に形成された開口のみを選択的に拡大する為のエッチン
グを行った後、第三の絶縁膜を形成してからエッチ・バ
ックを行って第一の絶縁膜に形成された開口内にサイド
・ウォール（例えばサイド・ウォール２９）を形成して
電極コンタクト窓を狭小化する工程が含まれてなること
を特徴とする。(2) In the above (1), after etching for selectively enlarging only the opening formed in the second insulating film, the third insulating film is formed and then etched. A step of narrowing the electrode contact window by forming a side wall (for example, the side wall 29) inside the opening formed in the first insulating film by backing is included.
【００３３】[0033]
【作用】前記手段を採ることに依り、Ｔ型電極の形成は
一回のパターニングで済んでしまう。また、Ｔ型電極が
セルフ・アライメントで形成されるから、電極コンタク
ト窓に対し、位置ずれすることもない。更にまた、Ｔ型
電極の金属材料として、ＷＳｉなどの高融点金属を任意
に用いることができる。According to the above means, the T-type electrode can be formed by patterning only once. Further, since the T-shaped electrode is formed by self-alignment, it is not displaced with respect to the electrode contact window. Furthermore, a refractory metal such as WSi can be arbitrarily used as the metal material of the T-type electrode.
【００３４】[0034]
【実施例】本発明の原理を解説するのに用いた図１乃至
図３で説明されるプロセスに図４で説明されるプロセス
を加えて第一実施例として説明する。尚、本実施例で
は、ＡｌＧａＡｓ／ＧａＡｓ系材料を用いた高電子移動
度トランジスタ（ｈｉｇｈｅｌｅｃｔｒｏｎ ｍｏｂｉ
ｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）を対象と
している。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A first embodiment will be explained by adding the process explained in FIG. 4 to the process explained in FIGS. 1 to 3 used for explaining the principle of the present invention. In this example, a high electron mobility transistor (high electron mobility) using an AlGaAs / GaAs-based material is used.
It is intended for a light transmitter (HEMT).
【００３５】図１参照 １−（１） 例えば化学気相成長（ｃｈｅｍｉｃａｌ ｖａｐｏｒ
ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）を適用することに依っ
て、化合物半導体基板２１上に厚さが例えば２０００
〔Å〕の第一の絶縁膜であるＳｉ3 Ｎ4 膜２２並びに厚
さが例えば４０００〔Å〕の第二の絶縁膜であるＳｉＯ
2 膜２３を形成する。See FIG. 1 1- (1) For example, chemical vapor deposition (chemical vapor deposition)
Deposition (CVD) is applied to form a compound semiconductor substrate 21 having a thickness of, for example, 2000.
Si 3 N 4 film 22 which is the first insulating film of [Å] and SiO which is the second insulating film having a thickness of, for example, 4000 [Å]
2 The film 23 is formed.
【００３６】１−（２） 通常のリソグラフィ技術に於けるレジスト・プロセスを
適用することに依って、ＳｉＯ2 膜２３上に開口２４Ａ
をもつレジスト膜２４を形成する。1- (2) An opening 24A is formed on the SiO 2 film 23 by applying a resist process in a normal lithography technique.
Forming a resist film 24 having
【００３７】１−（３） 開口２４Ａをもつレジスト膜２４をマスクとし、又、エ
ッチング・ガスをＣＨＦ3 ＋Ｃ2 Ｆ6 ＋Ｈｅの混合ガス
とする反応性イオン・エッチング（ｒｅａｃｔｉｖｅ
ｉｏｎ ｅｔｃｈｉｎｇ：ＲＩＥ）法を適用することに
依って、ＳｉＯ2 膜２３及びＳｉ3 Ｎ4 膜２２の異方性
エッチングを行い、開口２４と同じパターンの開口２３
Ａ及び２２Ａを形成し、その中にシリコン半導体基板２
１の一部を表出させる。1- (3) Reactive ion etching using the resist film 24 having the opening 24A as a mask and using CHF 3 + C 2 F 6 + He mixed gas as an etching gas.
ion etching (RIE) method, anisotropic etching of the SiO 2 film 23 and the Si 3 N 4 film 22 is performed, and the openings 23 having the same pattern as the openings 24 are formed.
A and 22A are formed in the silicon semiconductor substrate 2
Show part of 1.
【００３８】１−（４） 緩衝フッ化水素酸をエッチャントとするウエット・エッ
チング法を適用することに依って、ＳｉＯ2 膜２３に対
し、３０００〔Å〕の等方性エッチングを加えて開口２
３Ａを拡大する。1- (4) By applying a wet etching method using buffered hydrofluoric acid as an etchant, an isotropic etching of 3000 [Å] is applied to the SiO 2 film 23 to form the opening 2
Expand 3A.
【００３９】図２参照 ２−（１） エッチング・マスクとして用いたレジスト膜２４を除去
した後、スパッタリング法を適用することに依って、厚
さが例えば１５００〔Å〕のＷＳｉ膜２５を形成する。2- (1) After removing the resist film 24 used as an etching mask, a sputtering method is applied to form a WSi film 25 having a thickness of 1500 [Å], for example. .
【００４０】２−（２） スピン・コート法を適用することに依って、ＷＳｉ膜２
５上に粘性が低いレジストを塗布し、厚さが例えば５０
００〔Å〕のレジスト膜２６を形成する。2- (2) The WSi film 2 is formed by applying the spin coating method.
5 is coated with a low-viscosity resist and has a thickness of, for example, 50
A resist film 26 of 00 [Å] is formed.
【００４１】２−（３） 平坦化する為、レジスト膜２６に対し、温度１８０
〔℃〕、時間１５〔分〕の熱処理を行う。このようにす
ると、レジスト膜２６の表面は、開口２３Ａや開口２２
Ａの影響が現れない平坦なものとなる。2- (3) A temperature of 180 ° is applied to the resist film 26 for flattening.
Heat treatment is performed at [° C.] for a time of 15 [minutes]. By doing so, the surface of the resist film 26 has the openings 23A and the openings 22A.
It becomes flat without the influence of A appearing.
【００４２】２−（４） エッチング・ガスをＯ2 とするＲＩＥ法を適用すること
に依って、レジスト膜２６のエッチ・バックを行い、Ｗ
Ｓｉ膜２５に於ける表面の一部を露出させる。このよう
にすると、レジスト膜２６は、開口２３Ａの影響を受け
たＷＳｉ膜２５に於ける凹所内のみに残留する。2- (4) The resist film 26 is etched back by applying the RIE method using O 2 as an etching gas, and W
A part of the surface of the Si film 25 is exposed. By doing so, the resist film 26 remains only in the recess in the WSi film 25 affected by the opening 23A.
【００４３】図３参照 ３−（１） ＷＳｉ膜２５の凹所内に残ったレジスト膜２６をマスク
とし、又、ＳＦ6 ＋ＣＨＦ3 ＋Ｈｅの混合ガスをエッチ
ング・ガスとするＲＩＥ法を適用することに依って、Ｗ
Ｓｉ膜２５のエッチングを行い、Ｔ型ゲート電極２５Ｇ
を形成する。See FIG. 3 3- (1) Applying the RIE method using the resist film 26 remaining in the recess of the WSi film 25 as a mask and using a mixed gas of SF 6 + CHF 3 + He as an etching gas. Therefore, W
The Si film 25 is etched to form a T-shaped gate electrode 25G
To form.
【００４４】３−（２） Ｔ型ゲート電極２５Ｇを形成するエッチング・マスクと
して用いたレジスト膜２６を除去する。3- (2) The resist film 26 used as the etching mask for forming the T-type gate electrode 25G is removed.
【００４５】図４参照 ４−（１） 緩衝フッ化水素酸に浸漬してＳｉＯ2 膜２３を除去して
から、リソグラフィ技術に於けるレジスト・プロセスを
適用することに依り、Ｔ型ゲート電極２５Ｇの頂面、並
びに、ソース電極及びドレイン電極がコンタクトする電
極コンタクト窓形成予定部分を含む領域に開口をもつレ
ジスト膜（図示せず）を形成する。See FIG. 4. 4- (1) The T-type gate electrode 25G is formed by applying the resist process in the lithography technique after removing the SiO 2 film 23 by immersing it in buffered hydrofluoric acid. A resist film (not shown) having an opening is formed on the top surface and the region including the electrode contact window formation planned portion which contacts the source electrode and the drain electrode.
【００４６】４−（２） 緩衝フッ化水素酸或いはリン酸をエッチャントとし、前
記工程４−（１）で形成したレジスト膜をマスクにＳｉ
3 Ｎ4 膜２２のエッチングを行ってオーミック電極コン
タクト窓を形成する。4- (2) Using buffered hydrofluoric acid or phosphoric acid as an etchant, and using the resist film formed in the above step 4- (1) as a mask, Si is used.
The 3 N 4 film 22 is etched to form an ohmic electrode contact window.
【００４７】４−（３） 前記工程４−（１）で形成したレジスト膜を残した状態
で、真空蒸着法を適用することに依って、厚さが例えば
３００〔Å〕／１２００〔Å〕であるＡｕＧｅ／Ａｕ膜
を形成する。4- (3) The thickness is, for example, 300 [Å] / 1200 [Å] by applying the vacuum deposition method with the resist film formed in the step 4- (1) remaining. To form an AuGe / Au film.
【００４８】４−（４） 前記工程４−（１）で形成したレジスト膜を溶解するリ
フト・オフ法を適用することに依って、前記工程４−
（３）で形成したＡｕＧｅ／Ａｕ膜のパターニングを行
ってオーミック電極２７及び２８とＴ型ゲート電極２５
Ｇの電気伝導度を向上させる為の裏打ち電極２５ＧＡを
形成する。4- (4) By applying the lift-off method of dissolving the resist film formed in the step 4- (1), the step 4-
The AuGe / Au film formed in (3) is patterned to form the ohmic electrodes 27 and 28 and the T-type gate electrode 25.
A backing electrode 25GA for improving the electric conductivity of G is formed.
【００４９】前記のようにして、電極コンタクト窓に対
して位置ずれがないＴ型ゲート電極２５Ｇをもつ電界効
果トランジスタを完成することができる。As described above, the field effect transistor having the T-shaped gate electrode 25G having no displacement with respect to the electrode contact window can be completed.
【００５０】図５は本発明に於ける第二実施例を説明す
る為の工程要所に於ける半導体装置の要部切断側面図で
あり、図１乃至図４に於いて用いた記号と同記号は同部
分を表すか或いは同じ意味を持つものとする。FIG. 5 is a sectional side view of a main part of a semiconductor device at a process step for explaining the second embodiment of the present invention, which is the same as the symbol used in FIGS. 1 to 4. Symbols represent the same part or have the same meaning.
【００５１】第二実施例では、第一実施例に於ける前記
工程１−（４）と２−（１）との間の段階、即ち、図２
の（Ａ）について説明されたＷＳｉ膜２５の形成直前の
状態に於いて、In the second embodiment, the step between steps 1- (4) and 2- (1) in the first embodiment, that is, FIG.
In the state immediately before the formation of the WSi film 25 described in (A) above,
【００５２】（１）ＣＶＤ法を適用することに依り、厚
さが例えば２０００〔Å〕である例えばＳｉＯ2 からな
る絶縁膜を形成する。(1) By applying the CVD method, an insulating film made of, for example, SiO 2 and having a thickness of 2000 [Å] is formed.
【００５３】（２）エッチング・ガスを例えばＣＨＦ3
＋Ｃ2 Ｆ6 ＋Ｈｅの混合ガスとするＲＩＥ法を適用する
ことに依り、前記工程（１）で形成したＳｉＯ2 からな
る絶縁膜の異方性エッチングを行ってサイド・ウォール
２９を形成する。(2) The etching gas is, for example, CHF 3
By applying the RIE method using a mixed gas of + C 2 F 6 + He, the insulating film made of SiO 2 formed in the step (1) is anisotropically etched to form the side wall 29.
【００５４】（３）この後、第一実施例に於ける前記工
程２−（１）に於けるＷＳｉ膜２５の形成及びそれに連
なる工程を採って半導体装置を完成させる。(3) After that, the semiconductor device is completed by taking the step of forming the WSi film 25 in the step 2- (1) in the first embodiment and the steps following it.
【００５５】第二実施例に依れば、Ｔ型ゲート電極２５
Ｇと化合物半導体基板２１とのコンタクト面積を更に小
さく、従って、ゲート長を短縮して、第一実施例で得ら
れる半導体装置よりも高性能化することが可能となる。According to the second embodiment, the T-type gate electrode 25
The contact area between G and the compound semiconductor substrate 21 can be further reduced, and therefore the gate length can be shortened to achieve higher performance than the semiconductor device obtained in the first embodiment.
【００５６】[0056]
【発明の効果】本発明に依る半導体装置の電極形成方法
に於いては、半導体基板上にエッチング・レートを異に
する第一の絶縁膜及び第二の絶縁膜を形成し、レジスト
膜をマスクに第二の絶縁膜及び第一の絶縁膜のエッチン
グを行って開口を形成し、第二の絶縁膜に形成された開
口のみを選択的に拡大し、第二の絶縁膜に形成された開
口の影響に依る凹所が生成される範囲の厚さで電極材料
膜を形成し、電極材料膜に於ける凹所を埋め且つ表面を
平坦化する平坦化膜を形成し、電極材料膜の表面一部が
露出すると共に前記凹所を埋める平坦化膜のみが残る程
度に平坦化膜をエッチ・バックし、凹所を埋める平坦化
膜をマスクに電極材料膜のエッチングを行ってＴ型電極
を形成する。According to the electrode forming method of a semiconductor device of the present invention, a first insulating film and a second insulating film having different etching rates are formed on a semiconductor substrate, and a resist film is used as a mask. The second insulating film and the first insulating film are etched to form an opening, and only the opening formed in the second insulating film is selectively enlarged to form the opening formed in the second insulating film. The surface of the electrode material film is formed by forming the electrode material film with a thickness in a range where a recess is formed due to the influence of the above, and filling the recess in the electrode material film and flattening the surface. The flattening film is etched back to such an extent that only a part of it is exposed and the flattening film that fills the recess remains, and the flattening film that fills the recess is used as a mask to etch the electrode material film to form a T-type electrode. Form.
【００５７】前記構成を採ることに依り、Ｔ型電極の形
成は一回のパターニングで済んでしまう。また、Ｔ型電
極がセルフ・アライメントで形成されるから、電極コン
タクト窓に対し、位置ずれすることもない。更にまた、
Ｔ型電極の金属材料として、ＷＳｉなどの高融点金属を
任意に用いることができる。Due to the above structure, the T-type electrode can be formed by patterning only once. Further, since the T-shaped electrode is formed by self-alignment, it is not displaced with respect to the electrode contact window. Furthermore,
A refractory metal such as WSi can be arbitrarily used as the metal material of the T-type electrode.
【図１】本発明の原理を説明する為の工程要所に於ける
半導体装置の要部切断側面図である。FIG. 1 is a side sectional view of a main part of a semiconductor device at a process step for explaining the principle of the present invention.
【図２】本発明の原理を説明する為の工程要所に於ける
半導体装置の要部切断側面図である。FIG. 2 is a side sectional view of a main part of a semiconductor device in a process main part for explaining the principle of the present invention.
【図３】本発明の原理を説明する為の工程要所に於ける
半導体装置の要部切断側面図である。FIG. 3 is a side sectional view of a main part of a semiconductor device in a process main part for explaining the principle of the present invention.
【図４】本発明に於ける第一実施例を説明する為の工程
要所に於ける半導体装置の要部切断側面図である。FIG. 4 is a side sectional view of a main part of a semiconductor device at a process step for explaining the first embodiment of the present invention.
【図５】本発明に於ける第二実施例を説明する為の工程
要所に於ける半導体装置の要部切断側面図である。FIG. 5 is a cutaway side view of a main part of a semiconductor device in a process main part for explaining a second embodiment of the present invention.
【図６】Ｔ型ゲート電極を形成する従来の技術を説明す
る為の工程要所に於ける半導体装置を表す要部切断側面
図である。FIG. 6 is a fragmentary side view showing a semiconductor device in a process step for explaining a conventional technique for forming a T-type gate electrode.
【図７】Ｔ型ゲート電極を形成する従来の技術を説明す
る為の工程要所に於ける半導体装置を表す要部切断側面
図である。FIG. 7 is a side sectional view showing a main part of a semiconductor device in a process step for explaining a conventional technique of forming a T-type gate electrode.
【図８】二層レジスト膜を用いる方法を説明する為の工
程要所に於ける半導体装置を表す要部切断側面図であ
る。FIG. 8 is a side sectional view showing a main part of a semiconductor device in a process main part for explaining a method of using a two-layer resist film.
【図９】二層レジスト膜を用いる方法を説明する為の工
程要所に於ける半導体装置を表す要部切断側面図であ
る。FIG. 9 is a cross-sectional side view of essential parts showing a semiconductor device in a process essential part for explaining a method of using a two-layer resist film.
２１ 化合物半導体基板 ２２ Ｓｉ3 Ｎ4 膜 ２２Ａ 開口 ２３ ＳｉＯ2 膜 ２３Ａ 開口 ２４ レジスト膜 ２４Ａ 開口 ２５ ＷＳｉ膜 ２５Ｇ Ｔ型ゲート電極 ２６ レジスト膜 ２７ オーミック電極 ２８ オーミック電極 ２９ サイド・ウォール21 Compound Semiconductor Substrate 22 Si 3 N 4 Film 22A Opening 23 SiO 2 Film 23A Opening 24 Resist Film 24A Opening 25 WSi Film 25G T-type Gate Electrode 26 Resist Film 27 Ohmic Electrode 28 Ohmic Electrode 29 Side Wall
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/778 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI technical display location H01L 29/778
Claims (2)
縁膜とはエッチング・レートを異にする第二の絶縁膜を
形成する工程と、 次いで、電極コンタクト窓を形成する為の開口をもつレ
ジスト膜を第二の絶縁膜上に形成する工程と、 次いで、前記レジスト膜をマスクに第二の絶縁膜及び第
一の絶縁膜のエッチングを行って開口を形成する工程
と、 次いで、第二の絶縁膜に形成された開口のみを選択的に
拡大する為のエッチングを行う工程と、 次いで、前記レジスト膜を除去してから第二の絶縁膜に
形成された前記開口の影響に依る凹所が生成される範囲
の厚さで電極材料膜を形成する工程と、 次いで、前記電極材料膜に於ける凹所を埋め且つ表面を
平坦化する平坦化膜を形成する工程と、 次いで、前記電極材料膜の表面一部が露出すると共に前
記凹所を埋める平坦化膜のみが残る程度に前記平坦化膜
のエッチ・バックを行う工程と、 次いで、前記凹所を埋める平坦化膜をマスクとして前記
電極材料膜のエッチングを行ってＴ型電極を形成する工
程とが含まれてなることを特徴とする半導体装置の電極
形成方法。1. A step of forming a first insulating film on a semiconductor substrate and a second insulating film having an etching rate different from that of the first insulating film, and then forming an electrode contact window. A step of forming a resist film having an opening on the second insulating film, and a step of etching the second insulating film and the first insulating film with the resist film as a mask to form an opening, A step of performing etching for selectively enlarging only the opening formed in the second insulating film, and then removing the resist film and then affecting the effect of the opening formed in the second insulating film. A step of forming an electrode material film with a thickness in a range where a recess is formed, and a step of forming a flattening film that fills the recesses in the electrode material film and flattens the surface; When a part of the surface of the electrode material film is exposed And etching back the flattening film to such an extent that only the flattening film filling the recess remains, and then etching the electrode material film using the flattening film filling the recess as a mask A method of forming an electrode of a semiconductor device, comprising the step of forming a mold electrode.
的に拡大する為のエッチングを行った後、 第三の絶縁膜を形成してからエッチ・バックを行って第
一の絶縁膜に形成された開口内にサイド・ウォールを形
成して電極コンタクト窓を狭小化する工程が含まれてな
ることを特徴とする請求項１記載の半導体装置の電極形
成方法。2. A first insulating film is formed by performing etching for selectively enlarging only the opening formed in the second insulating film, forming a third insulating film, and then performing etch back. 2. The method of forming an electrode of a semiconductor device according to claim 1, further comprising the step of forming a side wall in the opening formed in the film to narrow the electrode contact window.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28761594A JPH08148508A (en) | 1994-11-22 | 1994-11-22 | Formation of electrode for semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28761594A JPH08148508A (en) | 1994-11-22 | 1994-11-22 | Formation of electrode for semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08148508A true JPH08148508A (en) | 1996-06-07 |
Family
ID=17719568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28761594A Withdrawn JPH08148508A (en) | 1994-11-22 | 1994-11-22 | Formation of electrode for semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08148508A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8524601B2 (en) | 2011-02-16 | 2013-09-03 | Mitsubishi Electric Corporation | Method of manufacturing semiconductor device using Resolution Enhanced Lithography Assisted Chemical Shrinkage (RELACS) |
-
1994
- 1994-11-22 JP JP28761594A patent/JPH08148508A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8524601B2 (en) | 2011-02-16 | 2013-09-03 | Mitsubishi Electric Corporation | Method of manufacturing semiconductor device using Resolution Enhanced Lithography Assisted Chemical Shrinkage (RELACS) |
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