JPH0795743B2 - Frame transmission system of network - Google Patents
Frame transmission system of networkInfo
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- JPH0795743B2 JPH0795743B2 JP60217283A JP21728385A JPH0795743B2 JP H0795743 B2 JPH0795743 B2 JP H0795743B2 JP 60217283 A JP60217283 A JP 60217283A JP 21728385 A JP21728385 A JP 21728385A JP H0795743 B2 JPH0795743 B2 JP H0795743B2
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- frame
- network
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- Small-Scale Networks (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、オフィスオートメーション(OA)、ファクト
リーオートメーション(FA)などにおけるローカル・エ
リアネットワーク(LAN)あるいはメトロポリタン・エ
リアネットワーク(MAN)に係り、特に時分割多重(TD
M)方式のネットワークのフレーム伝送方式に関する。Description: TECHNICAL FIELD OF THE INVENTION The present invention relates to a local area network (LAN) or a metropolitan area network (MAN) in office automation (OA), factory automation (FA), etc. Division multiplexing (TD
M) system network frame transmission system.
従来から、TDM方式のループ状ネットワークでは、第5
図に示すようなフレーム長125μsのフレームを周回さ
せる方式が一般的である。Conventionally, in the TDM loop network,
A system in which a frame having a frame length of 125 μs as shown in FIG.
このフレームは同期パターンと管理用データを含むスロ
ットG0とデータスロットG1〜G5からなり、同期および管
理用スロットG0以外のスロットを動的に回線交換あるい
はパケット交換に割当て使用している。This frame is composed of a slot G0 containing a synchronization pattern and management data and data slots G1 to G5. Slots other than the synchronization and management slot G0 are dynamically allocated for circuit switching or packet switching.
このようなフレームは、伝送速度が32Mbps程度であれ
ば、以下の点で有意義である。Such a frame is significant in the following points if the transmission speed is about 32 Mbps.
すなわち 同期パターンが約4000ビットごとにある。That is, there is a synchronization pattern about every 4000 bits.
フレームは5つの群に分割され、かりにパケット交
換の局と回線交換の局との間の通信がなくとも群の割当
てが動的に変更されるので、ループ上の全ての局がどの
群にもアクセス可能であることが望ましい。The frame is divided into five groups, and the group assignment is dynamically changed without communication between the packet-switched station and the circuit-switched station, so that all stations on the loop can be assigned to any group. It should be accessible.
しかしがら、この方式のまま400Mbpsに帯域を拡大した
ときには、以下のような問題が生じる。However, when the bandwidth is expanded to 400 Mbps with this method, the following problems occur.
まず第1に、400Mbpsで125μs長のフレームを構成する
と、1フレームは約50000ビットとなり、同期パターン
の現れる頻度が1フレームに1度では少なすぎ、同期は
ずれの可能性が大きくなるという問題がある。First of all, if a frame with a length of 125 μs is constructed at 400 Mbps, one frame has about 50,000 bits, and the frequency of occurrence of the synchronization pattern is too small once every frame, and there is a problem that the possibility of loss of synchronization increases. .
第2に、伝送速度400Mbpsのループ状ネットワークの各
局を構成する論理回路は、ECLなどの高価で発熱量も大
きいIC,LSIを使用することになるが、パケット交換を取
扱う局と回線交換を取扱う局との交信がないのに帯域の
すべてにアクセスできる機能をもたせるよう各局の論理
回路を構成すると、コストが高くなるという問題があ
る。Second, the logic circuits that make up each station of a loop network with a transmission speed of 400 Mbps use expensive ICs and LSIs that generate large amounts of heat, such as ECL, but handle station and circuit switching that handle packet switching. If the logic circuit of each station is configured so as to have the function of accessing the entire band without communication with the station, there is a problem that the cost becomes high.
本発明は上記の問題に対処してなされたもので、広帯域
のネットワークにおいて、帯域を有効に利用した同期方
式を有し、かつ各局の構成を簡単にしてコストを軽減で
きるネットワークのフレーム伝送方式を提供することを
目的とする。The present invention has been made to solve the above problems, and provides a frame transmission system of a network that has a synchronization system that effectively uses the band in a broadband network and that can simplify the configuration of each station and reduce the cost. The purpose is to provide.
すなわち、本発明は上記目的を達成するために、伝送路
と、この伝送路により接続された局とより構成され、前
記伝送路上にフレームを伝送して通信を行なうネットワ
ークのフレーム伝送方式において、それぞれ固定長のス
ロット列として構成された複数のサブフレームからなる
複数系統のフレームを前記スロットを単位に多重化して
伝送路上を伝送し、各局は自局の使用するフレームのス
ロットのみを自局の受信端で分離する手段と、このスロ
ットを自局の送信端で多重化する手段とを具備し、前記
サブフレームのすべてが通常のスロットと異なる形式の
同期パターンを持ち、かつこの同期パターンが前記系統
を示す情報を持つことを特徴としたものである。That is, to achieve the above object, the present invention provides a frame transmission system of a network, which comprises a transmission line and stations connected by the transmission line, and which transmits a frame on the transmission line to perform communication. Frames of a plurality of systems consisting of a plurality of subframes configured as a fixed-length slot sequence are multiplexed on a transmission path by the slot unit, and each station receives only the slot of the frame used by itself Means for separating at the end and means for multiplexing this slot at the transmitting end of the own station, all of the subframes have a synchronization pattern of a format different from the normal slot, and this synchronization pattern is the system It is characterized by having information indicating.
以下、本発明を図面に参照しながら説明する。 Hereinafter, the present invention will be described with reference to the drawings.
第1図は本発明の一実施例のフレーム構成図である。FIG. 1 is a frame configuration diagram of an embodiment of the present invention.
このフレームの基本単位はデータ部1aと、データの最後
のビットの補数(コンプリメンタリ)であるCビット1b
で構成されたデータスロット1である。The basic unit of this frame is the data part 1a and the C bit 1b which is the complement of the last bit of the data.
The data slot 1 is composed of
このデータスロット11〜151と同期スロット2よりサブ
フレーム3が構成され、さらにこのサブフレーム31、32
…330より125μs長のフルーム4が構成されている。The data slots 1 1 to 1 51 and the synchronization slot 2 form a subframe 3, and the subframes 3 1 and 3 2
... 3 30 constitutes a flume 4 with a length of 125 μs.
なおサブフレーム3の同期スロット2における同期パタ
ーンは通常のデータスロット1とは異なり、Cビットが
その前のビットの補数とはなっていず、前のビットと同
じ値となっている。The sync pattern in the sync slot 2 of the subframe 3 is different from the normal data slot 1 and the C bit is not the complement of the previous bit but has the same value as the previous bit.
さらにこの実施例のネットワークでは、伝送路に4つの
系統のフレームが多重化されて伝送されるが、これら4
つのフレームは互いに独立な125μs長の上記のような
構成のフレームである。これが多重化されて伝送路に送
出される時、第2図に示すように、スロットを単位に多
重化される。すなわち、4つの系をA系統、B系、C
系、D系とするとA系スロットの次にB系スロットそし
てC系スロット、D系スロットさらにA系スロットと順
次多重化がビットごとではなくスロットごとにサイクリ
ックに行なわれる。Further, in the network of this embodiment, frames of four systems are multiplexed and transmitted on the transmission path.
The two frames are independent of each other and have a length of 125 .mu.s as described above. When this is multiplexed and sent to the transmission line, it is multiplexed in units of slots as shown in FIG. That is, the four systems are A system, B system, and C system.
In the case of the system and the D system, the A system slot is followed by the B system slot, the C system slot, the D system slot, and the A system slot, and the multiplexing is sequentially performed not for each bit but for each slot cyclically.
なおこ実施例の同期パターンの構成をさらに詳細に述べ
ると、第3図に示すとおり、4つの系統の内どれである
かを示す先頭の2ビットによりなる系統指示ビット2
1と、次の5ビットよりなるサブフレーム番号を示すサ
ブフレーム番号ビット22と、通常の補数規則をやぶる2
つの‘1'ビットよりなる非コンプリメンタリビット23と
より構成されている。The structure of the synchronization pattern of this embodiment will be described in more detail. As shown in FIG. 3, a system designating bit 2 consisting of the first two bits indicating which of the four systems is present.
1 and the subframe number bit 2 2 that indicates the subframe number that consists of the next 5 bits, and the normal complement rule 2
One of '1' is more structure as non-complimentary bit 2 3 consisting of bits.
このようなフレーム構成、同期パターンによるフレーム
伝送方式においては、以下のような長所がある。The frame transmission method using such a frame structure and synchronization pattern has the following advantages.
すなわち、 一つの系統において468ビットごとに同期パターン
があるので、多重化しても多くとも約1800ビットで次の
同期パターンが現れる。That is, since there is a synchronization pattern for every 468 bits in one system, the next synchronization pattern appears at about 1800 bits even when multiplexed.
同期パターンがすべて‘0'、もしくはすべて‘1'と
なることはない。The sync patterns are never all '0' or all '1'.
A系でパケット交換、B系で音声回線、C系で画像
回線、D系で高精細静止画というように互いに独立のメ
ディアで伝送路を共用することができ、多重、分離回路
を除いた部分は伝送路の1/4の速度で動作すればよいこ
とから、コストの軽減、LSIなどの発熱量の軽減を計る
ことが可能となる。The transmission lines can be shared by independent media such as packet exchange in A system, voice line in B system, image line in C system, and high-definition still image in D system, and parts other than multiplexing and demultiplexing circuits can be shared. Since it only needs to operate at 1/4 the speed of the transmission line, it is possible to reduce the cost and heat generation of LSIs.
なお、この実施例では、同期パターン内にサブフレーム
番号を含んだフレームについて説明したが、同期パター
ンは第5図に示すようにサブフレーム番号ではなく、12
5μs長のフレームの先頭サブフレームとそれ以外のサ
ブフレームを1ビットのフラグ24の‘0'、‘1'で示すこ
とによってもサブフレームの同期検出が可能であり、こ
の実施例と同様の効果を期待できる。In this embodiment, the frame in which the subframe number is included in the synchronization pattern has been described, but the synchronization pattern is not the subframe number as shown in FIG.
5μs length of the first subframe and other subframes of 1-bit flag 2 4 frames '0', also by indicating with '1' are possible synchronization detection subframe, similar to this Example You can expect an effect.
なおこの場合残りのビット25には‘1',‘0'を同じ割合
で配置することにより、9ビットのうち‘1'が最大でも
7個(‘0'が最低でも2)最低でも4個(最高でも5)
となり、マーク率を50%に近付けることが可能となる。In this case, by allocating '1' and '0' to the remaining bits 25 at the same ratio, at most 7 out of 9 bits ('0' is at least 2) and at least 4 is at least 4. Pieces (up to 5)
Therefore, it is possible to bring the mark rate close to 50%.
さらに以上の実施例においては、データスロットはデー
タ部8ビットとコンプリメンタリビット1ビットで構成
されているが、これに空/塞ビットもしくは速度調整ビ
ット等が付加されてスロットが10ビットあるいは11ビッ
トで構成されていても本発明の有効性は損われない。こ
れは、多重において各系統をビットごとではなくスロッ
トごとに多重しているためであり、もしビットごとに多
重するとすると、多重化時にコンプリメンタリビットの
操作が必要となり極めて複雑になる。Further, in the above embodiments, the data slot is composed of 8 bits of the data part and 1 bit of the complementary bit, but the empty / closed bit or the speed adjustment bit is added to this to make the slot 10 bits or 11 bits. Even if configured, the effectiveness of the present invention is not impaired. This is because, in multiplexing, each system is multiplexed for each slot instead of for each bit. If multiplexing is performed for each bit, the operation of complementary bits is required at the time of multiplexing, which is extremely complicated.
以上説明したように、本発明は複数系統のフレームを多
重化して伝送するするように構成したので、効率よく布
線が可能となり、各局は自局で使用するフレームのみを
分離して処理するので、伝送路の速度に比べて低速で処
理すればよく、論理回路の発熱量の軽減およびコストの
軽減をはかることができる。As described above, since the present invention is configured to multiplex and transmit frames of a plurality of systems, wiring can be efficiently performed, and each station separates and processes only the frames used by itself. The processing can be performed at a speed lower than the speed of the transmission path, and the heat generation amount and cost of the logic circuit can be reduced.
第1図は、本発明の一実施例におけるフレーム構成図、
第2図は同実施例の多重化を説明する図、第3図は同実
施例のフレームの同期パターンの構成図、第4図は他の
実施例の同期パターンの構成図、第5図は従来のフレー
ム伝送方式のフレーム構成図である。 1……データスロット 2……同期スロット 4……フレームFIG. 1 is a frame configuration diagram in an embodiment of the present invention,
FIG. 2 is a diagram for explaining the multiplexing of the embodiment, FIG. 3 is a configuration diagram of a frame synchronization pattern of the embodiment, FIG. 4 is a configuration diagram of a synchronization pattern of another embodiment, and FIG. It is a frame block diagram of the conventional frame transmission system. 1 ... Data slot 2 ... Synchronization slot 4 ... Frame
Claims (2)
とより構成され、前記伝送路上にフレームを伝送して通
信を行なうネットワークのフレーム伝送方式において、
それぞれ固定長のスロット列として構成された複数のサ
ブフレームからなる複数系統のフレームを前記スロット
を単位に多重化して伝送路上を伝送し、各局は自局の使
用するフレームのスロットのみを自局の受信端で分離す
る手段と、このスロットを自局の送信端で多重化する手
段とを具備し、前記サブフレームのすべてが通常のスロ
ットと異なる形式の同期パターンを持ち、かつこの同期
パターンが前記系統を示す情報を持つことを特徴とする
ネットワークのフレーム伝送方式。1. A frame transmission system of a network comprising a transmission line and stations connected by the transmission line, for transmitting a frame on the transmission line for communication.
Frames of a plurality of systems consisting of a plurality of subframes each configured as a fixed length slot sequence are multiplexed on the transmission path in units of the slots, and each station transmits only the slots of the frames used by the station itself. It comprises means for separating at the receiving end and means for multiplexing this slot at the transmitting end of its own station, all of said subframes have a sync pattern of a different format than the normal slot, and this sync pattern is said A network frame transmission method characterized by having information indicating the system.
ビットで構成され、前記同期パターンはコンプリメンタ
リの規制に従わないビットで終結することを特徴とする
特許請求の範囲第1項記載のネットワークのフレーム伝
送方式。2. A frame transmission system for a network according to claim 1, wherein said slot is composed of data and complementary bits, and said synchronization pattern ends with a bit which does not comply with complementary regulations.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60217283A JPH0795743B2 (en) | 1985-09-30 | 1985-09-30 | Frame transmission system of network |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60217283A JPH0795743B2 (en) | 1985-09-30 | 1985-09-30 | Frame transmission system of network |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6276952A JPS6276952A (en) | 1987-04-09 |
JPH0795743B2 true JPH0795743B2 (en) | 1995-10-11 |
Family
ID=16701708
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60217283A Expired - Lifetime JPH0795743B2 (en) | 1985-09-30 | 1985-09-30 | Frame transmission system of network |
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Country | Link |
---|---|
JP (1) | JPH0795743B2 (en) |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58133066A (en) * | 1982-02-03 | 1983-08-08 | Hitachi Ltd | Multiplexing method of loop communication system |
JPS60105336A (en) * | 1983-11-14 | 1985-06-10 | Oki Electric Ind Co Ltd | Digital communication system |
-
1985
- 1985-09-30 JP JP60217283A patent/JPH0795743B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS6276952A (en) | 1987-04-09 |
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