JPH0794473A - Pre-treating method for forming conductive layer - Google Patents

Pre-treating method for forming conductive layer

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JPH0794473A
JPH0794473A JP26185493A JP26185493A JPH0794473A JP H0794473 A JPH0794473 A JP H0794473A JP 26185493 A JP26185493 A JP 26185493A JP 26185493 A JP26185493 A JP 26185493A JP H0794473 A JPH0794473 A JP H0794473A
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JP
Japan
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semiconductor substrate
chamber
plasma
etching
conductive layer
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JP26185493A
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Japanese (ja)
Inventor
Toshiharu Yanagida
敏治 柳田
Hirobumi Sumi
▲博▼文 角
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Sony Corp
Original Assignee
Sony Corp
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Abstract

PURPOSE:To provide a pre-treating method for dry etching the surface of a semiconductor substrate without giving any damage to the substrate so that a semiconductor device can be manufactured based on a design rule. CONSTITUTION:The surface of a semiconductor substrate 10 is etched by using an etching device provided with a soil 13 on the outside of a chamber 12 as a plasma generating source and setting a nonoxidative atmosphere in the chamber after setting the substrate 10 in the chamber 12, and then, generating plasma having a density of 10X10<11> to 1X10<14>cm<-3> in the chamber by introducing an etching gas 14 into the chamber 12 while a voltage of 10-250V is applied across the substrate 10. Therefore, the surface of the substrate 10 can be dry-etched without giving any damage to the substrate 10 by suppressing the energy of the plasma made incident to the surface of the substrate 10 at a low level.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、半導体装置の製造にお
いて半導体基材上に導電層を成膜する際の前処理方法に
関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a pretreatment method for forming a conductive layer on a semiconductor substrate in manufacturing a semiconductor device.

【0002】[0002]

【従来の技術】半導体装置製造のプロセスでは、半導体
基板と導電層との間の良好なコンタクトを得るために、
半導体基板上に導電層を成膜する際の前処理として、半
導体基板表面の自然酸化膜の除去を行っている。
2. Description of the Related Art In the process of manufacturing a semiconductor device, in order to obtain a good contact between a semiconductor substrate and a conductive layer,
As a pretreatment for forming a conductive layer on a semiconductor substrate, a natural oxide film on the surface of the semiconductor substrate is removed.

【0003】以下に、コンタクトホールが形成された半
導体基材における導電層成膜の前処理方法を図5によっ
て説明する。図5(1)に示すように、半導体基板50
1上にはゲート絶縁膜502を介してゲート電極503
が形成されている。このゲート電極503の両側におけ
る半導体基板501の上層には拡散層504が形成され
ている。そして、半導体基板501の上面にはゲート電
極503を覆う状態に層間絶縁膜505が成膜されてい
る。層間絶縁膜505の上面にはレジストパターン50
6が形成されている。そして、このレジストパターン5
06をマスクにしたエッチングによって、拡散層504
の上方には内径r1 のコンタクトホール507が形成さ
れ、ゲート電極503の上方には内径r2 の接続孔50
8が形成されている。上記のように形成されたコンタク
トホール507の底部にあたる半導体基板501の表面
には、自然酸化膜509が形成される。
A pretreatment method for forming a conductive layer on a semiconductor substrate having a contact hole will be described below with reference to FIG. As shown in FIG. 5A, the semiconductor substrate 50
On top of the gate electrode 503 via the gate insulating film 502.
Are formed. Diffusion layers 504 are formed on the semiconductor substrate 501 on both sides of the gate electrode 503. Then, an interlayer insulating film 505 is formed on the upper surface of the semiconductor substrate 501 so as to cover the gate electrode 503. A resist pattern 50 is formed on the upper surface of the interlayer insulating film 505.
6 is formed. And this resist pattern 5
The diffusion layer 504 was etched by etching using 06 as a mask.
A contact hole 507 having an inner diameter r 1 is formed above the gate electrode 503, and a contact hole 50 having an inner diameter r 2 is formed above the gate electrode 503.
8 is formed. A natural oxide film 509 is formed on the surface of the semiconductor substrate 501, which is the bottom of the contact hole 507 formed as described above.

【0004】そして、コンタクトホール507の内部に
導電層を成膜する前には、図5(2)に示すように、先
ず、レジストパターン506をアッシング除去する。次
に、希フッ酸洗浄によってコンタクトホール507の底
部の自然酸化膜509を除去する。これによって、次の
工程でコンタクトホール507の内部に導電層(図示せ
ず)を成膜した場合には、当該導電層と拡散層504と
の良好なコンタクトが得られる。
Before forming a conductive layer inside the contact hole 507, as shown in FIG. 5B, the resist pattern 506 is first removed by ashing. Next, the natural oxide film 509 at the bottom of the contact hole 507 is removed by dilute hydrofluoric acid cleaning. Thus, when a conductive layer (not shown) is formed inside the contact hole 507 in the next step, good contact between the conductive layer and the diffusion layer 504 can be obtained.

【0005】[0005]

【発明が解決しようとする課題】しかしながら上記の方
法には、以下のような課題があった。すなわち、希フッ
酸洗浄では、酸化膜のエッチングが等方的に進行する。
このため、図5に示したように、コンタクトホール50
7の底部にあたる半導体基板501表面の自然酸化膜5
09を除去する場合にはコンタクトホール507及び接
続孔508の側壁の層間絶縁膜505もエッチングされ
る。したがって、自然酸化膜509の除去を行った後に
は、コンタクトホール507及び接続孔508の内径r
1 ,r2 がR1 ,R2 に拡大する。特に近年では、半導
体装置の高集積化に伴って半導体プロセスの寸法ルール
は微細化し、コンタクトホールの径も微細化している。
このため、微細化が進んだデバイスにおいては、上記の
コンタクトホール507及び接続孔508の内径R1
2 の拡大は寸法ルールの精度の低下に大きな影響を与
える。
However, the above method has the following problems. That is, in the diluted hydrofluoric acid cleaning, the etching of the oxide film proceeds isotropically.
Therefore, as shown in FIG.
Natural oxide film 5 on the surface of semiconductor substrate 501, which is the bottom of
When removing 09, the interlayer insulating film 505 on the sidewalls of the contact hole 507 and the connection hole 508 is also etched. Therefore, after the natural oxide film 509 is removed, the inner diameters r of the contact hole 507 and the connection hole 508 are
1 and r 2 expand to R 1 and R 2 . Particularly in recent years, the dimensional rule of the semiconductor process has been miniaturized and the diameter of the contact hole has been miniaturized with the high integration of the semiconductor device.
For this reason, in devices that have been miniaturized, the inner diameters R 1 and R 2 of the contact hole 507 and the connection hole 508 are
The expansion of R 2 has a great influence on the deterioration of the accuracy of the dimensional rule.

【0006】さらに、微細化したコンタクトホール50
7では、その底部での希フッ酸洗浄の効果が低下する。
このため、充分に自然酸化膜509が除去できなかった
り、または、自然酸化膜509を除去するのに充分な洗
浄を行うことによってコンタクトホール507及び接続
孔508の内径R1 ,R2 がさらに拡大する。
Further, the miniaturized contact hole 50
In No. 7, the effect of cleaning with dilute hydrofluoric acid at the bottom is reduced.
Therefore, the natural oxide film 509 cannot be removed sufficiently, or the inner diameters R 1 and R 2 of the contact hole 507 and the connection hole 508 are further increased by performing sufficient cleaning to remove the natural oxide film 509. To do.

【0007】以上の理由から、寸法ルールの微細化には
導電層成膜の前処理のドライプロセス化が切望されてい
る。しかし、ドライプロセスによる異方性エッチングに
よって、半導体基板501表面の自然酸化膜509を除
去する場合には、半導体基板501表面へのプラズマの
衝突によって半導体基板501にダメージが加わり接合
リークが増大する。さらにこのプロセスでは、ゲート電
極503が直接プラズマにさらされる。そして、このゲ
ート電極503は絶縁状態であるために電荷が蓄積され
る。蓄積された電荷は、微細化によって薄膜化したゲー
ト酸化膜502において、絶縁耐圧を劣化させる原因に
なる。
For the above reasons, there is a strong demand for a dry process as a pretreatment for forming a conductive layer in order to reduce the size rule. However, when the native oxide film 509 on the surface of the semiconductor substrate 501 is removed by anisotropic etching by a dry process, the semiconductor substrate 501 is damaged by the collision of plasma with the surface of the semiconductor substrate 501, and the junction leak increases. Further, in this process, the gate electrode 503 is directly exposed to the plasma. Then, since the gate electrode 503 is in an insulating state, charges are accumulated. The accumulated charges cause deterioration of the withstand voltage in the gate oxide film 502 thinned by miniaturization.

【0008】そこで本発明では、上記の課題を解決する
導電層成膜の前処理方法を提供する。そして、微細化の
進んだプロセスにおいて寸法ルールに基づく半導体装置
の製造を可能にすることを目的とする。
Therefore, the present invention provides a pretreatment method for forming a conductive layer that solves the above problems. Further, it is an object of the present invention to enable the manufacture of a semiconductor device based on the dimensional rule in the process of advanced miniaturization.

【0009】[0009]

【課題を解決するための手段】本発明は、半導体基材に
導電層を成膜する前に行う前処理方法である。先ず第1
の発明では、チャンバの外部にプラズマ発生源を設けた
エッチング装置を用い、上記チャンバ内に半導体基材を
配置して当該チャンバ内を非酸化性の雰囲気にし、当該
半導体基材に10V〜250Vの電圧を印加すると共に
当該チャンバ内にエッチングガスを導入してプラズマを
発生させ、そのプラズマによって上記半導体基材の表面
をエッチングする。そして、上記第2の発明において、
チャンバ内で発生させるプラズマの密度は1×1011
1×1014cm-3である。
The present invention is a pretreatment method carried out before forming a conductive layer on a semiconductor substrate. First of all
In the invention described above, an etching apparatus having a plasma generation source provided outside the chamber is used, a semiconductor substrate is placed in the chamber to create a non-oxidizing atmosphere in the chamber, and the semiconductor substrate is supplied with a voltage of 10V to 250V. A voltage is applied and an etching gas is introduced into the chamber to generate plasma, and the surface of the semiconductor substrate is etched by the plasma. And in the above-mentioned second invention,
The density of plasma generated in the chamber is 1 × 10 11 ~
It is 1 × 10 14 cm −3 .

【0010】次に第2の発明は、対向電極型のエッチン
グ装置のチャンバ内に半導体基材を配置して当該チャン
バ内を非酸化性の雰囲気にし、当該半導体基材に100
V〜250Vの電圧を印加すると共に当該チャンバ内に
エッチングガスを導入してプラズマを発生させ、そのプ
ラズマによって上記半導体基材の表面をエッチングす
る。そして、上記第1の発明において、チャンバ内で発
生させるプラズマの密度は1×108 〜1×1011cm
-3である。
Next, a second aspect of the present invention is to place a semiconductor substrate in a chamber of an etching apparatus of a counter electrode type so as to create a non-oxidizing atmosphere in the chamber.
A voltage of V to 250 V is applied and an etching gas is introduced into the chamber to generate plasma, and the surface of the semiconductor substrate is etched by the plasma. Further, in the above-mentioned first invention, the density of the plasma generated in the chamber is 1 × 10 8 to 1 × 10 11 cm.
-3 .

【0011】[0011]

【作用】上記第1の発明では、エッチングの際に半導体
基材に印加される電圧が10〜250Vであり、半導体
基材へのプラズマの入射エネルギーが低く抑えられる。
したがって、半導体基材にダメージを加えることなく半
導体基材の表面がエッチングされ、ゲート電極上に接続
孔を形成しかつコンタクトホールを形成した半導体基材
においては、ゲート電極へのプラズマの入射による電荷
の蓄積量が低下する。さらに、このエッチングではチャ
ンバの外部にプラズマ発生源を設けたエッチング装置を
用いているため、半導体基板に印加する電圧によらずチ
ャンバ内のプラズマ密度が設定される。そして、プラズ
マ密度を1×1011〜1×1014cm-3の高密度に設定
することによってエッチング速度が速められる。
In the first aspect of the invention, the voltage applied to the semiconductor substrate during etching is 10 to 250 V, and the incident energy of plasma on the semiconductor substrate can be suppressed low.
Therefore, in the semiconductor substrate in which the surface of the semiconductor substrate is etched without damaging the semiconductor substrate, the connection hole is formed on the gate electrode, and the contact hole is formed, the charge due to the incidence of plasma on the gate electrode The accumulated amount of is reduced. Furthermore, since this etching uses an etching apparatus having a plasma generation source provided outside the chamber, the plasma density in the chamber is set regardless of the voltage applied to the semiconductor substrate. Then, the etching rate can be increased by setting the plasma density to a high density of 1 × 10 11 to 1 × 10 14 cm −3 .

【0012】次に、上記第2の発明では、エッチングの
際に半導体基材に印加される電圧が100〜250Vで
あり、上記第1の実施例と同様に半導体基材へのプラズ
マの入射エネルギーが低く抑えられる。そして、エッチ
ングに用いる対向電極型のエッチング装置では、上記範
囲の電圧の印加によってチャンバ内のプラズマ密度が1
×108 〜1×1011cm-3になる。このプラズマによ
って半導体基材にダメージを加えることなく半導体基材
の表面がエッチングされる。さらに、ゲート電極上に接
続孔を形成しかつコンタクトホールを形成した半導体基
材においては、ゲート電極へのプラズマの入射による電
荷の蓄積量が低下する。
Next, in the second invention, the voltage applied to the semiconductor substrate during etching is 100 to 250 V, and the incident energy of the plasma on the semiconductor substrate is the same as in the first embodiment. Can be kept low. In the counter electrode type etching apparatus used for etching, the plasma density in the chamber is reduced to 1 by applying the voltage in the above range.
It becomes x10 8 to 1x10 11 cm -3 . The plasma etches the surface of the semiconductor substrate without damaging the semiconductor substrate. Further, in the semiconductor substrate having the contact hole and the contact hole formed on the gate electrode, the amount of accumulated charge due to the incidence of plasma on the gate electrode is reduced.

【0013】[0013]

【実施例】以下に、本発明の実施例を図面に基づいて説
明する。先ず、第1の実施例では、図1に示すICP
(Inductively Coupled Plasma)方式のプラズマ源を用
いたICPエッチング装置1によって、導電層成膜の前
処理として半導体基材表面の自然酸化膜の除去を行う場
合を説明する。図1に示すように、ICPエッチング装
置1は処理を行う半導体基材10を載置する電極11
と、電極11を収納し内部を非酸化性の雰囲気に保つこ
とのできるチャンバ12と、チャンバ12の外周に巻き
付けられプラズマ発生源となるコイル13とで構成され
ている。チャンバ12には、内部にエッチングガス14
を導入するガス導入管15が接続されている。電極11
にはRF電源16が接続されている。そしてコイル13
にはRF電源17が接続されている。
Embodiments of the present invention will be described below with reference to the drawings. First, in the first embodiment, the ICP shown in FIG.
A case will be described in which the natural oxide film on the surface of the semiconductor substrate is removed by the ICP etching apparatus 1 using the (Inductively Coupled Plasma) type plasma source as a pretreatment for forming the conductive layer. As shown in FIG. 1, the ICP etching apparatus 1 includes an electrode 11 on which a semiconductor substrate 10 to be processed is mounted.
And a chamber 12 capable of accommodating the electrode 11 and keeping the inside in a non-oxidizing atmosphere, and a coil 13 wound around the outer periphery of the chamber 12 and serving as a plasma generation source. The chamber 12 has an etching gas 14 inside.
A gas introducing pipe 15 for introducing is connected. Electrode 11
An RF power source 16 is connected to the. And coil 13
An RF power source 17 is connected to the.

【0014】上記のように構成されたICPエッチング
装置1を作動させる場合には、電極11に半導体基材1
0を載置し、チャンバ12内を非酸化性の雰囲気に保
つ。そして、ガス導入管15からチャンバ12内にエッ
チングガス14を導入し、RF電源16から電極11に
RF電圧を印加する共にRF電源17からコイル13に
RF電力を供給する。これによって、基板10にRF電
圧が印加されると共に、コイル13に供給されたRF電
力によってチャンバ12内ではエッチングガス14がプ
ラズマ化する。そして、RF電圧が印加された半導体基
材10の表面にこのプラズマが入射し、半導体基材10
の表面をエッチングする。ここで、半導体基材10に印
加するRF電圧の制御はRF電源16に設けられた制御
系(図示せず)によって行われる。そして、チャンバ1
2内で生成するプラズマ密度の制御は、RF電源17に
設けられた制御系(図示せず)によって行われる。この
ICPエッチング装置1では、上記のように半導体基材
10に印加するRF電圧の制御とプラズマ生成の制御と
が独立して行われる。このため、チャンバ12内のプラ
ズマ密度を1×1011〜1×1014cm-3 と高密度に
設定することが可能である。
When the ICP etching apparatus 1 configured as described above is operated, the semiconductor substrate 1 is attached to the electrode 11.
0 is placed and the chamber 12 is kept in a non-oxidizing atmosphere. Then, the etching gas 14 is introduced into the chamber 12 through the gas introduction pipe 15, the RF voltage is applied from the RF power supply 16 to the electrode 11, and the RF power is supplied from the RF power supply 17 to the coil 13. As a result, the RF voltage is applied to the substrate 10, and the etching gas 14 is turned into plasma in the chamber 12 by the RF power supplied to the coil 13. Then, this plasma is incident on the surface of the semiconductor substrate 10 to which the RF voltage is applied, and the semiconductor substrate 10
Etching the surface of. Here, the control of the RF voltage applied to the semiconductor substrate 10 is performed by a control system (not shown) provided in the RF power supply 16. And chamber 1
The control of the plasma density generated in 2 is performed by a control system (not shown) provided in the RF power source 17. In this ICP etching apparatus 1, the control of the RF voltage applied to the semiconductor substrate 10 and the control of plasma generation are independently performed as described above. Therefore, the plasma density in the chamber 12 can be set to a high density of 1 × 10 11 to 1 × 10 14 cm −3 .

【0015】上記構成のICPエッチング装置1によっ
て、導電層成膜の前処理として半導体基材10表面の自
然酸化膜を除去する場合には以下のようにする。先ず、
エッチングガス14にはアルゴン(Ar)ガスを用い
る。そして、エッチング条件の一例としては、エッチン
グガス14の流量をAr=25sccm,チャンバ12
内の雰囲気を0.13Pa,RF電源16に印加する電
圧を100V,コイル13に供給する電力を1kWに設
定する。
When the natural oxide film on the surface of the semiconductor substrate 10 is removed by the ICP etching apparatus 1 having the above-mentioned structure as a pretreatment for forming a conductive layer, the following steps are performed. First,
Argon (Ar) gas is used as the etching gas 14. Then, as an example of the etching conditions, the flow rate of the etching gas 14 is Ar = 25 sccm, the chamber 12 is
The atmosphere is set to 0.13 Pa, the voltage applied to the RF power supply 16 is set to 100 V, and the power supplied to the coil 13 is set to 1 kW.

【0016】上記の導電層成膜の前処理方法では、半導
体基材に100Vの電圧が印加される。このため、半導
体基材へのプラズマの入射エネルギーが低く抑られる。
したがって、半導体基材にダメージを加えることなく半
導体基材の表面の自然酸化膜がエッチング除去される。
さらに、チャンバ内のプラズマ密度が高いのである程度
のエッチング速度を保った前処理を行うことができる。
In the pretreatment method for forming the conductive layer, a voltage of 100 V is applied to the semiconductor substrate. Therefore, the incident energy of plasma on the semiconductor substrate is suppressed to be low.
Therefore, the natural oxide film on the surface of the semiconductor substrate is removed by etching without damaging the semiconductor substrate.
Furthermore, since the plasma density in the chamber is high, pretreatment can be performed while maintaining a certain etching rate.

【0017】次に、第2の実施例では、上記第1の実施
例で図1に示したICPエッチング装置1によって導電
層成膜の前処理として半導体基材10表面の自然酸化膜
を除去する他の例を説明する。この実施例では、エッチ
ングガス14にHFガスを用いる。エッチング条件の一
例としては、エッチングガス14の流量をHF=25s
ccm,チャンバ12内の雰囲気を0.13Pa,RF
電源16に印加する電圧を50V,コイル13に供給す
る電力を1kWに設定する。
Next, in the second embodiment, the natural oxide film on the surface of the semiconductor substrate 10 is removed as a pretreatment for forming the conductive layer by the ICP etching apparatus 1 shown in FIG. 1 in the first embodiment. Another example will be described. In this embodiment, HF gas is used as the etching gas 14. As an example of the etching conditions, the flow rate of the etching gas 14 is HF = 25 s.
ccm, atmosphere in chamber 12 is 0.13 Pa, RF
The voltage applied to the power supply 16 is set to 50 V, and the power supplied to the coil 13 is set to 1 kW.

【0018】上記の導電層成膜の前処理方法では、半導
体基材に50Vの電圧が印加される。このため、半導体
基材へのプラズマの入射エネルギーが上記第1の実施例
よりもさらに低く抑られる。そして、エッチングガスに
ハロゲンガスを用いているため、半導体基材表面では化
学的なエッチングが行われる。したがって、半導体基材
にダメージを加えることなく半導体基材の表面の自然酸
化膜がエッチング除去されると共に、ある程度のエッチ
ング速度を保った前処理が行われる。
In the pretreatment method for forming the conductive layer, a voltage of 50 V is applied to the semiconductor substrate. Therefore, the energy of the plasma incident on the semiconductor substrate is suppressed to be lower than that in the first embodiment. Since a halogen gas is used as an etching gas, the semiconductor substrate surface is chemically etched. Therefore, the natural oxide film on the surface of the semiconductor substrate is removed by etching without damaging the semiconductor substrate, and the pretreatment is performed while keeping the etching rate to some extent.

【0019】第3の実施例では、図2に示すTCP(Tr
ansfer Coupled Plasma)方式のプラズマ源を用いたTC
Pエッチング装置2によって導電層成膜の前処理として
半導体基材表面の自然酸化膜の除去を行う場合を説明す
る。図2に示すように、TCPエッチング装置2は処理
を行う半導体基材10を載置する電極21と、電極21
を収納し内部を非酸化性の雰囲気に保つことのできるチ
ャンバ22と、チャンバ22の外側上部において電極2
1と対向する状態で平板渦巻き状に設けられプラズマ発
生源となるコイル23とで構成されている。チャンバ2
2には、内部にエッチングガス24を導入するガス導入
管25が接続されている。電極21にはRF電源26が
接続されている。そして、コイル23にはRF電源27
が接続されている。
In the third embodiment, TCP (Tr
TC using a plasma source of ansfer Coupled Plasma type
A case will be described in which the P etching apparatus 2 removes the natural oxide film on the surface of the semiconductor substrate as a pretreatment for forming the conductive layer. As shown in FIG. 2, the TCP etching apparatus 2 includes an electrode 21 on which a semiconductor substrate 10 to be processed is mounted, and an electrode 21.
And a chamber 22 capable of accommodating the electrode 2 to keep the inside in a non-oxidizing atmosphere, and the electrode 2 on the upper outside of the chamber 22.
1 and a coil 23 serving as a plasma generation source, which is provided in a spiral shape of a flat plate in a state of facing 1. Chamber 2
A gas introducing pipe 25 for introducing the etching gas 24 is connected to the inside 2. An RF power source 26 is connected to the electrode 21. Then, the coil 23 has an RF power source 27.
Are connected.

【0020】上記のように構成されたTCPエッチング
装置2を作動させる場合には、電極21に半導体基材1
0を載置し、チャンバ22内を非酸化性の雰囲気に保
つ。そして、ガス導入管25からチャンバ22内にエッ
チングガス24を導入し、RF電源26から電極21に
RF電圧を印加すると共にRF電源27からコイル23
にRF電力を供給する。これによって、基板10にRF
電圧が印加されると共に、コイル23に供給されたRF
電力によってチャンバ22内ではエッチングガス24が
プラズマ化する。そしてRF電圧が印加された半導体基
材10の表面にこのプラズマが入射し、半導体基材10
の表面をエッチングする。ここで、半導体基材10に印
加するRF電圧の制御はRF電源26に設けられた制御
系(図示せず)によって行われる。そして、チャンバ2
2内で生成するプラズマ密度の制御は、RF電源27に
設けられた制御系(図示せず)によって行われる。この
TCPエッチング装置2では、上記図1で示したICP
エッチング装置と同様にプラズマ生成の制御が独立して
行われる。このため、チャンバ22内のプラズマ密度を
1×1011〜1×1014cm-3 と高密度に設定するこ
とが可能である。
When the TCP etching apparatus 2 having the above-described structure is operated, the semiconductor substrate 1 is attached to the electrode 21.
0 is placed and the inside of the chamber 22 is maintained in a non-oxidizing atmosphere. Then, the etching gas 24 is introduced into the chamber 22 from the gas introduction pipe 25, the RF voltage is applied to the electrode 21 from the RF power source 26, and the coil 23 is applied from the RF power source 27.
RF power to the. By this, the RF
RF applied to the coil 23 while voltage is applied
The etching gas 24 is turned into plasma in the chamber 22 by the electric power. Then, this plasma enters the surface of the semiconductor substrate 10 to which the RF voltage is applied, and the semiconductor substrate 10
Etching the surface of. Here, the control of the RF voltage applied to the semiconductor substrate 10 is performed by a control system (not shown) provided in the RF power source 26. And chamber 2
The control of the plasma density generated in 2 is performed by a control system (not shown) provided in the RF power source 27. In this TCP etching apparatus 2, the ICP shown in FIG. 1 is used.
Similar to the etching device, the plasma generation is controlled independently. Therefore, it is possible to set the plasma density in the chamber 22 to a high density of 1 × 10 11 to 1 × 10 14 cm −3 .

【0021】上記構成のTCPエッチング装置2によっ
て、導電層成膜の前処理として半導体基材10表面の自
然酸化膜を除去する場合には、エッチングガス24に三
フッ化窒素(NF3 )と水素ガス(H2 )との混合ガス
を用る。エッチング条件の一例としては、エッチングガ
ス24の流量をNF3 /H2 =25/25sccm,チ
ャンバ22内の雰囲気を0.13Pa,RF電源26に
印加する電圧を50V,コイル23に供給する電力を1
kWに設定する。
When the native oxide film on the surface of the semiconductor substrate 10 is removed by the TCP etching apparatus 2 having the above structure as a pretreatment for forming the conductive layer, the etching gas 24 is nitrogen trifluoride (NF 3 ) and hydrogen. A mixed gas with a gas (H 2 ) is used. As an example of etching conditions, the flow rate of the etching gas 24 is NF 3 / H 2 = 25/25 sccm, the atmosphere in the chamber 22 is 0.13 Pa, the voltage applied to the RF power supply 26 is 50 V, and the power supplied to the coil 23 is power. 1
Set to kW.

【0022】上記の導電層成膜の前処理方法では、半導
体基材に50Vの電圧が印加される。このため、半導体
基材へのプラズマの入射エネルギーが低く抑られる。さ
らに、チャンバ内のプラズマ密度が高くかつエッチング
はハロゲンガスを用いたことによって化学的に進行する
ため、上記第2の実施例と同様に半導体基材にダメージ
を加えることなく、ある程度のエッチング速度を保って
半導体基材表面の自然酸化膜のエッチング除去を行うこ
とができる。
In the pretreatment method for forming the conductive layer, a voltage of 50 V is applied to the semiconductor substrate. Therefore, the incident energy of plasma on the semiconductor substrate is suppressed to be low. Further, since the plasma density in the chamber is high and the etching is chemically performed by using the halogen gas, a certain etching rate can be obtained without damaging the semiconductor substrate as in the second embodiment. The natural oxide film on the surface of the semiconductor substrate can be removed by etching.

【0023】第4の実施例では、図3に示すECR(El
ectron Cyclotoron Resonance)方式のプラズマ発生源を
用いたECRプラズマエッチング装置3によって導電層
成膜の前処理として半導体基材表面の自然酸化膜の除去
を行う場合を説明する。図3に示すように、ECRプラ
ズマエッチング装置3は処理を行う半導体基材10を載
置する電極31と、電極31を収納し内部を非酸化性の
雰囲気に保つことのできるチャンバ32と、チャンバ3
2に石英窓33を介して接続しチャンバ32の内部にマ
イクロ波34を伝える導波管35と、チャンバ32の外
周に配置された電磁石36とで構成されている。チャン
バ32には、内部にエッチングガス37を導入するガス
導入管38が接続されている。電極31には半導体基材
10に電圧を印加するRF電源39が接続されている。
In the fourth embodiment, ECR (El
A case will be described in which a natural oxide film on the surface of a semiconductor substrate is removed as a pretreatment for forming a conductive layer by an ECR plasma etching apparatus 3 using a plasma generation source of an ectron Cyclotoron Resonance) system. As shown in FIG. 3, the ECR plasma etching apparatus 3 includes an electrode 31 on which the semiconductor substrate 10 to be processed is mounted, a chamber 32 for accommodating the electrode 31 and keeping the inside in a non-oxidizing atmosphere, and a chamber 32. Three
2 is connected via a quartz window 33 to the inside of the chamber 32 to transmit the microwave 34, and an electromagnet 36 arranged on the outer periphery of the chamber 32. A gas introduction pipe 38 for introducing the etching gas 37 is connected to the chamber 32. An RF power source 39 that applies a voltage to the semiconductor substrate 10 is connected to the electrode 31.

【0024】上記のように構成されたECRプラズマエ
ッチング装置3を作動させる場合には、電極31に半導
体基材10を載置し、チャンバ32内を非酸化性の雰囲
気に保つ。次いで、ガス導入管38からチャンバ32内
にエッチングガス37を導入する。そして、RF電源3
9から電極31にRF電圧を印加すると共に導波管35
からチャンバ32内にマイクロ波34を供給し、電磁石
36によってチャンバ32内に電界を形成する。これに
よって、半導体基材10にRF電圧が印加されると共
に、電磁石36によって形成された電界と導波管35か
ら供給されたマイクロ波34とによって、チャンバ32
内ではエッチングガス37がプラズマ化する。そして、
RF電圧が印加された半導体基材10の表面にこのプラ
ズマが入射し、半導体基材10の表面をエッチングす
る。ここで、半導体基材10に印加するRF電圧の制御
はRF電源39に設けられた制御系(図示せず)によっ
て行われる。そして、チャンバ32内で生成するプラズ
マ密度の制御は、導波管35に設けられたマイクロ波の
制御系(図示せず。)によって行われる。このECRプ
ラズマエッチング装置3では、上記ICPエッチング装
置及びTCPエッチング装置と同様にプラズマ生成の制
御が独立して行われる。このため、チャンバ32内のプ
ラズマ密度を1×1011〜1×1014cm-3 と高密度
に設定することが可能である。
When the ECR plasma etching apparatus 3 configured as described above is operated, the semiconductor substrate 10 is placed on the electrode 31 and the chamber 32 is kept in a non-oxidizing atmosphere. Next, the etching gas 37 is introduced into the chamber 32 through the gas introduction pipe 38. And RF power source 3
RF voltage is applied from 9 to the electrode 31 and the waveguide 35
To supply a microwave 34 into the chamber 32, and an electromagnet 36 forms an electric field in the chamber 32. As a result, the RF voltage is applied to the semiconductor substrate 10, and the chamber 32 is generated by the electric field formed by the electromagnet 36 and the microwave 34 supplied from the waveguide 35.
The etching gas 37 is turned into plasma inside. And
This plasma is incident on the surface of the semiconductor substrate 10 to which the RF voltage is applied, and the surface of the semiconductor substrate 10 is etched. Here, the control of the RF voltage applied to the semiconductor substrate 10 is performed by a control system (not shown) provided in the RF power source 39. The control of the plasma density generated in the chamber 32 is performed by a microwave control system (not shown) provided in the waveguide 35. In this ECR plasma etching apparatus 3, control of plasma generation is independently performed like the ICP etching apparatus and the TCP etching apparatus. Therefore, it is possible to set the plasma density in the chamber 32 to a high density of 1 × 10 11 to 1 × 10 14 cm −3 .

【0025】上記構成のECRプラズマエッチング装置
3によって、導電層成膜の前処理として半導体基材10
表面の自然酸化膜を除去する場合には、エッチングガス
37に六フッ化硫黄(SF6 )と水素ガス(H2 )との
混合ガスを用る。エッチング条件の一例としては、エッ
チングガス37の流量をSF6 /H2 =25/25sc
cm,チャンバ32内の雰囲気を0.13Pa,RF電
源39に印加する電圧を50V,マイクロ波電力を90
0Wに設定する。
By the ECR plasma etching apparatus 3 having the above-described structure, the semiconductor substrate 10 is used as a pretreatment for forming a conductive layer.
When the natural oxide film on the surface is removed, a mixed gas of sulfur hexafluoride (SF 6 ) and hydrogen gas (H 2 ) is used as the etching gas 37. As an example of the etching condition, the flow rate of the etching gas 37 is SF 6 / H 2 = 25 / 25sc.
cm, the atmosphere in the chamber 32 is 0.13 Pa, the voltage applied to the RF power source 39 is 50 V, and the microwave power is 90 cm.
Set to 0W.

【0026】上記の導電層成膜の前処理方法では、半導
体基材に50Vの電圧が印加される。このため、半導体
基材へのプラズマの入射エネルギーが低く抑られる。し
たがって、半導体基材にダメージを加えることなく半導
体基材の表面の自然酸化膜がエッチング除去される。さ
らに、チャンバ内のプラズマ密度が高く、ハロゲンガス
を用いた化学的エッチングであるため、ある程度のエッ
チング速度を保った前処理を行うことができる。
In the pretreatment method for forming the conductive layer, a voltage of 50 V is applied to the semiconductor substrate. Therefore, the incident energy of plasma on the semiconductor substrate is suppressed to be low. Therefore, the natural oxide film on the surface of the semiconductor substrate is removed by etching without damaging the semiconductor substrate. Furthermore, since the plasma density in the chamber is high and the chemical etching is performed using a halogen gas, it is possible to perform pretreatment while maintaining a certain etching rate.

【0027】上記第1〜第4の実施例で示した導電層成
膜の前処理方法は、半導体基材に100Vと50Vの電
圧が印加される様にエッチング条件を設定した。しか
し、本発明はこれに限定されず、半導体基材には10V
〜250Vの電圧が印加される様なエッチング条件であ
れば良い。
In the pretreatment methods for forming the conductive layer shown in the first to fourth embodiments, the etching conditions were set so that the semiconductor substrate was applied with voltages of 100V and 50V. However, the present invention is not limited to this, and the semiconductor substrate may have 10 V
The etching conditions may be such that a voltage of 250 V is applied.

【0028】第5の実施例では、図4に示す高周波(R
F)放電によるプラズマ源を用いた対向電極型プラズマ
エッチング装置4によって、導電層成膜の前処理として
半導体基材表面の自然酸化膜の除去を行う場合を説明す
る。図4に示すように、対向電極型プラズマエッチング
装置4は、処理を行う半導体基材10を載置する電極4
1と、この電極41と対向する状態でほぼ平行に配置さ
れる電極42と、電極41と電極42とを収納し内部を
非酸化性の雰囲気に保つことのできるチャンバ43とで
構成されている。チャンバ43には、内部にエッチング
ガス44を導入するガス導入管45が接続されている。
そして、電極41にはRF電源46が接続され、電極4
2は接地されている。
In the fifth embodiment, the high frequency (R
F) A case where a natural oxide film on the surface of a semiconductor substrate is removed as a pretreatment for forming a conductive layer by the counter electrode type plasma etching apparatus 4 using a plasma source by electric discharge will be described. As shown in FIG. 4, the counter electrode type plasma etching apparatus 4 includes an electrode 4 on which a semiconductor substrate 10 to be processed is mounted.
1, an electrode 42 arranged substantially parallel to the electrode 41 so as to face the electrode 41, and a chamber 43 capable of accommodating the electrode 41 and the electrode 42 and maintaining the inside in a non-oxidizing atmosphere. . A gas introduction pipe 45 for introducing the etching gas 44 is connected to the chamber 43.
An RF power source 46 is connected to the electrode 41, and the electrode 4
2 is grounded.

【0029】上記構成の対向電極型プラズマエッチング
装置4を作動させる場合には、電極41に半導体基材1
0を載置し、チャンバ43内を非酸化性の雰囲気に保
つ。そして、ガス導入管45からチャンバ43内にエッ
チングガス44を導入し、RF電源46から電極41に
RF電圧を印加する。これによって、半導体基材10に
RF電圧が印加されると共に、このRF電圧によってチ
ャンバ43内ではエッチングガス44が放電してプラズ
マが発生する。そして、RF電圧が印加された半導体基
材10の表面にこのプラズマが入射し、半導体基材10
の表面をエッチングする。ここで、基板10に印加する
RF電圧の制御とチャンバ43内で生成するプラズマ密
度の制御とは、RF電源46に設けた制御系(図示せ
ず)によって行われる。この対向電極型プラズマエッチ
ング装置4では、チャンバ43内のプラズマ密度は1×
108 〜1×1011cm-3 に設定される。
When the counter electrode type plasma etching apparatus 4 having the above structure is operated, the semiconductor substrate 1 is attached to the electrode 41.
0 is placed and the inside of the chamber 43 is maintained in a non-oxidizing atmosphere. Then, the etching gas 44 is introduced into the chamber 43 through the gas introduction pipe 45, and the RF voltage is applied from the RF power supply 46 to the electrode 41. As a result, an RF voltage is applied to the semiconductor base material 10, and the etching gas 44 is discharged in the chamber 43 by this RF voltage to generate plasma. Then, this plasma is incident on the surface of the semiconductor substrate 10 to which the RF voltage is applied, and the semiconductor substrate 10
Etching the surface of. Here, the control of the RF voltage applied to the substrate 10 and the control of the plasma density generated in the chamber 43 are performed by a control system (not shown) provided in the RF power source 46. In this counter electrode type plasma etching apparatus 4, the plasma density in the chamber 43 is 1 ×
It is set to 10 8 to 1 × 10 11 cm -3 .

【0030】上記構成の対向電極型プラズマエッチング
装置4によって、導電層成膜の前処理として半導体基材
10表面の自然酸化膜を除去する場合には以下のように
する。先ず、エッチングガス44にはアルゴン(Ar)
ガスを用いる。そして、エッチング条件の一例として
は、エッチングガス44の流量をAr=50sccm,
チャンバ43内の雰囲気を0.67Pa,RF電源46
に印加する電圧を200Vに設定する。
When the natural oxide film on the surface of the semiconductor substrate 10 is removed by the counter electrode type plasma etching apparatus 4 having the above-mentioned structure as a pretreatment for forming the conductive layer, the following steps are performed. First, the etching gas 44 is argon (Ar).
Use gas. Then, as an example of the etching conditions, the flow rate of the etching gas 44 is Ar = 50 sccm,
The atmosphere in the chamber 43 is set to 0.67 Pa, the RF power source 46
The voltage applied to is set to 200V.

【0031】上記の導電層成膜の前処理方法では、半導
体基材に200Vの電圧が印加される。このため、半導
体基材表面へのプラズマの入射エネルギーが低く抑られ
る。したがって、半導体基材にダメージを加えることな
く半導体基材の表面の自然酸化膜がエッチング除去され
る。
In the pretreatment method for forming the conductive layer, a voltage of 200 V is applied to the semiconductor substrate. Therefore, the incident energy of plasma on the surface of the semiconductor substrate is suppressed to be low. Therefore, the natural oxide film on the surface of the semiconductor substrate is removed by etching without damaging the semiconductor substrate.

【0032】次に、第6の実施例では、上記第5の実施
例で図4に示した対向電極型プラズマエッチング装置4
によって導電層成膜の前処理として半導体基材10表面
の自然酸化膜を除去する他の例を説明する。第6の実施
例では、エッチングガス44にフッ化水素(HF)とメ
チルアルコール(CH3 OH)との混合ガスを用いる。
そして、エッチング条件の一例としては、エッチングガ
ス44の流量をHF/CH3 OH=25/25scc
m,チャンバ43内の雰囲気を0.67Pa,RF電源
46に印加する電圧を100Vに設定する。
Next, in a sixth embodiment, the counter electrode type plasma etching apparatus 4 shown in FIG. 4 in the above fifth embodiment.
Another example of removing the natural oxide film on the surface of the semiconductor substrate 10 will be described as a pretreatment for forming the conductive layer. In the sixth embodiment, a mixed gas of hydrogen fluoride (HF) and methyl alcohol (CH 3 OH) is used as the etching gas 44.
Then, as an example of the etching conditions, the flow rate of the etching gas 44 is HF / CH 3 OH = 25 / 25scc.
m, the atmosphere in the chamber 43 is set to 0.67 Pa, and the voltage applied to the RF power supply 46 is set to 100V.

【0033】上記の導電層成膜の前処理方法では、半導
体基材に100Vの電圧が印加される。このため、半導
体基材表面へのプラズマの入射エネルギーが上記第5の
実施例よりもさらに低く抑られる。そして、エッチング
ガスにハロゲンガスを用いているため、半導体基材表面
では化学的なエッチングが行われる。したがって、第5
の実施例と同様に半導体基材にダメージを加えることな
く表面の自然酸化膜がエッチング除去され、さらに化学
的なエッチングであるためエッチング速度を低下させる
ことなく前処理が行われる。
In the pretreatment method for forming the conductive layer, a voltage of 100 V is applied to the semiconductor substrate. Therefore, the incident energy of the plasma on the surface of the semiconductor substrate is suppressed to be lower than that in the fifth embodiment. Since a halogen gas is used as an etching gas, the semiconductor substrate surface is chemically etched. Therefore, the fifth
Similar to the embodiment described above, the natural oxide film on the surface is removed by etching without damaging the semiconductor substrate, and since it is chemical etching, pretreatment is performed without lowering the etching rate.

【0034】上記第5及び第6の実施例で示した導電層
成膜の前処理方法では、半導体基材に200Vと100
Vの電圧が印加される様にエッチング条件を設定した。
しかし、本発明はこれに限定されず、半導体基材には1
00V〜250Vの電圧が印加される様なエッチング条
件であれば良い。その際、エッチングガスとしてハロゲ
ンガスを用いることによって、エッチング速度を向上さ
せることが可能である。
In the pretreatment method for forming the conductive layer shown in the fifth and sixth embodiments, the semiconductor substrate is provided with 200V and 100V.
The etching conditions were set so that a V voltage was applied.
However, the present invention is not limited to this, and is not limited to semiconductor substrates.
The etching conditions may be such that a voltage of 00V to 250V is applied. At that time, by using a halogen gas as an etching gas, the etching rate can be improved.

【0035】尚、上記第1〜第6の実施例で示した導電
層成膜の前処理が終了した後には、半導体基材が配置さ
れているチャンバ内を非酸化性の雰囲気にし、さらに連
続してこのチャンバ内に導電層を成膜するガスを導入す
るか、または、高真空下に接続した導電層成膜用のスパ
ッタリングチャンバに搬送して、このチャンバ内に成膜
ガスを導入し、半導体基材の表面に導電層を成膜する。
これによって、自然酸化膜が除去された半導体基材の上
面に導電層が成膜され、半導体基材と導電層との間に良
好なコンタクト性が得られる。
After the pretreatments for forming the conductive layer shown in the first to sixth embodiments are completed, the chamber in which the semiconductor base material is placed is made into a non-oxidizing atmosphere, and the chamber is further continued. Then, a gas for forming a conductive layer is introduced into this chamber, or it is transferred to a sputtering chamber for forming a conductive layer which is connected under high vacuum, and a film forming gas is introduced into this chamber, A conductive layer is formed on the surface of the semiconductor substrate.
As a result, a conductive layer is formed on the upper surface of the semiconductor base material from which the natural oxide film has been removed, and good contact properties can be obtained between the semiconductor base material and the conductive layer.

【0036】[0036]

【発明の効果】以上説明したように、第1の発明の導電
層成膜の前処理方法では、10〜250Vの低電圧を半
導体基材に印加してドライエッチングを行うことによっ
て、エッチング面へのプラズマの入射エネルギーを低く
抑えることができる。このため、半導体基材にダメージ
を加えることなくその表面をエッチングすることが可能
であると共に、コンタクトホール及びゲート電極上の接
続孔を形成した基板においてはゲート電極への電荷の蓄
積量を低下させることができるためゲート絶縁膜の絶縁
耐圧の劣化を防止できる。さらに、1×1011〜1×1
14の高密度プラズマによってのドライエッチングを行
うことによって、エッチング速度をある程度の早さに保
つことが可能である。そして、第2の発明の導電層成膜
の前処理方法では、100〜250Vの低電圧を半導体
基材に印加してドライエッチングを行うことによって、
上記第1の発明と同様に半導体基材にダメージを加える
ことなくその表面をエッチングすることが可能であると
共に、コンタクトホール及びゲート電極上の接続孔を形
成した基板においてはゲート電極への電荷の蓄積量を低
下させることができるためゲート絶縁膜の絶縁耐圧の劣
化を防止できる。したがって、上記第1及び第2の発明
によれば、コンタクトホールの底部を含む半導体基材の
表面をドライプロセスでエッチングすることが可能とな
るため、微細化の進んだプロセスにおいて寸法ルールに
基づく半導体装置の製造が可能になる。
As described above, in the pretreatment method for forming a conductive layer according to the first aspect of the invention, a low voltage of 10 to 250 V is applied to a semiconductor substrate to carry out dry etching, so that the etching surface is exposed. The incident energy of the plasma can be suppressed to a low level. Therefore, the surface of the semiconductor base material can be etched without damaging the base material, and in the substrate in which the contact hole and the connection hole on the gate electrode are formed, the amount of charge accumulated in the gate electrode is reduced. Therefore, deterioration of the withstand voltage of the gate insulating film can be prevented. Furthermore, 1 × 10 11 to 1 × 1
By performing dry etching with a high density plasma of 0 14 , it is possible to keep the etching rate to a certain degree. Then, in the pretreatment method for forming a conductive layer of the second invention, by applying a low voltage of 100 to 250 V to the semiconductor substrate and performing dry etching,
The surface of the semiconductor substrate can be etched without damaging the semiconductor substrate in the same manner as in the first aspect of the invention, and in the substrate in which the contact hole and the connection hole on the gate electrode are formed, the charge to the gate electrode can be prevented. Since the amount of accumulation can be reduced, deterioration of the withstand voltage of the gate insulating film can be prevented. Therefore, according to the first and second aspects of the present invention, the surface of the semiconductor substrate including the bottom of the contact hole can be etched by the dry process, so that the semiconductor based on the dimensional rule in the process of advanced miniaturization. Allows manufacturing of the device.

【図面の簡単な説明】[Brief description of drawings]

【図1】ICPエッチング装置の構成図である。FIG. 1 is a configuration diagram of an ICP etching apparatus.

【図2】TCPエッチング装置の構成図である。FIG. 2 is a configuration diagram of a TCP etching apparatus.

【図3】ECRプラズマエッチング装置の構成図であ
る。
FIG. 3 is a configuration diagram of an ECR plasma etching apparatus.

【図4】対向電極型プラズマエッチング装置の構成図で
ある。
FIG. 4 is a configuration diagram of a counter electrode type plasma etching apparatus.

【図5】従来例の課題を説明する断面模式図である。FIG. 5 is a schematic sectional view illustrating a problem of a conventional example.

【符号の説明】[Explanation of symbols]

1 ICPエッチング装置 2 TCPエッチング装置 3 ECRプラズマエッチング装置 4 対向電極型プラズマエッチング装置 10 半導体基材 12,22,32,43 チャンバ 13,23 コイル(プラズマ発生源) 14,24,37,44 エッチングガス 35 導波管(プラズマ発生源) 41,42 電極 1 ICP etching device 2 TCP etching device 3 ECR plasma etching device 4 counter electrode type plasma etching device 10 semiconductor substrate 12, 22, 32, 43 chamber 13, 23 coil (plasma generation source) 14, 24, 37, 44 etching gas 35 Waveguide (Plasma generation source) 41, 42 Electrodes

Claims (4)

【特許請求の範囲】[Claims] 【請求項1】 半導体基材上に導電層を成膜する前に、
チャンバの外部にプラズマ発生源が設けられたエッチン
グ装置によって行う前処理方法であって、 前記エッチング装置のチャンバ内に半導体基材を配置し
て当該チャンバ内を非酸化性の雰囲気にし、当該半導体
基材に10V〜250Vの電圧を印加すると共に当該チ
ャンバ内にエッチングガスを導入してプラズマを発生さ
せ、そのプラズマによって前記半導体基材の表面をエッ
チングすることを特徴とする導電層成膜の前処理方法。
1. Before forming a conductive layer on a semiconductor substrate,
A pretreatment method performed by an etching apparatus provided with a plasma generation source outside the chamber, wherein a semiconductor substrate is placed in the chamber of the etching apparatus to create a non-oxidizing atmosphere in the chamber, A pretreatment for forming a conductive layer, characterized in that a voltage of 10 V to 250 V is applied to the material and an etching gas is introduced into the chamber to generate plasma, and the surface of the semiconductor substrate is etched by the plasma. Method.
【請求項2】 請求項1記載の導電層成膜の前処理方法
において、 前記チャンバ内で発生させるプラズマ密度は1×1011
〜1×1014cm-3であることを特徴とする導電層成膜
の前処理方法。
2. The pretreatment method for forming a conductive layer according to claim 1, wherein the plasma density generated in the chamber is 1 × 10 11.
A pretreatment method for forming a conductive layer, wherein the pretreatment is 1 × 10 14 cm −3 .
【請求項3】 半導体基材上に導電層を成膜する前に、
対向電極型のエッチング装置によって行う前処理方法で
あって、 前記エッチング装置のチャンバ内に半導体基材を配置し
て当該チャンバ内を非酸化性の雰囲気にし、当該半導体
基材に100V〜250Vの電圧を印加すると共に当該
チャンバ内にエッチングガスを導入してプラズマを発生
させ、そのプラズマによって前記半導体基材の表面をエ
ッチングすることを特徴とする導電層成膜の前処理方
法。
3. Before depositing a conductive layer on a semiconductor substrate,
A pretreatment method performed by a counter electrode type etching apparatus, wherein a semiconductor substrate is placed in a chamber of the etching apparatus to create a non-oxidizing atmosphere in the chamber, and a voltage of 100 V to 250 V is applied to the semiconductor substrate. And a plasma is generated by introducing an etching gas into the chamber, and the surface of the semiconductor substrate is etched by the plasma.
【請求項4】 請求項3記載の導電層成膜の前処理方法
において、 前記チャンバ内で発生させるプラズマの密度は1×10
8 〜1×1011cm-3であることを特徴とする導電層成
膜の前処理方法。
4. The pretreatment method for forming a conductive layer according to claim 3, wherein the density of the plasma generated in the chamber is 1 × 10 5.
A pretreatment method for forming a conductive layer, wherein the pretreatment is 8 to 1 × 10 11 cm −3 .
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JP26185493A Pending JPH0794473A (en) 1993-09-24 1993-09-24 Pre-treating method for forming conductive layer

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JP (1) JPH0794473A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11340146A (en) * 1998-05-25 1999-12-10 Hitachi Ltd Plasma processing device

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JPH11340146A (en) * 1998-05-25 1999-12-10 Hitachi Ltd Plasma processing device

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