JPH077381A - Variable resistance circuit - Google Patents
Variable resistance circuitInfo
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- JPH077381A JPH077381A JP17255193A JP17255193A JPH077381A JP H077381 A JPH077381 A JP H077381A JP 17255193 A JP17255193 A JP 17255193A JP 17255193 A JP17255193 A JP 17255193A JP H077381 A JPH077381 A JP H077381A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＬＳＩ内のアナログ回
路における可変抵抗に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a variable resistor in an analog circuit in an LSI.
【０００２】[0002]
【従来の技術】アナログ回路において、例えば演算増幅
器のゲイン調整において抵抗が用いられ、可変抵抗を用
いることによりゲインコントロールが可能になる。一方
回路部品のＬＳＩ化が進む中で、ＬＳＩ内の可変抵抗を
実現することは容易でなく、複数の並列抵抗をトランジ
スタで開閉接続する構成が提案されていた。しかしこの
ような構成では離散的な抵抗値しか実現できない。2. Description of the Related Art In an analog circuit, a resistor is used for gain adjustment of an operational amplifier, for example, and gain control is possible by using a variable resistor. On the other hand, with the progress of the circuit components into LSI, it is not easy to realize a variable resistance in the LSI, and there has been proposed a configuration in which a plurality of parallel resistors are connected in an open / close manner with a transistor. However, such a configuration can realize only discrete resistance values.
【０００３】[0003]
【発明が解決しようとする課題】本発明はこのような従
来の問題点を解消すべく創案されたもので、連続的に可
変であり、かつ線形性も良好な可変抵抗回路を提供する
ことを目的とする。SUMMARY OF THE INVENTION The present invention was devised to solve such conventional problems, and it is an object of the present invention to provide a variable resistance circuit which is continuously variable and has good linearity. To aim.
【０００４】[0004]
【課題を解決するための手段】本発明に係る可変抵抗回
路は、第１のＭＯＳのドレインとソースに、第２のＭＯ
Ｓのドレインおよびソースをそれぞれ接続するととも
に、第２のＭＯＳのゲートをこのＭＯＳのドレインに短
絡させ、かつ第１のＭＯＳのゲートに印加する電圧を制
御する手段を設けたことを特徴としている。A variable resistance circuit according to the present invention has a drain and a source of a first MOS and a second MO.
It is characterized in that means for connecting the drain and source of S respectively, short-circuiting the gate of the second MOS to the drain of this MOS, and controlling the voltage applied to the gate of the first MOS are provided.
【０００５】[0005]
【実施例】以下図示実施例により本発明を説明する。図
１は本発明の第１実施例である可変抵抗回路を示してい
る。The present invention will be described below with reference to illustrated embodiments. FIG. 1 shows a variable resistance circuit which is a first embodiment of the present invention.
【０００６】この可変抵抗回路は第１のＭＯＳ１１と第
２のＭＯＳ１２から構成されている。これらのＭＯＳ１
１、１２は共にｐＭＯＳあるいはｎＭＯＳである。第１
および第２のＭＯＳ１１、１２において、ドレインＤ同
士が接続され、またソースＳ同士が接続されている。第
１のＭＯＳ１１のゲートには制御回路２１が接続され、
第２のＭＯＳ１２のゲートはこのＭＯＳ１２のドレイン
Ｄに短絡している。入力端子１８はＭＯＳ１１、１２の
各ドレインＤ間に接続され、出力端子１９はＭＯＳ１
１、１２の各ソースＳ間に接続されている。制御回路２
１は所定の制御電圧Ｖｃを出力するように構成されてお
り、この制御電圧Ｖｃによって、ＭＯＳ１１、１２から
成る抵抗の値が定められる。なお制御電圧Ｖｃは、Ｖｉ
またはＶｏを基準電圧とする電圧値である。そして、Ｍ
ＯＳの正常な動作を保証するためには、Ｖｉ、Ｖｏは基
盤電圧より常に高く設定される必要がある。This variable resistance circuit is composed of a first MOS 11 and a second MOS 12. These MOS1
Both 1 and 12 are pMOS or nMOS. First
In the second MOS 11 and 12, the drains D are connected to each other and the sources S are connected to each other. A control circuit 21 is connected to the gate of the first MOS 11,
The gate of the second MOS 12 is short-circuited to the drain D of this MOS 12. The input terminal 18 is connected between the drains D of the MOSs 11 and 12, and the output terminal 19 is MOS1.
It is connected between the sources S 1 and 12. Control circuit 2
1 is configured to output a predetermined control voltage Vc, and the control voltage Vc determines the value of the resistance composed of the MOSs 11 and 12. The control voltage Vc is Vi
Alternatively, it is a voltage value with Vo as the reference voltage. And M
In order to guarantee the normal operation of the OS, Vi and Vo need to be always set higher than the base voltage.
【０００７】図２は、ＭＯＳのドレイン側の入力電圧Ｖ
ｉとソース側の出力電圧Ｖｏとの差、すなわちドレイン
・ソース間電位差（Ｖｉ−Ｖｏ）と、ＭＯＳに流れるド
レイン電流Ｉとの関係を示している。一点鎖線Ｐは第１
のＭＯＳ１１のみが設けられた場合を示しており、この
ようにＭＯＳ１１のみから抵抗が構成される場合、電位
差（Ｖｉ−Ｖｏ）が大きくなるに従って、電位差の変化
に対するドレイン電流Ｉの変化率は小さくなり、ＭＯＳ
１１の抵抗（＝（Ｖｉ−Ｖｏ）／Ｉ）は非線形的に変化
する。これに対し、ＭＯＳ１２のみから成る抵抗におけ
る電位差（Ｖｉ−Ｖｏ）とドレイン電流Ｉの関係も破線
Ｑで示すように非線形的であるが、この場合は電位差
（Ｖｉ−Ｖｏ）が大きくなるに従って、ドレイン電流Ｉ
の変化率は大きくなる。FIG. 2 shows the input voltage V on the drain side of the MOS.
4 shows the relationship between the difference between i and the output voltage Vo on the source side, that is, the drain-source potential difference (Vi−Vo), and the drain current I flowing through the MOS. The dashed-dotted line P is the first
In the case where only the MOS 11 is provided, the resistance is composed of only the MOS 11 as described above. As the potential difference (Vi-Vo) increases, the rate of change of the drain current I with respect to the change of the potential difference decreases. , MOS
The resistance of 11 (= (Vi-Vo) / I) changes non-linearly. On the other hand, the relationship between the potential difference (Vi-Vo) and the drain current I in the resistance composed of only the MOS 12 is also nonlinear as shown by the broken line Q, but in this case, as the potential difference (Vi-Vo) increases, the drain Current I
The rate of change of is large.
【０００８】本実施例では、第１および第２のＭＯＳ１
１、１２を並列に接続することにより、電位差（Ｖｉ−
Ｖｏ）とドレイン電流Ｉとの関係において、ＭＯＳ１１
による影響とＭＯＳ１２による影響とを相殺させてい
る。すなわち、実線Ｔで示すように電位差（Ｖｉ−Ｖ
ｏ）に対してドレイン電流Ｉは線形的に変化している。
したがってＭＯＳ１１、１２から成る抵抗（＝（Ｖｉ−
Ｖｏ）／Ｉ）は一定値であり、電位差（Ｖｉ−Ｖｏ）に
よって変化しない。このため、抵抗値は制御電圧Ｖｃの
値のみを変化させることによって制御できることとな
り、このような可変抵抗を増幅器に適用すると、増幅器
のゲイン調整が容易になる。なお、良好な線形特性を得
るためには、ＭＯＳ１１、１２は幾何学的形状を実質的
に同一に設定すべきであり、また制御電圧ＶｃはＭＯＳ
が線形領域で動作するように設定すべきである。In this embodiment, the first and second MOS1
By connecting 1 and 12 in parallel, the potential difference (Vi-
Vo) and drain current I
The effect due to and the effect due to the MOS 12 are offset. That is, as indicated by the solid line T, the potential difference (Vi-V
O), the drain current I changes linearly.
Therefore, the resistance (= (Vi−
Vo) / I) is a constant value and does not change due to the potential difference (Vi-Vo). Therefore, the resistance value can be controlled by changing only the value of the control voltage Vc, and when such a variable resistance is applied to the amplifier, the gain adjustment of the amplifier becomes easy. In order to obtain a good linear characteristic, the MOSs 11 and 12 should be set to have substantially the same geometrical shape, and the control voltage Vc should be the same as that of the MOS.
Should be set to operate in the linear region.
【０００９】図３は第２実施例を示しており、この実施
例ではさらに第３のＭＯＳ１３が設けられている。この
第３のＭＯＳ１３は、ドレインＤが第２のＭＯＳ１２の
ソースＳに接続され、ソースＳが第２のＭＯＳ１２のド
レインＤに接続されている。また第３のＭＯＳ１３のゲ
ートは、このＭＯＳ１３のドレインＤに短絡している。
その他の構成は第１実施例と同様である。なお、これら
のＭＯＳ１１、１２、１３は全てｐＭＯＳあるいはｎＭ
ＯＳである。FIG. 3 shows a second embodiment. In this embodiment, a third MOS 13 is further provided. The drain D of the third MOS 13 is connected to the source S of the second MOS 12, and the source S is connected to the drain D of the second MOS 12. The gate of the third MOS 13 is short-circuited to the drain D of this MOS 13.
Other configurations are similar to those of the first embodiment. Note that these MOS 11, 12, and 13 are all pMOS or nM.
OS.
【００１０】第２実施例では、第３のＭＯＳ１３が設け
られているので、電位差（Ｖｉ−Ｖｏ）が負の値を有し
ていても抵抗値を一定に制御することができる。これを
図４により説明する。なお、電位差（Ｖｉ−Ｖｏ）が正
の値を有する場合は、図２を参照して説明したように、
第２のＭＯＳ１２の作用によって抵抗値は一定に制御さ
れる。In the second embodiment, since the third MOS 13 is provided, the resistance value can be controlled to be constant even if the potential difference (Vi-Vo) has a negative value. This will be described with reference to FIG. If the potential difference (Vi-Vo) has a positive value, as described with reference to FIG.
The resistance value is controlled to be constant by the action of the second MOS 12.
【００１１】図４において、ＭＯＳ１１のみから抵抗が
構成される場合、一点鎖線Ｐ’で示すように、電位差
（Ｖｉ−Ｖｏ）の絶対値が大きくなるに従ってドレイン
電流Ｉの変化率は小さくなり、ＭＯＳ１１の抵抗は非線
形的に変化する。ＭＯＳ１３のみから抵抗が構成される
場合も、破線Ｑ’で示すように、電位差（Ｖｉ−Ｖｏ）
とドレイン電流Ｉの関係は非線形的であり、電位差（Ｖ
ｉ−Ｖｏ）の絶対値が大きくなるに従ってドレイン電流
Ｉの変化率が大きくなる。したがって、第１および第３
のＭＯＳ１１、１３から抵抗を構成すると、これらのＭ
ＯＳ１１、１３の作用が相殺され、電位差（Ｖｉ−Ｖ
ｏ）とドレイン電流Ｉとの関係は実線Ｔ’で示すように
線形的に変化する。すなわち第２実施例によれば、電位
差（Ｖｉ−Ｖｏ）が負の値をとる場合であっても、ＭＯ
Ｓ１１、１３から成る抵抗（＝（Ｖｉ−Ｖｏ）／Ｉ）は
一定値となり、第１実施例と同様な効果が得られる。In FIG. 4, when the resistance is composed of only the MOS 11, the rate of change of the drain current I becomes smaller as the absolute value of the potential difference (Vi-Vo) becomes larger, as indicated by the alternate long and short dash line P '. The resistance of is changing non-linearly. Even when the resistance is composed of only the MOS 13, as shown by the broken line Q ′, the potential difference (Vi−Vo)
The relation between the drain current I and the drain current I is non-linear, and the potential difference (V
The rate of change of the drain current I increases as the absolute value of i-Vo) increases. Therefore, the first and third
If a resistor is formed from the MOS 11 and 13 of
The effects of the OSs 11 and 13 are canceled out, and the potential difference (Vi-V
The relationship between o) and the drain current I changes linearly as shown by the solid line T ′. That is, according to the second embodiment, even if the potential difference (Vi-Vo) takes a negative value, the MO
The resistance composed of S11 and S13 (= (Vi-Vo) / I) has a constant value, and the same effect as that of the first embodiment can be obtained.
【００１２】図５は第２実施例における電位差（Ｖｉ−
Ｖｏ）とドレイン電流Ｉの関係を、制御電圧Ｖｃをパラ
メータとして表したものであり、制御電圧の値はＣ１、
Ｃ２、Ｃ３の順に大きくなる。この図に示されるよう
に、電位差（Ｖｉ−Ｖｏ）とドレイン電流Ｉは線形的な
関係にあり、抵抗値は電位差（Ｖｉ−Ｖｏ）とドレイン
電流Ｉによって変化しない。また抵抗値は、直線Ｃ１、
Ｃ２、Ｃ３の傾きの逆数であり、制御電圧Ｖｃが大きく
なるほど小さくなっている。すなわち直線Ｃ３で表され
る場合が、最も制御電圧Ｖｃが高いため、抵抗値が小さ
くなりドレイン電流が流れやすくなる。FIG. 5 shows the potential difference (Vi- in the second embodiment.
Vo) and the drain current I are expressed with the control voltage Vc as a parameter, and the value of the control voltage is C1,
It becomes larger in the order of C2 and C3. As shown in this figure, the potential difference (Vi-Vo) and the drain current I have a linear relationship, and the resistance value does not change depending on the potential difference (Vi-Vo) and the drain current I. The resistance value is the straight line C1,
It is the reciprocal of the slope of C2 and C3, and decreases as the control voltage Vc increases. That is, in the case represented by the straight line C3, since the control voltage Vc is the highest, the resistance value becomes small and the drain current easily flows.
【００１３】なお上記各実施例において、制御回路２
１、２２の構成は自由であり、ＭＯＳ１１、１４のゲー
トに必要な制御電圧を印加できるものであれば如何なる
構成を有していてもよい。In each of the above embodiments, the control circuit 2
The configurations of 1 and 22 are arbitrary, and any configuration may be used as long as the required control voltage can be applied to the gates of the MOSs 11 and 14.
【００１４】[0014]
【発明の効果】以上のように本発明によれば、ＭＯＳか
ら成る回路のドレイン・ソース間の抵抗値がドレイン・
ソース間の電位差の変化に対してほぼ一定となり、この
抵抗値の制御が簡単になるという効果が得られる。As described above, according to the present invention, the resistance value between the drain and source of a circuit composed of MOS is
It becomes almost constant with respect to the change in the potential difference between the sources, and the effect of simplifying the control of this resistance value can be obtained.
【図１】本発明の第１実施例に係る可変抵抗回路を示す
回路図である。FIG. 1 is a circuit diagram showing a variable resistance circuit according to a first exemplary embodiment of the present invention.
【図２】第１実施例の作用を示す図である。FIG. 2 is a diagram showing an operation of the first embodiment.
【図３】第２実施例に係る可変抵抗回路を示す回路図で
ある。FIG. 3 is a circuit diagram showing a variable resistance circuit according to a second example.
【図４】第２実施例の作用を示す図である。FIG. 4 is a diagram showing the operation of the second embodiment.
【図５】第２実施例において、ドレイン・ソース間電位
差とドレイン電流との関係を、制御電圧をパラメータと
して示す図である。FIG. 5 is a diagram showing the relationship between the drain-source potential difference and the drain current in the second embodiment, using the control voltage as a parameter.
１１ 第１のＭＯＳ １２ 第２のＭＯＳ １３ 第３のＭＯＳ １４ 第４のＭＯＳ 11 First MOS 12 Second MOS 13 Third MOS 14 Fourth MOS
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大澤 庶 東京都世田谷区北沢３−５−18 鷹山ビル 株式会社鷹山内 (72)発明者 漆畑 晶 東京都世田谷区北沢３−５−18 鷹山ビル 株式会社鷹山内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Akira Osawa 3-5-18 Kitazawa, Setagaya-ku, Tokyo Takayama Building Co., Ltd. (72) Inventor Akira Urushiba 3-5-18 Kitazawa, Setagaya-ku, Tokyo Takayama Building Stock Company Takayamauchi
Claims (4)
２のＭＯＳのドレインとソースとをそれぞれ接続すると
ともに、前記第２のＭＯＳのゲートをこのＭＯＳのドレ
インに短絡させ、かつ前記第１のＭＯＳのゲートに印加
する電圧を制御する手段を設けたことを特徴とする可変
抵抗回路。1. A drain and a source of a first MOS are respectively connected to a drain and a source of a second MOS, and the gate of the second MOS is short-circuited to the drain of this MOS, and the first A variable resistance circuit provided with means for controlling a voltage applied to the gate of the MOS.
前記ドレインの電圧を基準とすることを特徴とする請求
項１記載の可変抵抗回路。2. The variable resistance circuit according to claim 1, wherein the voltage applied to the gate of the first MOS is based on the voltage of the drain.
は、当該ＭＯＳが線形領域で作動するように設定されて
いることを特徴とする請求項１記載の可変抵抗回路。3. The variable resistance circuit according to claim 1, wherein the voltage applied to the gate of the first MOS is set so that the MOS operates in a linear region.
質的に同一であることを特徴とする請求項１記載の可変
抵抗回路。4. The variable resistance circuit according to claim 1, wherein the first and second MOSs have substantially the same geometrical shape.
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17255193A JPH077381A (en) | 1993-06-18 | 1993-06-18 | Variable resistance circuit |
| US08/262,059 US5666080A (en) | 1993-06-17 | 1994-06-17 | Computational circuit |
| CN94115394A CN1117172A (en) | 1993-06-17 | 1994-09-16 | Computational circuit |
| US08/467,827 US5568080A (en) | 1993-06-17 | 1995-06-06 | Computational circuit |
| US08/468,762 US5617053A (en) | 1993-06-17 | 1995-06-06 | Computational circuit |
| US08/487,154 US5563544A (en) | 1993-06-17 | 1995-06-07 | Computational circuit |
| US08/472,461 US5600270A (en) | 1993-06-18 | 1995-06-07 | Computational circuit |
| US08/766,875 US5774008A (en) | 1993-04-01 | 1996-12-13 | Computational circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17255193A JPH077381A (en) | 1993-06-18 | 1993-06-18 | Variable resistance circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH077381A true JPH077381A (en) | 1995-01-10 |
Family
ID=15943966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17255193A Pending JPH077381A (en) | 1993-04-01 | 1993-06-18 | Variable resistance circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077381A (en) |
-
1993
- 1993-06-18 JP JP17255193A patent/JPH077381A/en active Pending
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