JPH077372B2 - Address assignment device - Google Patents
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- JPH077372B2 JPH077372B2 JP2152080A JP15208090A JPH077372B2 JP H077372 B2 JPH077372 B2 JP H077372B2 JP 2152080 A JP2152080 A JP 2152080A JP 15208090 A JP15208090 A JP 15208090A JP H077372 B2 JPH077372 B2 JP H077372B2
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Description
【発明の詳細な説明】 [産業上の利用分野] 本発明は、中央制御装置にバスを介して接続された複数
段の周辺装置の各々に、中央制御装置によりアドレスを
割り当てるアドレス割当て装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an address assigning device for assigning an address by a central control unit to each of a plurality of stages of peripheral devices connected to the central control unit via a bus.
[従来の技術] 第4図は、従来のアドレス割当て装置の構成を示すブロ
ック図である。中央制御装置2にバス12を介して複数の
周辺装置4〜10が接続されている。なお、バス12は、ア
ドレス・バス,データ・バスを含むだけでなく、その他
の信号,例えば、デコード信号やコントロール信号を伝
送するためのバスを全て含んでいるものとする。このよ
うな構成では、中央制御装置2からバス12を介して各周
辺装置4〜10の各々を個別に制御するために、中央制御
装置2から、各周辺装置4〜10に対してアドレスを割り
当てなければならない。周辺装置4〜10に対するアドレ
スの割当ては、例えば、以下に示す方法が行われてい
る。即ち、各周辺装置4〜10の各々に、ディップ・スイ
ッチ(DSW)4a〜10aを設け、これらに夫々異なる値を設
定する。周辺装置4〜10は、DSW4a〜10aに設定された値
と、中央制御装置2からのアドレス・デコード信号とを
比較する。上記DSW4a〜10aの設定値と、アドレス・デコ
ード信号とが対応した場合にのみ、その対応した当該周
辺装置へ中央制御装置2がアクセスできるようにする。
つまり、周辺装置4a〜10aのDSW4a〜10aの設定値に応じ
て、アドレスが割当てられるのである。[Prior Art] FIG. 4 is a block diagram showing a configuration of a conventional address allocation device. A plurality of peripheral devices 4 to 10 are connected to the central control unit 2 via a bus 12. The bus 12 is assumed to include not only an address bus and a data bus, but also all buses for transmitting other signals such as a decode signal and a control signal. In such a configuration, in order to individually control each of the peripheral devices 4 to 10 via the bus 12 from the central control device 2, the central control device 2 assigns an address to each of the peripheral devices 4 to 10. There must be. The addresses are assigned to the peripheral devices 4 to 10, for example, by the following method. That is, each of the peripheral devices 4 to 10 is provided with a DIP switch (DSW) 4a to 10a and a different value is set to each of them. Peripherals 4-10 compare the value set in DSWs 4a-10a with the address decode signal from central controller 2. Only when the set values of the DSWs 4a to 10a correspond to the address / decode signal, the central controller 2 can access the corresponding peripheral device.
That is, the address is assigned according to the set values of the DSWs 4a to 10a of the peripheral devices 4a to 10a.
[発明が解決しようとする課題] しかし、上述した従来のアドレス割当て方法では、次の
問題があった。即ち、ディップ・スイッチを操作者がい
ちいち設定しなければならないため、設定操作が煩雑で
あり、このため、設定ミスが避けられない。[Problems to be Solved by the Invention] However, the conventional address allocation method described above has the following problems. That is, since the operator has to set the DIP switch one by one, the setting operation is complicated, and therefore, a setting error cannot be avoided.
なお、上述した方法とは別に、周辺装置に対するアドレ
ス割当て方法が、以下のように提案されている。それ
は、例えば、VMEバス等のマルチバスを使用した方法で
あり、各バスの規格として定められているものである。
このような方法では、周辺装置に対するアドレス割当て
を自動的に行うため、上述した欠点は解消される。しか
し、この方法を実現するためには、当然、規格に定めら
れたバスを使用しなければならない。しかも、中央制御
装置が周辺装置を識別するために、複雑なハードウエア
を個々の周辺装置側に設けなければならないという欠点
があった。In addition to the method described above, an address allocation method for peripheral devices has been proposed as follows. For example, it is a method using a multi-bus such as a VME bus, and is defined as a standard for each bus.
In such a method, addresses are automatically assigned to peripheral devices, so that the above-mentioned drawbacks are eliminated. However, in order to implement this method, the bus specified in the standard must be used. Moreover, in order for the central control unit to identify the peripheral device, complicated hardware must be provided for each peripheral device.
従って、本発明の目的の1つは、ディップ・スイッチを
設定する等の人手による操作を必要とせずに、中央制御
装置から周辺装置へのアドレス割当てができるアドレス
割当て装置を提供することである。また、本発明の他の
目的は、アドレス割当て動作のために必要なハードウエ
ア及びその制御手順が単純なアドレス割当て装置を提供
することである。Therefore, one of the objects of the present invention is to provide an address assigning device capable of assigning an address from a central control device to a peripheral device without requiring manual operation such as setting a dip switch. Another object of the present invention is to provide an address allocating device in which the hardware required for the address allocating operation and its control procedure are simple.
本発明のさらに他の目的は、中央制御装置が複数の周辺
装置に夫々割り当てたアドレスを確認することができる
アドレス割当て装置を提供することである。また、本発
明の他の目的は、所定数の周辺装置が正しく接続されて
いるかを中央制御装置が確認できるアドレス割当て装置
を提供することである。Still another object of the present invention is to provide an address assigning device capable of confirming the addresses assigned by the central control unit to a plurality of peripheral devices, respectively. Another object of the present invention is to provide an address assigning device by which the central control unit can confirm whether a predetermined number of peripheral devices are properly connected.
[課題を解決するための手段及びその作用] 本発明のアドレス割当て装置によれば、中央制御装置14
に接続された複数の周辺装置に互いに異なるアドレスを
割当てることができるとともに、割り当てたアドレスを
確認できる。中央制御装置14は、書き込み制御信号を出
力すると共にバス13にデータ信号を出力して、複数の周
辺装置16〜22に互いに異なるデータをアドレスとして割
当てる。複数の周辺装置16〜22は、夫々次のような構成
を有する。即ち、記憶手段68は、バス13を介してその周
辺装置に対応するアドレスのデータを受け記憶する。比
較手段74には、複数の周辺装置に割り当てられたアドレ
スをデコードした対応するデコード信号が供給され、記
憶手段68に記憶されたデータと比較し対応する場合にイ
ネーブル信号を出力する。これによって、所望の周辺装
置が選択される。第1バッファ手段62は、比較手段74か
らのイネーブル信号に応じてイネーブルされて、バス13
及び周辺装置の内部バスを接続する。これによって、選
択された周辺装置内の各素子にデータが供給されるよう
になる。第2バッファ手段76は、比較手段74からのイネ
ーブル信号に応じてイネーブルされ、記憶手段68に記憶
されたデータを通過させて内部バスに送る。内部バス
は、第1バッファ手段62によってバス13に接続されるの
で、中央制御装置14はその周辺装置に割り当てたアドレ
スを呼び出し、割り当てたアドレスを確認することがで
きる。また、これによって、所定数の周辺装置が正しく
接続されているかを中央制御装置が確認できる。[Means for Solving the Problem and Its Action] According to the address assigning device of the present invention, the central controller 14
It is possible to assign different addresses to a plurality of peripheral devices connected to each other and to confirm the assigned addresses. The central controller 14 outputs a write control signal and a data signal to the bus 13 to assign different data as addresses to the plurality of peripheral devices 16-22. Each of the plurality of peripheral devices 16 to 22 has the following configuration. That is, the storage unit 68 receives and stores the data of the address corresponding to the peripheral device via the bus 13. The comparing means 74 is supplied with a corresponding decode signal obtained by decoding the addresses assigned to the plurality of peripheral devices, compares the data with the data stored in the storing means 68, and outputs an enable signal when corresponding. As a result, the desired peripheral device is selected. The first buffer means 62 is enabled in response to the enable signal from the comparing means 74 and the bus 13
And connect the peripheral internal bus. As a result, data is supplied to each element in the selected peripheral device. The second buffer means 76 is enabled according to the enable signal from the comparison means 74, passes the data stored in the storage means 68, and sends the data to the internal bus. Since the internal bus is connected to the bus 13 by the first buffer means 62, the central control unit 14 can call the address assigned to its peripheral device and confirm the assigned address. This also allows the central controller to verify that a predetermined number of peripheral devices are properly connected.
[実施例] 次に、本発明のアドレス割当て装置に関わる実施例を図
面を参照して説明する。[Embodiment] Next, an embodiment relating to the address assignment device of the present invention will be described with reference to the drawings.
第1図は、本発明のアドレス割当て装置の構成を示すブ
ロック図である。このアドレス割当て装置は、中央制御
装置14にバス13を介して接続された複数段の周辺装置1
6,18,20,22の各々に、中央制御装置14によりアドレスを
割り当てる。バス13は、アドレス信号,データ信号,ア
ドレス・デコード信号,及びその他の制御信号を伝送す
るためのものである。なお、本明細書において、各信号
名の前に付した「/」は、当該信号がアクティブ・ロウ
の信号であることを表す。中央制御装置14は、書込み出
力端子30、イネーブル出力端子40を有している。中央制
御装置14は、書込み出力端子30及びイネーブル出力端子
40に書込み信号/A及び書込みイネーブル信号/E1を夫々
出力する。また、これと共に、各周辺装置16〜22に割り
当てるアドレスを表すデータ信号をバス13に出力する。
周辺装置16〜22の各々は、以下の端子を夫々有してい
る。即ち、中央制御装置14の書込み出力端子30に共通に
接続された書込み入力端子32,34,36,38、イネーブル入
力端子42,44,46,48、及びイネーブル出力端子50,52,54,
56である。また、周辺装置16〜22は、中央制御装置14が
周辺装置16〜22に割り当てたアドレスを記憶するための
記憶手段16a〜22aを有している。初段の周辺装置16のイ
ネーブル入力端子42は、中央制御装置14のイネーブル出
力端子40に接続されている。また、次段以降の周辺装置
18,20,22の各々のイネーブル入力端子44,46,48は、前段
の周辺装置のイネーブル出力端子50,52,54に夫々接続さ
れている。FIG. 1 is a block diagram showing the configuration of the address assigning device of the present invention. This address assigning device comprises a plurality of stages of peripheral devices 1 connected to a central controller 14 via a bus 13.
An address is assigned to each of 6, 18, 20, 22 by the central controller 14. Bus 13 is for transmitting address signals, data signals, address decode signals, and other control signals. In this specification, “/” added before each signal name indicates that the signal is an active low signal. The central controller 14 has a write output terminal 30 and an enable output terminal 40. The central controller 14 has a write output terminal 30 and an enable output terminal.
The write signal / A and the write enable signal / E1 are output to 40, respectively. At the same time, a data signal representing an address assigned to each of the peripheral devices 16 to 22 is output to the bus 13.
Each of the peripheral devices 16 to 22 has the following terminals, respectively. That is, the write input terminals 32, 34, 36, 38 commonly connected to the write output terminal 30 of the central controller 14, the enable input terminals 42, 44, 46, 48, and the enable output terminals 50, 52, 54,
56. Further, the peripheral devices 16 to 22 have storage means 16a to 22a for storing the addresses assigned to the peripheral devices 16 to 22 by the central controller 14. The enable input terminal 42 of the first stage peripheral device 16 is connected to the enable output terminal 40 of the central controller 14. In addition, peripheral devices from the next stage onward
The enable input terminals 44, 46, 48 of 18, 20, 22 are respectively connected to the enable output terminals 50, 52, 54 of the peripheral devices in the preceding stage.
次に、このようにして構成されたアドレス割当て装置の
動作について説明する。Next, the operation of the address assigning device thus configured will be described.
まず、周辺装置16は、イネーブル入力端子42からの書込
みイネーブル信号/E1の有効期間中に書込み入力端子32
からの書込み信号/Aを受けると、中央制御装置14からバ
ス13を介して出力されたデータ信号を記憶手段16aに書
込む。このデータ信号の内容が、当該周辺装置16のアド
レスとなる。更に、周辺装置16は、上記アドレスの書込
みと共に、イネーブル入力端子42からの書込みイネーブ
ル信号/E1をイネーブル出力端子50に通過される。通過
した信号を書込みイネーブル信号/E2とする。この書込
みイネーブル信号/E2は、次段の周辺装置18のイネーブ
ル入力端子44に与える。次に、周辺装置18は、上述と同
様の書込み動作を行う。即ち、周辺装置18は、イネーブ
ル入力端子44からの書込みイネーブル信号/E2の有効期
間中に書込み入力端子34からの書込み信号/Aを受ける
と、中央制御装置14からバス13を介して出力されたデー
タ信号を記憶手段18aに書込む。このデータ信号の内容
が、当該周辺装置18のアドレスとなる。更に、周辺装置
18は、上記アドレスの書込みと共に、イネーブル入力端
子44からの書込みイネーブル信号/E2をイネーブル出力
端子52に通過させる。通過した信号を書込みイネーブル
信号/E3とする。この書込みイネーブル信号/E3は、次段
の周辺装置20のイネーブル入力端子46に与える。以下、
同様のアドレス割り当て動作を行うことにより、イネー
ブル信号/E4,/E5が、夫々周辺装置20,22から出力される
と共に、周辺装置22まで、順次、アドレスが割り当てら
れる。First, the peripheral device 16 writes the write input terminal 32 during the valid period of the write enable signal / E1 from the enable input terminal 42.
When the write signal / A from the central control unit 14 is received, the data signal output from the central controller 14 via the bus 13 is written in the storage means 16a. The content of this data signal becomes the address of the peripheral device 16. Further, the peripheral device 16 passes the write enable signal / E1 from the enable input terminal 42 to the enable output terminal 50 while writing the address. The passed signal is set as the write enable signal / E2. The write enable signal / E2 is given to the enable input terminal 44 of the peripheral device 18 at the next stage. Next, the peripheral device 18 performs the write operation similar to that described above. That is, when the peripheral device 18 receives the write signal / A from the write input terminal 34 during the valid period of the write enable signal / E2 from the enable input terminal 44, it is output from the central controller 14 via the bus 13. The data signal is written in the storage means 18a. The content of this data signal becomes the address of the peripheral device 18. In addition, peripheral devices
18 passes the write enable signal / E2 from the enable input terminal 44 to the enable output terminal 52 while writing the address. The passed signal is set as the write enable signal / E3. The write enable signal / E3 is given to the enable input terminal 46 of the peripheral device 20 at the next stage. Less than,
By performing the same address allocation operation, enable signals / E4 and / E5 are output from the peripheral devices 20 and 22, respectively, and addresses are sequentially allocated to the peripheral device 22.
次に、中央制御装置14及び周辺装置16〜22の動作につい
て、第2図に示す回路図、及びこれに対応する第3図の
タイムチャートを参照して、詳細に説明する。Next, the operations of the central controller 14 and the peripheral devices 16 to 22 will be described in detail with reference to the circuit diagram shown in FIG. 2 and the corresponding time chart in FIG.
第2図は、本発明の一実施例における周辺装置の一部分
を示す回路図である。なお、第2図において、第1図に
相当する部分には同一の符号を付している。複数の周辺
装置には、第2図に示す回路とほぼ同じ回路が夫々設け
られるが、ここでは簡単のため、周辺装置16の場合を例
にして説明する。バッファ60は、書込みイネーブル信号
/E1が有効時にイネーブルとなって、書込み信号/Aをア
ンド・ゲート66に与える。バス13と、周辺装置16内部の
データ・バスBDとの間の信号の授受は、バス・バッファ
62を介して行われる。バス・バッファ62は、後述のマル
チプレクサ74の出力端子Qからの出力信号が有効になっ
た時にイネーブルされて、データの授受が可能となる。
バッファ64には、バス13上のデータのうちの4ビット分
のデータが入力する。書込みイネーブル信号/E1によ
り、バッファ64がイネーブルされると、バッファ64を通
過した4ビットのデータは、レジスタ68の入力端子D1〜
D4に与えられる。これらのデータは、アンド・ゲート66
を通過した書込み信号/Aの立ち上がりエッジで、4ビッ
トのレジスタ68に取り込まれて、その出力端子Q1〜Q4に
アクティブ・ロウで出力される。なお、このレジスタ68
は、第1図の記憶手段16aに相当するものである。周辺
装置16のアドレスは、3ビットのデータとして、レジス
タ68に格納される。レジスタ68に書き込まれる残りの1
ビットのデータは、レジスタ68にアドレスが書き込まれ
たか、否かを示す書込み完了信号として使用する。この
書込み完了信号については、後で説明する。また、レジ
スタ68から出力された4ビットのデータは、バッファ76
を通過して周辺装置16内のデータ・バスBDに出力され
る。また、レジスタ68から出力された3ビットのアドレ
ス・データの各々は、マルチプレクサ74の制御入力端子
C0〜C2に与えられる。中央演算回路14は、複数の周辺装
置に対応するアドレスをデコーダした4個のデコード信
号DS1〜DS4をバス13を介してマルチプレクサ74に供給す
る。マルチプレクサ74は、アドレス・データとデコード
信号とを比較し、アドレス・データに対応するデコード
信号が存在するときに出力端子Qを選択的に有効
(「L」)にする。この出力端子Qの出力は、後述する
ようにイネーブル信号として機能する。デコード信号DS
1〜DS4は、メモリ空間を周辺装置の個数に合わせて均等
に4分割した例で説明すれば、選択したアドレスの最上
位2ビットを中央演算回路14がデコードすることによっ
て得られる。例えば、選択したアドレスの最上位2ビッ
トが“00"のときには、中央演算回路14はDS1を「L」に
イネーブルし、″01″のときにはDS2を「L」にイネー
ブルするというようにデコードする。この出力端子Qに
出力される信号が有効(「L」)になったとき、中央制
御装置14から周辺装置16が選択されたことになる。マル
チプレクサ74の出力端子Qから出力される信号により、
上述のバス・バッファ62がイネーブルとなる。従って、
周辺装置16の内部のデータ・バスBDと、バス13との間
で、データの授受が行われ、即ち、周辺装置16が選択さ
れることになる。マルチプレクサ74の出力信号によりイ
ネーブルされるデコーダ78は、中央制御装置14から、バ
ス13及び周辺装置16内のアドレス・バスBAを介して与え
られるアドレス信号を受ける。このアドレス信号は、上
述したメモリを4分割する例でいえば、選択したアドレ
スの最上位2ビットより下位のビットに当たる。デコー
ダ78は、受けたアドレス信号をデコードして、周辺装置
16内の各素子,例えば、バッファ,メモリ,その他の素
子等をイネーブルするイネーブル信号を出力したり、そ
の他の制御信号を出力したりする。即ち、周辺装置内の
素子の各々に対して、アドレスが割り当てられている。
なお、周辺装置16内のデータ・バスBDと同様に、周辺装
置16内のアドレス・バスBAは、図示しないバス・バッフ
ァを介してバス13に接続されている。また、これらバス
・バッファは、3ステート・バッファであるため、イネ
ーブル信号の他にも制御信号を必要とする。しかし、本
実施例では、動作上関連がないので、上記制御信号を省
略している。FIG. 2 is a circuit diagram showing a part of a peripheral device according to an embodiment of the present invention. Note that, in FIG. 2, parts corresponding to those in FIG. 1 are denoted by the same reference numerals. Each of the plurality of peripheral devices is provided with substantially the same circuit as the circuit shown in FIG. 2. However, for simplicity, the peripheral device 16 will be described as an example here. Buffer 60 is a write enable signal
When / E1 is valid, it is enabled and gives a write signal / A to AND gate 66. Sending and receiving signals between the bus 13 and the data bus BD inside the peripheral device 16 are performed by a bus buffer.
Through 62. The bus buffer 62 is enabled when the output signal from the output terminal Q of the multiplexer 74, which will be described later, becomes valid, and data can be transmitted and received.
Data of 4 bits of the data on the bus 13 is input to the buffer 64. When the buffer 64 is enabled by the write enable signal / E1, the 4-bit data passing through the buffer 64 is transferred to the input terminals D1 to D1 of the register 68.
Given to D4. These data are from AND GATE 66
At the rising edge of the write signal / A that has passed through, the data is taken into the 4-bit register 68 and output to its output terminals Q1 to Q4 in active low. This register 68
Corresponds to the storage means 16a in FIG. The address of the peripheral device 16 is stored in the register 68 as 3-bit data. Remaining 1 written to register 68
The bit data is used as a write completion signal indicating whether or not an address is written in the register 68. The write completion signal will be described later. The 4-bit data output from the register 68 is stored in the buffer 76.
And is output to the data bus BD in the peripheral device 16. Also, each of the 3-bit address data output from the register 68 is a control input terminal of the multiplexer 74.
Given to C0-C2. The central processing circuit 14 supplies four decode signals DS1 to DS4 obtained by decoding addresses corresponding to a plurality of peripheral devices to the multiplexer 74 via the bus 13. The multiplexer 74 compares the address data and the decode signal, and selectively enables (“L”) the output terminal Q when the decode signal corresponding to the address data exists. The output of the output terminal Q functions as an enable signal as described later. Decode signal DS
1 to DS4 can be obtained by the central arithmetic circuit 14 decoding the most significant 2 bits of the selected address, in the case where the memory space is divided into four equal parts according to the number of peripheral devices. For example, when the most significant 2 bits of the selected address are "00", the central processing circuit 14 enables DS1 to "L", and when "01", enables DS2 to "L". When the signal output to the output terminal Q becomes valid (“L”), it means that the peripheral device 16 is selected from the central controller 14. By the signal output from the output terminal Q of the multiplexer 74,
The above-mentioned bus buffer 62 is enabled. Therefore,
Data is exchanged between the data bus BD inside the peripheral device 16 and the bus 13, that is, the peripheral device 16 is selected. Decoder 78, which is enabled by the output signal of multiplexer 74, receives from central controller 14 an address signal provided via bus 13 and address bus BA in peripheral device 16. In the example in which the memory is divided into four, this address signal corresponds to bits lower than the most significant 2 bits of the selected address. The decoder 78 decodes the received address signal to generate a peripheral device.
It outputs an enable signal for enabling each element in 16 such as a buffer, a memory, and other elements, and outputs other control signals. That is, an address is assigned to each of the elements in the peripheral device.
Like the data bus BD in the peripheral device 16, the address bus BA in the peripheral device 16 is connected to the bus 13 via a bus buffer (not shown). Since these bus buffers are 3-state buffers, they require control signals in addition to enable signals. However, in this embodiment, the control signals are omitted because they are not related in operation.
次に、第3図のタイムチャートを参照して、第2図の回
路動作を説明する。Next, the circuit operation of FIG. 2 will be described with reference to the time chart of FIG.
まず、中央制御装置14は、イネーブル入力端子42への書
込みイネーブル信号/E1を有効(「L」)にする(第3
図(A))。この結果、バッファ60及びバッファ64がイ
ネーブルされると共に、アンド・ゲート72の入力端子の
一方が「L」となる。次に、周辺装置16に割り当てるア
ドレスを示すデータ信号をバス13に出力する。従って、
そのデータ信号は、バッファ64を通過して、レジスタ68
の入力端子に与えられる。そのアドレス信号が確定した
後(第3図(C))、中央制御装置14は、書込み信号/A
を出力する(第3図(B))。この書込み信号/Aは、イ
ネーブル状態のバッファ60及びアンド・ゲート66を通過
して、レジスタ68のクロック入力端子に印加される。こ
の結果、書込み信号/Aの立ち上がりエッジで、レジスタ
68の入力端子D1〜D4に印加されているデータは、レジス
タ68に書き込まれる。なお、この書込み動作前に行われ
る初期設定により、レジスタ68はリセットされており、
レジスタ68の出力端子Q1〜Q4は、予め、全て「H」状態
になっている。このため、上記書込み動作により、レジ
スタ68のデータ入力端子D1〜D3には、上述したようなア
ドレスを示すデータ信号が出力することになる。なお、
レジスタ68の出力端子Q4から、書込み動作が完了したこ
とを示す書込み完了信号/Bを出力させるために、データ
入力端子D4には、「H」の信号が与えられる。従って、
書込み動作の前後で、レジスタ68の出力端子Q4の状態
は、「H」から「L」に変化する。即ち、書込み完了信
号/Bの状態が、「H」ならば、書込み前を示しており、
「L」ならば、書込み後を示している。この書込み完了
信号/Bは、アンド・ゲート72の入力端子に至る。従っ
て、アンド・ゲート72の出力信号,即ち、書込みイネー
ブル信号/E2は、書込み完了信号/Bが有効(「L」)に
なると同時に、有効(「L」)になる(第3図
(D))。この書込みイネーブル信号/E2は、イネーブ
ル出力端子50を通過して、次段の周辺装置18のイネーブ
ル入力端子44に与えられる。また、上記書込み完了信号
/Bは、インバータ70を介してアンド・ゲート66に至る。
即ち、書込み完了信号/Bが有効(「L」)になると、ア
ンド・ゲート66は閉状態となるため、それ以降、バッフ
ァ60を介して入力してくる書込み信号/Aの通過を禁止す
る。このため、レジスタ68に対する再書込みは、禁止さ
れることになる。First, the central controller 14 makes the write enable signal / E1 to the enable input terminal 42 valid (“L”) (third).
(A). As a result, the buffer 60 and the buffer 64 are enabled, and one of the input terminals of the AND gate 72 becomes "L". Next, a data signal indicating an address assigned to the peripheral device 16 is output to the bus 13. Therefore,
The data signal passes through buffer 64 to register 68.
Given to the input terminal of. After the address signal is confirmed (Fig. 3 (C)), the central controller 14 writes the write signal / A.
Is output (FIG. 3 (B)). The write signal / A passes through the enabled buffer 60 and the AND gate 66 and is applied to the clock input terminal of the register 68. As a result, at the rising edge of the write signal / A, the register
The data applied to the input terminals D1 to D4 of 68 is written in the register 68. Note that the register 68 is reset by the initial setting performed before this write operation,
The output terminals Q1 to Q4 of the register 68 are all in the "H" state in advance. Therefore, by the write operation, the data signal indicating the address as described above is output to the data input terminals D1 to D3 of the register 68. In addition,
In order to output the write completion signal / B indicating that the write operation is completed from the output terminal Q4 of the register 68, the data input terminal D4 is supplied with the signal of "H". Therefore,
Before and after the write operation, the state of the output terminal Q4 of the register 68 changes from "H" to "L". That is, if the state of the write completion signal / B is "H", it indicates before writing,
If it is "L", it indicates after writing. The write completion signal / B reaches the input terminal of the AND gate 72. Therefore, the output signal of the AND gate 72, that is, the write enable signal / E2 becomes valid ("L") at the same time as the write completion signal / B becomes valid ("L") (FIG. 3 (D)). ). The write enable signal / E2 passes through the enable output terminal 50 and is given to the enable input terminal 44 of the peripheral device 18 at the next stage. Also, the above write completion signal
/ B reaches the AND gate 66 via the inverter 70.
That is, when the write completion signal / B becomes valid ("L"), the AND gate 66 is closed, and thereafter, the passage of the write signal / A input via the buffer 60 is prohibited. Therefore, rewriting to the register 68 is prohibited.
このような動作が行われた結果、周辺装置16にアドレス
が割当てられる。更に、上述と同様の動作が、順次、周
辺装置18,20,22で行われる。その結果、第3図(E),
(F),(G)に示すように、書込みイネーブル信号/E
3,/E4,/E5が、周辺装置18,20,22のイネーブル出力端子5
2,54,56から出力される。これらの動作については、繰
り返しになるので、その説明を省略する。As a result of such an operation, an address is assigned to the peripheral device 16. Further, the same operation as described above is sequentially performed by the peripheral devices 18, 20, 22. As a result, FIG.
As shown in (F) and (G), write enable signal / E
3, / E4, / E5 are enable output terminals 5 of peripheral devices 18,20,22
It is output from 2,54,56. Since these operations are repeated, the description thereof will be omitted.
上述のように、アドレス割当て動作を行うことにより、
中央制御装置14からみたアドレス・マップ上に、周辺装
置16〜22の各々を割り当てることができる。従って、中
央制御装置14からバス13を介して周辺装置16〜22へ、割
り当てたアドレスに対応するアドレス・デコード信号DS
1〜DS4を与えることにより、所望の周辺装置を選択する
ことができ、且つ、選択した周辺装置を個別に制御する
ことができる。By performing the address allocation operation as described above,
Each of the peripheral devices 16-22 can be assigned on the address map as seen by the central controller 14. Therefore, the address decode signal DS corresponding to the assigned address is sent from the central control unit 14 to the peripheral devices 16 to 22 via the bus 13.
By giving 1 to DS4, a desired peripheral device can be selected and the selected peripheral device can be individually controlled.
更に、上述のアドレス割当て動作が正確に行われたか、
否かを調べる場合は、以下のようにすればよい。即ち、
第1図でいえば、中央制御装置14から各周辺装置16〜22
に割り当てたアドレスが、各周辺装置16〜22の記憶手段
16a〜22aに格納されたことを確認すれば、アドレス割当
て動作が正確に行われたか、否かを確認できる。このこ
とを第2図を参照して説明する。即ち、選択する周辺装
置のアドレスに対応するアドレス・デコード信号DS1〜D
S4をマルチプレクサ74に供給する。供給したアドレス・
デコード信号に対応するアドレスが周辺装置16に記憶さ
れていれば、例えば、周辺装置16を選択する。これによ
り、マルチプレクサ74の出力端子Qの出力信号は、
「L」となり、デコーダ78をイネーブルする。このデコ
ーダ78には、バス13及び内部アドレス・バスBAを介して
選択した周辺装置内の各素子(例えば、バッファ76)に
割り当てられたアドレスが入力される。よって、デコー
ド78がイネーブルされると、バッファ76に対応するアド
レスがデコーダ78によってデコードされ、バッファ76に
出力端子Q1からイネーブル信号が供給される。もちろ
ん、他の出力端子Qxは、周辺装置内の他の素子にデコー
ド信号を供給する。これにより、レジスタ68に格納され
ているデータ,即ち、周辺装置16に割当てとアドレス
は、順次、バッファ76,周辺装置16内のデータ・バスBD,
及びバス・バッファ62を経由してバス13に出力される。
この結果、中央制御装置14は、周辺装置16に割り当てた
アドレスを読み取ることができる。マルチプレクサ74に
供給したアドレス・デコード信号に対応するアドレスが
周辺装置16に記憶されていなければ、バッファ76をイネ
ーブルする信号は発生されず、バッファ76は例えばFF・
・Fの様な意味のない値を出力した状態である。このよ
うにして周辺装置16から読み出したアドレスと、初めに
周辺装置16に割り当てたアドレスとを比較することによ
り、正確にアドレスの割当て動作が行われたか、否かを
確認することができる。従って、これと同様の動作を各
周辺装置18〜22に対して順次行うことにより、アドレス
割当て動作の確認ができる。なお、デコーダ78は、周辺
装置内にバッファ、メモリ等複数の素子があり、それら
に割り当てられたアドレスをデコーダするために設けら
れたものである。よって、単に各周辺装置に割り当てら
れたアドレスを確認するためだけであれば、マルチプレ
クサ74の出力端子Qからのイネーブル信号を直接バッフ
ァ76に供給しても良く、デコーダ78は必ずしも必要では
ない。In addition, whether the address allocation operation described above was performed correctly,
To check whether or not it is possible to do as follows. That is,
In FIG. 1, the central control unit 14 to the peripheral devices 16 to 22
The address assigned to the storage means of each peripheral device 16-22
By confirming that the address is stored in 16a to 22a, it can be confirmed whether or not the address allocation operation is performed correctly. This will be described with reference to FIG. That is, the address decode signals DS1 to D corresponding to the address of the peripheral device to be selected.
The S4 is supplied to the multiplexer 74. Address supplied
If the address corresponding to the decoded signal is stored in the peripheral device 16, the peripheral device 16 is selected, for example. As a result, the output signal of the output terminal Q of the multiplexer 74 is
It becomes “L” and the decoder 78 is enabled. The address assigned to each element (for example, the buffer 76) in the selected peripheral device is input to the decoder 78 via the bus 13 and the internal address bus BA. Therefore, when the decode 78 is enabled, the address corresponding to the buffer 76 is decoded by the decoder 78, and the enable signal is supplied to the buffer 76 from the output terminal Q1. Of course, the other output terminal Qx supplies the decode signal to other elements in the peripheral device. As a result, the data stored in the register 68, that is, the assignment and address to the peripheral device 16, are sequentially transferred to the buffer 76, the data bus BD in the peripheral device 16,
And is output to the bus 13 via the bus buffer 62.
As a result, the central controller 14 can read the address assigned to the peripheral device 16. If the address corresponding to the address decode signal supplied to the multiplexer 74 is not stored in the peripheral device 16, the signal for enabling the buffer 76 is not generated, and the buffer 76 is, for example, FF.
・ It is in a state where a meaningless value such as F is output. In this way, by comparing the address read from the peripheral device 16 with the address initially assigned to the peripheral device 16, it is possible to confirm whether or not the address assignment operation has been performed accurately. Therefore, the address allocation operation can be confirmed by sequentially performing the same operation for each peripheral device 18 to 22. The decoder 78 has a plurality of elements such as a buffer and a memory in the peripheral device, and is provided to decode the addresses assigned to these elements. Therefore, the enable signal from the output terminal Q of the multiplexer 74 may be directly supplied to the buffer 76 only for confirming the address assigned to each peripheral device, and the decoder 78 is not always necessary.
上述のように、アドレスの割当ての確認を行うことによ
り、何台の周辺装置からアドレスを読み出したかという
ことを計数することは容易である。このことを利用すれ
ば、以下のような利点が生じる。即ち、第1図の場合、
4個の周辺装置16〜22のうち、例えば、周辺装置20が接
続されていなかったときを考える。この場合、書込みイ
ネーブル信号は、周辺装置18までは至る。しかし、次段
に存在すべきイネーブル入力端子46及びイネーブル出力
端子54が存在しないので、書込みイネーブル信号は、周
辺装置22に入力されない。この結果、周辺装置22に対す
るアドレスの割当ては行われない。次に、上述したアド
レス割当ての確認をすると、周辺装置18までのアドレス
は読み出せるが、次段以降のアドレスは読み出せない。
従って、2個の周辺装置16,18にしかアドレス割当てが
行われていないことが、中央制御装置14により認識され
る。従って、中央制御装置14において、接続されるべき
周辺装置の個数と、アドレス割当てがなされた周辺装置
の個数とを比較すれば、所定数の周辺装置が正しく接続
されているが、否かを自動的に判断することができると
いう利点がある。As described above, by confirming the address assignment, it is easy to count how many peripheral devices have read the address. By utilizing this, the following advantages occur. That is, in the case of FIG.
Consider, for example, the case where the peripheral device 20 is not connected among the four peripheral devices 16 to 22. In this case, the write enable signal reaches the peripheral device 18. However, since the enable input terminal 46 and the enable output terminal 54 which should exist in the next stage do not exist, the write enable signal is not input to the peripheral device 22. As a result, no address is assigned to the peripheral device 22. Next, when the above-mentioned address allocation is confirmed, the addresses up to the peripheral device 18 can be read, but the addresses in the subsequent stages cannot be read.
Therefore, it is recognized by the central control unit 14 that the address is assigned only to the two peripheral devices 16 and 18. Therefore, in the central controller 14, if the number of peripheral devices to be connected is compared with the number of address-assigned peripheral devices, a predetermined number of peripheral devices are correctly connected. There is an advantage that it can be judged in a positive manner.
上述したように、本発明のアドレス割当て装置によれ
ば、中央制御装置14にバスを介して接続された複数段の
周辺装置16〜22の記憶手段16a〜22aの各々に、順次、ア
ドレスが書き込まれる。従って、ディップ・スイッチを
設定する等の人手による操作を必要とせずに、中央制御
装置から周辺装置へのアドレス割当てを行うことができ
る。このため、従来と違って、ディップ・スイッチの煩
雑な設定操作を必要としない。また、ディップ・スイッ
チの設定ミスによる誤動作を防止できるといった利点が
ある。As described above, according to the address assigning device of the present invention, the addresses are sequentially written into the respective storage means 16a to 22a of the peripheral devices 16 to 22 connected to the central control unit 14 via the bus. Be done. Therefore, it is possible to perform address assignment from the central control device to the peripheral device without requiring manual operation such as setting a dip switch. Therefore, unlike the prior art, the complicated setting operation of the DIP switch is not required. Further, there is an advantage that a malfunction due to a setting error of the DIP switch can be prevented.
また、これらのアドレス割当て動作を実現するために必
要なハードウエアは、第2図の回路図に示すような単純
な構成により実現できる。また、そのハードウエアの制
御手順は、第3図のタイムチャートに示すように、簡単
である。Further, the hardware necessary for realizing these address allocation operations can be realized by a simple configuration as shown in the circuit diagram of FIG. The control procedure of the hardware is simple, as shown in the time chart of FIG.
なお、第2図に示した実施例では、4ビット構成のレジ
スタ68を使用している。4ビットのうちの3ビットは、
周辺装置に割当てるアドレスを格納するために使用し
た。この理由について説明する。2ビット分あれば、4
種類のアドレスを表現することができるために、4台の
周辺装置16〜22に割り当てるアドレスを格納できるはず
である。しかし、初期設定により、レジスタ68がリセッ
トされた状態を別に示す必要がある。従って、レジスタ
68で使用するビットを1ビット増やして、3ビット分を
アドレス格納のために使用しているのである。In the embodiment shown in FIG. 2, the register 68 having a 4-bit structure is used. 3 out of 4 bits are
Used to store addresses assigned to peripheral devices. The reason for this will be described. 4 if there are 2 bits
Since the addresses of various types can be expressed, the addresses assigned to the four peripheral devices 16 to 22 should be able to be stored. However, it is necessary to separately indicate the state where the register 68 is reset by the initial setting. Therefore, the register
The number of bits used in 68 is increased by 1 and 3 bits are used for address storage.
以上本発明の好適実施例について説明したが、本発明は
ここに説明した実施例にのみ限定されるものではなく、
本発明の要旨を逸脱することなく必要に応じて種々の変
形及び変更を実施し得ることは当業者には明らかであ
る。Although the preferred embodiments of the present invention have been described above, the present invention is not limited to the embodiments described herein,
It will be apparent to those skilled in the art that various modifications and changes can be made as necessary without departing from the spirit of the present invention.
[発明の効果] 以上説明したように、本発明のアドレス割当て装置によ
れば、中央制御装置に接続された複数の周辺装置に、中
央制御装置から互いに異なるアドレスを割当てることが
できるとともに、割り当てたアドレスを確認できる。即
ち、各周辺装置に割当てられたとするアドレスに対応す
るデコード信号を夫々の比較手段に供給した際に、供給
したデコード信号に対応するアドレスが割当てられてい
なければ、正しいアドレスとは異なる値が中央制御装置
に送られる。したがって、複数の周辺装置の各比較手段
に共通に供給するデコード信号を順次変化させれば、期
待するアドレスが割当てられた周辺装置の存否を調べる
ことができる。EFFECTS OF THE INVENTION As described above, according to the address assigning device of the present invention, different addresses can be assigned from the central control device to a plurality of peripheral devices connected to the central control device. You can check the address. That is, when the decode signal corresponding to the address allotted to each peripheral device is supplied to each comparing means, if the address corresponding to the supplied decode signal is not allocated, the value different from the correct address is in the center. Sent to the controller. Therefore, by sequentially changing the decode signal commonly supplied to the comparing means of the plurality of peripheral devices, it is possible to check the presence or absence of the peripheral device to which the expected address is assigned.
第1図は、本発明のアドレス割当て装置の構成を示すブ
ロック図、第2図は、本発明の一実施例における周辺装
置の一部を示す回路図、第3図は、同実施例におけるア
ドレス割当て動作に対応するタイムチャート、第4図
は、従来のアドレス割当て装置の構成を示すブロック図
である。 13:バス 14:中央制御装置 16〜22:周辺装置 62:第1バッファ手段 68:記憶手段 74:マルチプレクサ 76:第2バッファ手段 BD:周辺装置の内部バス(データ・バス) BA:周辺装置の内部バス(アドレス・バス)FIG. 1 is a block diagram showing a configuration of an address assigning device of the present invention, FIG. 2 is a circuit diagram showing a part of a peripheral device in one embodiment of the present invention, and FIG. 3 is an address in the same embodiment. FIG. 4 is a block diagram showing a configuration of a conventional address assigning device, which is a time chart corresponding to the assigning operation. 13: Bus 14: Central controller 16-22: Peripheral device 62: First buffer means 68: Storage means 74: Multiplexer 76: Second buffer means BD: Internal bus (data bus) of peripheral device BA: Peripheral device Internal bus (address bus)
Claims (1)
データ信号を出力する中央制御装置と、該中央制御装置
に上記バスを介して接続され上記書き込み制御信号に順
次応答して、互いに異なる上記データがアドレスとして
割当てられる複数の周辺装置を有するアドレス割当て装
置であって、 上記複数の周辺装置の各々は、上記バスからの上記デー
タを記憶する記憶手段と、上記アドレスに対応するデコ
ード信号が供給され、上記記憶手段に記憶された上記デ
ータと比較し対応する場合にイネーブル信号を出力する
比較手段と、上記イネーブル信号に応じてイネーブルさ
れて、上記バス及び上記周辺装置の内部バスを接続する
第1バッファ手段と、上記イネーブル信号に応じてイネ
ーブルされ、上記記憶手段に記憶された上記データを通
過させて上記内部バスに送る第2バッファ手段とを具え
ることを特徴とするアドレス割当て装置。1. A central control unit that outputs a write control signal and a data signal to a bus, and the different data that are connected to the central control unit via the bus and sequentially respond to the write control signal to different data. Is an address assigning device having a plurality of peripheral devices assigned as addresses, each of the plurality of peripheral devices being supplied with storage means for storing the data from the bus and a decode signal corresponding to the address. Comparing means for comparing the data stored in the storing means with each other and outputting an enable signal when corresponding to the data, and first enabling the bus and the internal bus of the peripheral device, which are enabled according to the enable signal. The buffer means and the data stored in the storage means, which is enabled in response to the enable signal, are passed through. Second addressing means for sending to the internal bus.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2152080A JPH077372B2 (en) | 1990-06-11 | 1990-06-11 | Address assignment device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2152080A JPH077372B2 (en) | 1990-06-11 | 1990-06-11 | Address assignment device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0444148A JPH0444148A (en) | 1992-02-13 |
JPH077372B2 true JPH077372B2 (en) | 1995-01-30 |
Family
ID=15532617
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2152080A Expired - Lifetime JPH077372B2 (en) | 1990-06-11 | 1990-06-11 | Address assignment device |
Country Status (1)
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Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2021077285A (en) * | 2019-11-13 | 2021-05-20 | 日本電産サーボ株式会社 | Device driving apparatus and device driving system |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01240957A (en) * | 1988-03-23 | 1989-09-26 | Yokogawa Electric Corp | Information processor |
-
1990
- 1990-06-11 JP JP2152080A patent/JPH077372B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0444148A (en) | 1992-02-13 |
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