JPH0762789B2 - Driver-Built-in active matrix panel - Google Patents

Driver-Built-in active matrix panel

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JPH0762789B2
JPH0762789B2 JP59171032A JP17103284A JPH0762789B2 JP H0762789 B2 JPH0762789 B2 JP H0762789B2 JP 59171032 A JP59171032 A JP 59171032A JP 17103284 A JP17103284 A JP 17103284A JP H0762789 B2 JPH0762789 B2 JP H0762789B2
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JP
Japan
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driver
active matrix
shift register
built
matrix panel
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利之 三澤
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Seiko Epson Corp
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Description

【発明の詳細な説明】 〔技術分野〕 本発明は、薄膜トランジスタ(以下、TFTと略記す
る。)によって形成されたドライバー内蔵アクテイブマ
トリクスパネルに関する。
Description: TECHNICAL FIELD The present invention relates to an active matrix panel with a built-in driver, which is formed by a thin film transistor (hereinafter, abbreviated as TFT).

〔従来技術〕[Prior art]

透明基板上に、多結晶シリコン又はアモルフアスシリコ
ンの薄膜層によってスイツチング用のTFTマトリクスを
形成したアクテイブマトリクスパネルの試作が各所で成
功を収め、アクテイブマトリクスパネルを用いた液晶テ
レビが量産されて商品化されつつある。前述のスイツチ
ング用TFTマトリクスが形成されているのと同一の透明
基板上に、走査線もしくはデータ線のドライバーを形成
する試みも成されており、その成果は既に発表されてい
る。(Y.Oana SID84 DIGEST,P.312,S.Morozumi,etal SI
D84 DIGEST,P316) アクテイブマトリクスパネルに内蔵されている従来のド
ライバー、特にデータ線ドライバーは第1図のごとく構
成されており、データ線111,112,…に各々アナログスイ
ツチ106,107,…が接続され、各々のアナログスイツチの
開閉をシフトレジスタ101,102,…の出力信号で制御して
いる。同図において、121はビデオ信号線,122は走査線
である。データ線ドライバーを上述のごとく構成する
と、シフトレジスタが、ビデオ信号のサンプリング周波
数と同一の周波数で動作しなければならず、高速性が要
求される。ところが、一般にTFTのオン抵抗は高く、単
結晶シリコンMOSFETの様な高速動作は望めない。このた
め、従来のドライバー内蔵アクテイブマトリクスパネル
によると、TFTの特性によってビデオ信号のサンプリン
グ周波数が制限され高精細化にも限界が生じてしまう。
Successful trial production of active matrix panels in which a TFT matrix for switching was formed on a transparent substrate by a thin film layer of polycrystalline silicon or amorphous silicon, and LCD TVs using active matrix panels were mass-produced and commercialized. Is being done. Attempts have been made to form a scan line or data line driver on the same transparent substrate on which the above-mentioned switching TFT matrix is formed, and the results have already been announced. (Y.Oana SID84 DIGEST, P.312, S.Morozumi, etal SI
D84 DIGEST, P316) The conventional driver built into the active matrix panel, especially the data line driver, is configured as shown in Fig. 1. The analog switches 106, 107, ... Are connected to the data lines 111, 112 ,. Opening / closing of the analog switch is controlled by the output signals of the shift registers 101, 102, .... In the figure, 121 is a video signal line and 122 is a scanning line. When the data line driver is configured as described above, the shift register must operate at the same frequency as the sampling frequency of the video signal, and high speed is required. However, the on-resistance of TFT is generally high, and high-speed operation like single crystal silicon MOSFET cannot be expected. Therefore, according to the conventional active matrix panel with a built-in driver, the sampling frequency of the video signal is limited due to the characteristics of the TFT, and the high definition is also limited.

〔目的〕〔Purpose〕

本発明の目的は、上述の従来技術の欠点を解決し、高い
周波数でビデオ信号のサンプリングを行うことが可能な
高表示品質のドライバー内蔵アクテイブマトリクスパネ
ルを実現することにある。
SUMMARY OF THE INVENTION An object of the present invention is to solve the above-mentioned drawbacks of the prior art and to realize an active matrix panel with a built-in driver, which is capable of sampling a video signal at a high frequency and has a high display quality.

〔概要〕〔Overview〕

本発明は、N本のデータ線を有するアクテイブマトリク
スパネルにおいて、内蔵したN/K段のシフトレジスタの
出力信号及び該シフトレジスタの各出力に接続された遅
延回路のK個の出力信号から生成されたN個のサンプリ
ングパルスを用いて前記データ線の駆動を行なうように
したものである。
The present invention, in an active matrix panel having N data lines, is generated from output signals of a built-in N / K stage shift register and K output signals of a delay circuit connected to each output of the shift register. The data lines are driven by using N sampling pulses.

〔実施例〕〔Example〕

以下、実施例に基づいて本発明を詳細に説明する。 Hereinafter, the present invention will be described in detail based on examples.

第2図は、本発明の主旨を説明するためのブロツク図で
ある。同図において、201,202,203はTFTより成るシフト
レジスタ,204,205,206は遅延回路とTFTによる論理回路
とから成るサンプリングパルス生成回路、207乃至215は
TFTによるアナログスイツチ,216はビデオ信号線であ
り、以上よりデータ線ドライバーが構成される。一方、
237乃至243は走査線ドライバーを構成するシフトレジス
タである。また、218乃至226はデータ線、227乃至233は
ゲート線、234,235,236等は画素であり、以上によって
画素部217が構成されている。第2図のデータ線ドライ
バーにおいて、前述のKの値はK=3であり、1段のシ
フトレジスタ及び該シフトレジスタ出力に接続される積
分回路とから3個のサンプリングパルスが生成される。
該サンプリングパルスはアナログスイツチ207乃至215の
開閉を制御する。
FIG. 2 is a block diagram for explaining the gist of the present invention. In the figure, 201, 202 and 203 are shift registers composed of TFTs, 204, 205 and 206 are sampling pulse generation circuits composed of delay circuits and TFT logic circuits, and 207 to 215 are
The analog switch 216 by TFT is a video signal line, and the data line driver is constituted by the above. on the other hand,
Reference numerals 237 to 243 are shift registers forming a scanning line driver. Further, 218 to 226 are data lines, 227 to 233 are gate lines, and 234, 235, 236 and the like are pixels, and the pixel portion 217 is constituted by the above. In the data line driver of FIG. 2, the above-mentioned value of K is K = 3, and three sampling pulses are generated from the shift register of one stage and the integrating circuit connected to the output of the shift register.
The sampling pulse controls the opening and closing of the analog switches 207 to 215.

第3図に、本発明のデータ線ドライバーの具体的実施例
を示す。同図において、301はシフトレジスタ,302,303,
304,306はTFTによるインバータ2段で構成されたバツフ
アー,305,307はTFTによるインバータ,308,310はTFTによ
るANDゲート,309はTFTによるNORゲート,311乃至313はTF
Tによるアナログスイツチ,314乃至316は薄膜抵抗,317乃
至319は薄膜キヤパシタ,320はビデオ信号線である。第
4図は、第3図の実施例の作用を説明するための図であ
る。シフトレジスタ301の出力端子322に401に示す転送
データが出力され、323には402に示す、401に等しい波
形の信号が得られる。また、薄膜抵抗314と薄膜キヤパ
シタ317とより成る積分回路の出力端子324には、403に
示すごとき、信号402の積分された波形が得られる。節
点325,329には、それぞれ、波形403が整形された波形40
4,408が現われる。従って、ANDゲート308の出力端子に
は409に示すパルス幅Tのサンプリングパルスが得られ
る。一方、同様にして節点326には405に示す積分波形,
節点327には406のごとき、波形405が整形された波形、
節点328には407に示す積分波形が生じ、この結果、NOR
ゲート309,ANDゲート310の出力端子に、それぞれ、410,
411に示すパルス幅Tのサンプリングパルスが得られ
る。
FIG. 3 shows a specific embodiment of the data line driver of the present invention. In the figure, 301 is a shift register, 302, 303,
304 and 306 are buffers composed of two stages of TFT inverters, 305 and 307 are TFT inverters, 308 and 310 are TFT AND gates, 309 is a NOR gate by TFTs, and 311 to 313 are TFs.
Analog switches by T, 314 to 316 are thin film resistors, 317 to 319 are thin film capacitors, and 320 is a video signal line. FIG. 4 is a diagram for explaining the operation of the embodiment shown in FIG. The transfer data indicated by 401 is output to the output terminal 322 of the shift register 301, and a signal having a waveform equal to 401 indicated by 402 is obtained at 323. Further, as shown by 403, an integrated waveform of the signal 402 is obtained at the output terminal 324 of the integrating circuit including the thin film resistor 314 and the thin film capacitor 317. The waveforms 403 and 40
4,408 appears. Therefore, at the output terminal of the AND gate 308, the sampling pulse having the pulse width T shown at 409 is obtained. On the other hand, similarly, at the node 326, the integrated waveform shown at 405,
Waveform in which waveform 405 is shaped, such as 406, at node 327,
The integrated waveform shown at 407 is generated at the node 328, which results in NOR
The output terminals of the gate 309 and the AND gate 310 are 410 and 410, respectively.
A sampling pulse having a pulse width T shown by 411 is obtained.

上述のパルス幅Tは、薄膜抵抗と薄膜キヤパシタとから
成る積分回路の時定数に比例して定まる。
The above-mentioned pulse width T is determined in proportion to the time constant of the integrating circuit composed of the thin film resistor and the thin film capacitor.

第5図に、第3図に示したドライバー集積回路の断面構
造の一例を示す。第5図において、501は絶縁基板、50
2,503は第1のシリコン薄膜層(ただし、502は不純物ド
ープされていない部分であり、503は不純物ドープされ
た部分である。),504はゲート酸化膜、505は第2のシ
リコン薄膜層、506は層間絶縁膜、507は透明導電膜層で
ある。508にTFTが形成されており、503の部分がソー
ス,ドレイン,505の部分がゲートを形成する。また、50
9には第1のシリコン薄膜層によって抵抗が、510には、
第2のシリコン薄膜層、層間絶縁膜、透明導電膜層によ
ってキヤパシタが形成されている。尚、薄膜抵抗をTFT
で置き換えてMOS抵抗として構成しても本発明は成り立
つ。
FIG. 5 shows an example of a sectional structure of the driver integrated circuit shown in FIG. In FIG. 5, 501 is an insulating substrate, 50
2, 503 is a first silicon thin film layer (however, 502 is a portion not doped with impurities, 503 is a portion doped with impurities), 504 is a gate oxide film, 505 is a second silicon thin film layer, 506 Is an interlayer insulating film, and 507 is a transparent conductive film layer. A TFT is formed in 508, a portion 503 forms a source and a drain, and a portion 505 forms a gate. Also, 50
9 has a resistance due to the first silicon thin film layer, 510 has
A capacitor is formed by the second silicon thin film layer, the interlayer insulating film, and the transparent conductive film layer. In addition, the thin film resistor is
The present invention can be realized even if it is replaced with and is configured as a MOS resistor.

〔効果〕〔effect〕

従来技術の項にて述べたごとく、多結晶シリコン,アモ
ルフアスシリコン等で構成されたTFTは、単結晶シリコ
ンFETに比べて特性が劣り、特にON抵抗が高い。このた
め、薄膜アクテイブマトリクスパネルに内蔵されたシフ
トレジスタは動作速度に限界がある。本発明のごとく、
N本のデータ線を、N/K段のシフトレジスタと該シフト
レジスタ出力に接続される積分回路及びTFTによる論理
回路とで駆動する手段を設けることによって、シフトレ
ジスタに要求される動作速度を従来の1/Kに下げること
が出来る。
As described in the section of the prior art, a TFT composed of polycrystalline silicon, amorphous silicon, etc. has inferior characteristics to a single crystal silicon FET, and particularly has a high ON resistance. Therefore, the shift register incorporated in the thin film active matrix panel has a limited operating speed. As in the present invention,
By providing a means for driving N data lines by a shift register of N / K stages and an integration circuit and a TFT logic circuit connected to the output of the shift register, the operating speed required for the shift register is conventionally reduced. Can be reduced to 1 / K.

更に、本発明によると、シフトレジスタの段数が従来の
1/Kで済み、代わりに第3図に示した様な積分回路及び
簡単な論理回路が用いられるため、全体としてドライバ
ーを構成するTFTの個数が減る。従って、製造歩留りが
向上し、更に、ドライバーにおける消費電力が低減され
る。
Further, according to the present invention, the number of stages of the shift register is
1 / K is sufficient, and since the integrating circuit and the simple logic circuit as shown in FIG. 3 are used instead, the number of TFTs constituting the driver is reduced as a whole. Therefore, the manufacturing yield is improved and the power consumption of the driver is reduced.

本発明によると、ドライバー内蔵アクテイブマトリクス
パネルの機能及び製造歩留りに、以上述べたごとき著し
い改善がもたらされる。
According to the present invention, the function and the manufacturing yield of the driver-equipped active matrix panel are significantly improved as described above.

【図面の簡単な説明】 第1図は、従来技術を説明するための図。 第2図は、本発明の実施例のブロツク図。 第3図は、本発明の実施例を示した図。 第4図は、本発明の作用を説明するための図。 第5図は、本発明の実施例の断面積造を示した図。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a diagram for explaining a conventional technique. FIG. 2 is a block diagram of the embodiment of the present invention. FIG. 3 is a diagram showing an embodiment of the present invention. FIG. 4 is a diagram for explaining the operation of the present invention. FIG. 5: is the figure which showed the cross-sectional area structure of the Example of this invention.

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】互いに直交するN本のデータ線及びM本の
走査線と、該データ線と該走査線の交点に配置された画
素電極及び薄膜トランジスタと、該データ線を駆動する
データ線ドライバーとが形成されてなるドライバー内蔵
アクティブマトリクスパネルにおいて、 該データ線ドライバーは、N/K段のシフトレジスタと、N
/K個のサンプリングパルス生成手段とからなり、該各サ
ンプリングパルス生成手段は、各段のシフトレジスタ出
力をK段の積分回路によって、サンプリングのタイミン
グが異なるK個のサンプリングパルスを発生させること
を特徴とするドライバー内蔵アクティブマトリクスパネ
ル。
1. N data lines and M scan lines orthogonal to each other, pixel electrodes and thin film transistors arranged at intersections of the data lines and the scan lines, and a data line driver for driving the data lines. In the active matrix panel with a built-in driver, the data line driver includes an N / K stage shift register and an N / K stage shift register.
/ K sampling pulse generating means, each of the sampling pulse generating means generates K sampling pulses with different sampling timings from the shift register output of each stage by an integration circuit of K stages. Active matrix panel with built-in driver.
JP59171032A 1984-08-17 1984-08-17 Driver-Built-in active matrix panel Expired - Lifetime JPH0762789B2 (en)

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