JPH0760975B2 - Complex type semiconductor constant voltage generating circuit device - Google Patents
Complex type semiconductor constant voltage generating circuit deviceInfo
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- JPH0760975B2 JPH0760975B2 JP62115899A JP11589987A JPH0760975B2 JP H0760975 B2 JPH0760975 B2 JP H0760975B2 JP 62115899 A JP62115899 A JP 62115899A JP 11589987 A JP11589987 A JP 11589987A JP H0760975 B2 JPH0760975 B2 JP H0760975B2
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Description
【発明の詳細な説明】 (産業上の利用分野) 本発明は、相補型絶縁ゲート電界効果トランジスタとバ
イポーラトランジスタを同一半導体基板上に搭載してな
る集積回路において、外部から与えられた入力直流電圧
に対し、小型,低消費電力にして安定な入力直流電圧よ
り低い定電圧を発生する複合型半導体定電圧発生回路装
置に関するものである。The present invention relates to an integrated circuit in which a complementary insulated gate field effect transistor and a bipolar transistor are mounted on the same semiconductor substrate, and an input DC voltage applied from the outside is applied to the integrated circuit. On the other hand, the present invention relates to a composite type semiconductor constant voltage generating circuit device that is small in size, consumes less power, and generates a constant voltage lower than a stable input DC voltage.
(従来技術及び発明が解決しようとする問題点) 従来この種の装置は、第7図に示すような構成であっ
た。図において、1はエミッタ接地増幅素子、2は帰還
回路、3はエミッタフォロア増幅器、Q1,Q2はnpnバイポ
ーラトランジスタR1,R2,R3は抵抗素子、11は外部より印
加される直流電圧の入力端子、12は定電圧発生回路の出
力端子、13はエミッタ接地増幅素子1の入力接点、14は
エミッタフォロア増幅器3の入力接点である。このよう
に構成されていたので、出力端子12に接続されている負
荷の変動等、何らかの要因で出力端子12の電位V12が△V
12だけ変動すると、帰還回路2によってこの変動は入力
接点13の電位V13を だけ変動させる。エミッタ接地増幅素子1の電圧増幅率
AVEはAVE=−gmR3であるから、入力接点13の電位変動は
増幅され、入力接点14の電位V14を だけ変動せしめる。ここでgmエミッタ接地トランジスタ
Q1の相互コンダクタンスである。エミッタフォロア増幅
器の電圧増幅率AVCは で表わされ、通常npnバイポーラトランジスタの電流増
幅率β0は100程度の大きな値であり、(β0+1)r0
>>1+rsであるからAvc1となる。ここでr0はエミ
ッタ接地トランジスタの出力インピーダンス,rsはエミ
ッタフォロア増幅器のベース入力インピーダンスであ
る。すなわち、V14の変動はそのまま定電圧発生回路の
出力に伝わり、V12の変動量△V12を補正すべく負帰還が
働く。また入力電位V11の変動△11に対する出力電位V12
の変動△V12も同様に で表わされる。従って、出力電位V12を直流的に変動さ
せる種々の要因に対して安定性を増すためには、エミッ
タ接地増幅器のゲインAVE=gmR3を大きくする、および を1に近づけることが有効であるが、gmは主としてnpn
バイポーラトランジスタQ1の性能および動作点で決ま
り、大とすることは容易でない。抵抗値は任意に設定可
能であるが、R3を増加させると、抵抗を構成する領域の
面積を増加させ、さらに、Q2に対するベース電流を減少
させるため、急激な負荷電流変動に対するトランジスタ
Q2の応答性を悪化させてしまうという欠点があった。ま
た、γを1に近づけるためにはR1を0に近づけ、あるい
はR2を大とすることが必要であるが、両者は消費電力の
増加、後者は抵抗構成部の占有面積増を招くばかりでな
く、さらにこの抵抗比は出力電圧の設定値にも影響を与
えるため大きな自由度はないという欠点があった。(Problems to be Solved by Prior Art and Invention) Conventionally, this type of device has a configuration as shown in FIG. In the figure, 1 is a grounded emitter amplification element, 2 is a feedback circuit, 3 is an emitter follower amplifier, Q 1 and Q 2 are npn bipolar transistors R 1 , R 2 and R 3 are resistance elements, and 11 is a direct current applied from the outside. A voltage input terminal, 12 is an output terminal of the constant voltage generating circuit, 13 is an input contact of the grounded-emitter amplification element 1, and 14 is an input contact of the emitter-follower amplifier 3. With this configuration, the potential V 12 of the output terminal 12 is ΔV due to some factor such as fluctuation of the load connected to the output terminal 12.
If it fluctuates by 12 , this fluctuation changes the potential V 13 of the input contact 13 by the feedback circuit 2. Only fluctuate. Voltage amplification factor of grounded-emitter amplifier 1
Since A VE is A VE = −g m R 3 , the potential fluctuation of the input contact 13 is amplified and the potential V 14 of the input contact 14 is Only fluctuate. Where g m emitter grounded transistor
It is the transconductance of Q 1 . The voltage amplification factor A VC of the emitter follower amplifier is , The current amplification factor β 0 of an npn bipolar transistor is a large value of about 100, and (β 0 +1) r 0
>> 1 + r s , so A vc 1. Here, r 0 is the output impedance of the grounded-emitter transistor, and r s is the base input impedance of the emitter-follower amplifier. That is, the variation of V 14 is directly transmitted to the output of the constant voltage generating circuit, the negative feedback acts to correct the variation amount △ V 12 of the V 12. The output potential V 12 to variations △ 11 input potentials V 11
Fluctuation of ΔV 12 It is represented by. Therefore, in order to increase the stability against various factors that cause the output potential V 12 to fluctuate in a direct current, the gain A VE = g m R 3 of the grounded-emitter amplifier is increased, and It is effective to make the value 1 approach 1, but g m is mainly npn
It depends on the performance and operating point of the bipolar transistor Q 1 , and it is not easy to increase the size. The resistance value can be set arbitrarily, but if R 3 is increased, the area of the region that constitutes the resistance is increased and the base current for Q 2 is decreased.
There was a drawback that it deteriorated the responsiveness of Q 2 . Further, in order to bring γ close to 1, it is necessary to bring R 1 close to 0 or make R 2 large, but both of them increase power consumption, and the latter not only leads to an increase in the area occupied by the resistor component. Moreover, since this resistance ratio also affects the set value of the output voltage, there is a drawback that it does not have a large degree of freedom.
第8図は帰還回路部に温度補償機能を持たせた従来構成
例を示す。図において、1はエミッタ接地増幅素子、2
は温度補償機能を具備した帰還回路、3はエミッタフォ
ロア増幅器、Q1,Q2,Q3,Q4はnpnバイポーラトランジス
タ、R1,R3,R4,R5は抵抗素子、11は外部より印加される
直流電圧の入力端子、12は定電圧発生回路の出力端子、
13はエミッタ接地増幅素子の入力接点、14はエミッタフ
ォロア増幅器の入力接点である。このように構成されて
いたので、Q3,Q4の電流密度比で決まるQ3,Q4のベース・
エミッタ間電圧差△VBEを用い、Q1のベース・エミッタ
間電圧VBE1の温度による変動を補正するように働く。し
かし直流的な入力電圧の変動,直流的な負荷電流の変動
等によるV12の変動に対する帰還作用は第7図の例と全
く同様である。この場合、抵抗R2のかわりとしてnpnバ
イポーラトランジスタQ4,抵抗R5が用いられているが、
帰還量γはR2のかわりとしてQ4のコレクタから接地電位
までの動作点における等価抵抗R0を用いて議論すればよ
い。この場合、R0は比較的大きな抵抗値となるためγは
1に近づくが、目標の設定電圧値を得るためにはR1を大
とする必要がある。第7図,第8図の構成において、V
12の変化に対する13の電位V13の変化の代表的な例を第
9図に示す。Aは帰還量γ=の理想的な場合、Bは設定
出力電圧値を実現するために有限の抵抗分割比をもった
帰還がかけられた場合の例である。すなわち、設定電位
を得るには帰還量γを1に近づけることはできず、ま
た、大なるR1による帰還回路部の占有面積が増加すると
いう欠点があった。FIG. 8 shows a conventional configuration example in which the feedback circuit section has a temperature compensation function. In the figure, 1 is a grounded-emitter amplification element, 2
Is a feedback circuit having a temperature compensation function, 3 is an emitter follower amplifier, Q 1 , Q 2 , Q 3 and Q 4 are npn bipolar transistors, R 1 , R 3 , R 4 and R 5 are resistive elements, and 11 is an external element. DC voltage applied from the input terminal, 12 is the output terminal of the constant voltage generation circuit,
Reference numeral 13 is an input contact of the grounded emitter amplification element, and 14 is an input contact of the emitter follower amplifier. Since the was configured, the base of Q 3, Q 4 determined by the current density ratio of Q 3, Q 4
Using the emitter-to-emitter voltage difference ΔV BE , it works to correct the temperature- dependent variation of the base-emitter voltage V BE1 of Q 1 . However, the feedback action for V 12 fluctuations due to DC input voltage fluctuations, DC load current fluctuations, etc. is exactly the same as in the example of FIG. In this case, the npn bipolar transistor Q 4 and the resistor R 5 are used instead of the resistor R 2 .
The feedback amount γ may be discussed using the equivalent resistance R 0 at the operating point from the collector of Q 4 to the ground potential instead of R 2 . In this case, γ approaches 1 because R 0 has a relatively large resistance value, but R 1 needs to be large in order to obtain the target set voltage value. In the configuration of FIGS. 7 and 8, V
A typical example of changes in the potential V 13 of 13 with respect to changes of 12 is shown in FIG. A is an example in the ideal case of the feedback amount γ =, and B is an example in the case of performing feedback with a finite resistance division ratio in order to realize the set output voltage value. That is, the feedback amount γ cannot be brought close to 1 in order to obtain the set potential, and there is a drawback that the area occupied by the feedback circuit section due to the large R 1 increases.
(発明の目的) 本発明は上記の欠点を改善するために提案されたもの
で、その目的は、小型,低消費電力にして急激な負荷電
流変化に対する安定性を高めると同時に、直流的な出力
電圧の安定性も確保する点を解決した定電圧発生回路装
置を提供することにある。(Object of the Invention) The present invention has been proposed in order to improve the above-mentioned drawbacks, and an object thereof is to improve the stability against a sudden load current change while reducing the size, the power consumption, and the DC output. It is an object of the present invention to provide a constant voltage generation circuit device that solves the problem of ensuring voltage stability.
(問題点を解決するための手段) 上記の目的を達成するため、本発明は同一半導体基板上
に、それぞれ複数個のpチャネルエンハンスメント型MO
SFET,nチャネルエンハンスメント型MOSFET,npnバイポー
ラトランジスタ,pnpバイポーラトランジスタを搭載して
なる集積回路装置において、少なくとも1つ以上のnpn
バイポーラトランジスタを具備したエミッタ接地増幅素
子と、出力電圧の変動を検出し、該エミッタ接地増幅素
子に伝える帰還回路と、出力接点が、第1のpMOSFETの
ゲートに接続されるエミッタフォロア増幅器とを具備
し、該エミッタフォロア増幅器は第1のpMOSFETと第1
のnpnバイポーラトランジスタを含み、該第1のpMOSFET
のソース電極が該第1のnpnバイポーラトランジスタの
コレクタ電極に接続され、該第1のpMOSFETのドレイン
電極は該第1のnpnバイポーラトランジスタのベース電
極及び該エミッタ接地増幅素子の出力接点と接続され、
該第1のpMOSFETのゲート電極は該第1のnpnバイポーラ
トランジスタのエミッタに接続され、この接続点が定電
圧発生回路装置の出力端子を形成することを特徴とする
複合型半導体定電圧発生回路装置を発明の要旨とするも
のである。(Means for Solving the Problems) In order to achieve the above object, the present invention provides a plurality of p-channel enhancement type MOs on the same semiconductor substrate.
In an integrated circuit device equipped with an SFET, an n-channel enhancement type MOSFET, an npn bipolar transistor, and a pnp bipolar transistor, at least one or more npn
A grounded-emitter amplification element including a bipolar transistor, a feedback circuit that detects a variation in the output voltage and transmits the output voltage to the grounded-emitter amplification element, and an emitter follower amplifier whose output contact is connected to the gate of the first pMOSFET. And the emitter follower amplifier includes a first pMOSFET and a first pMOSFET.
A first pMOSFET including an npn bipolar transistor of
Has a source electrode connected to the collector electrode of the first npn bipolar transistor, a drain electrode of the first pMOSFET connected to a base electrode of the first npn bipolar transistor and an output contact of the grounded-emitter amplification element,
A gate electrode of the first pMOSFET is connected to an emitter of the first npn bipolar transistor, and the connection point forms an output terminal of the constant voltage generating circuit device. Is the gist of the invention.
しかして本発明は、pMOSFETを使用することにより、小
型,低消費電力にして、急激な負荷電流変動に対するエ
ミッタフォロア増幅器の応答性を高め、かつ直流的にも
エミッタ接地増幅器のゲインを確保する、あるいは帰還
回路にpMOSFETを使用することにより帰還量γを1に近
づけて安定性を高めることを最も主要な特徴とする。従
来の技術とは、エミッタフォロア増幅器の抵抗を出力電
圧からゲートに帰還をかけたpMOSFETとすることによ
り、急激な負荷電流変動に伴う出力電圧の変動をすみや
かに該pMOSFETのゲートに帰還し、コレクタ接地npnバイ
ポーラトランジスタのベース電流を変化させることによ
って該パイボーラトラジスタの応答性を高め、かつ直流
的には該pMOSFETの飽和電流領域の特性を用いて等価的
な抵抗を高め、エミッタ接地増幅器のゲインを確保させ
る、あるいは帰還回路に用いたpMOSFETの抵抗の非線形
性を利用した構成とすることによって、エミッタ接地増
幅器への帰還量を1に近づけることによって安定性を高
めた点が異なる。Therefore, the present invention uses the pMOSFET to reduce the size and power consumption, improve the response of the emitter follower amplifier to a sudden load current change, and secure the gain of the grounded-emitter amplifier also in terms of direct current. Alternatively, the main feature is that the feedback amount γ is brought close to 1 to improve the stability by using a pMOSFET in the feedback circuit. The conventional technique is to use a pMOSFET in which the resistance of the emitter-follower amplifier is fed back from the output voltage to the gate, so that the change in the output voltage due to a sudden load current change is immediately fed back to the gate of the pMOSFET. By changing the base current of the grounded npn bipolar transistor, the response of the bypass transistor is improved, and in terms of direct current, the equivalent resistance is increased by using the characteristics of the saturation current region of the pMOSFET, and the grounded emitter amplifier The difference is that stability is improved by ensuring the gain or by using the non-linearity of the resistance of the pMOSFET used in the feedback circuit to bring the feedback amount to the grounded-emitter amplifier close to 1.
次に本発明の実施例について説明する。Next, examples of the present invention will be described.
なお実施例は一つの例示であって、本発明の精神を逸脱
しない範囲で、種々の変更あるいは改良を行いうること
は言うまでもない。It is needless to say that the embodiment is merely an example, and various modifications and improvements can be made without departing from the spirit of the present invention.
第1図は本発明の複合型半導体定電圧発生回路装置の第
1の実施例であって、図において、1はエミッタ接地増
幅素子、2は帰還回路、3はエミッタフォロア増幅器、
Q1,Q2はnpnバイポーラトランジスタ、R1、R2は抵抗素
子、M1はpチャネルエンハンスメント型MOSFET、11は外
部より印加される直流電圧の入力端子、12は定電圧発生
回路の出力端子、13はエミッタ接地増幅素子の入力接
点、14はエミッタフォロア増幅器の入力接点である。FIG. 1 is a first embodiment of a composite type semiconductor constant voltage generating circuit device of the present invention, in which 1 is a grounded emitter amplification element, 2 is a feedback circuit, 3 is an emitter follower amplifier,
Q 1 and Q 2 are npn bipolar transistors, R 1 and R 2 are resistance elements, M 1 is a p-channel enhancement type MOSFET, 11 is an input terminal for a DC voltage applied from the outside, and 12 is an output terminal of the constant voltage generation circuit. , 13 are input contacts of the grounded-emitter amplifier, and 14 are input contacts of the emitter-follower amplifier.
しかして、エミッタフォロア増幅器3は第1のpMOSFETM
1と第1のnpnバイポーラトランジスタQ2を備え、pMOSFE
TM1のソース電極がnpnバイポーラトランジスタQ2のコレ
クタ電極に接続され、pMOSFETM1のドレイン電極はnpnバ
イポーラトランジスタQ2のベース電極及びエミッタ接地
増幅素子1の出力接点14と接続され、pMOSFETM1のゲー
ト電極はnpnバイポーラトランジスタQ2のエミッタに接
続され、この接続点が定電圧発生回路装置の出力端子12
を形成し、エミッタ接地増幅素子1内のバイポーラトラ
ンジスタQ1のエミッタは接地され、ベースは帰還回路2
を構成する直列抵抗R1,R2の接続点に接続され、抵抗R1
の一端は出力端子に接続され、抵抗R2の他端は接地され
ている。Therefore, the emitter follower amplifier 3 has the first pMOSFET M
1 and a first npn bipolar transistor Q 2 with pMOSFE
The source electrode of TM 1 is connected to the collector electrode of npn bipolar transistor Q 2 , the drain electrode of pMOSFET M 1 is connected to the base electrode of npn bipolar transistor Q 2 and output contact 14 of grounded-emitter amplifier 1, and the gate of pMOSFET M 1 is connected. The electrode is connected to the emitter of the npn bipolar transistor Q 2 , and this connection point is the output terminal 12 of the constant voltage generating circuit device.
, The emitter of the bipolar transistor Q 1 in the grounded-emitter amplification element 1 is grounded, and the base is the feedback circuit 2
Constituting a connected to the connection point of the series resistors R 1, R 2, resistors R 1
One end of is connected to the output terminal, and the other end of the resistor R 2 is grounded.
本発明の動作を説明するに当って第2図に示すpMOSFET
の静特性に着目する。CはpMOSFETM1の|VGS|を変化させ
た時のIDS−VDS特性群であり、pMOSFETM1のゲート・ソ
ース間電圧VGSはVGS=V12+V11、ドレイン・ソース間電
圧VDSはVDS=V1Z+VBE−V11となる。ここで、V11は11の
電位、V12は12の電位、VBEはトランジスタQ2のベース・
エミッタ間電圧である。従って、pMOSFETの閾値電圧を
−VTとすると、|VGS−VT|=V11−V12−VTであり、VTV
BEであるからpMOSFETの動作点は第2図Aに示したよう
な点にある。第2図Bは|VDS|=|VGS−VT|となるpMOSFE
Tの線形領域と飽和領域特性の境界を示す。このように
動作点が設定されるから直流的なドレイン抵抗は大に確
保され、エミッタ接地増幅器のゲインは高められる。急
激な負荷電流の変化によって定電圧発生回路の出力電圧
V11が作動すると、過渡的に動作点A′あるいはA″に
移動する。A′はV12が減少した場合、A″はV12が増加
した場合の過渡的な動作点である。このように動作点が
変化するから、V12の変化によってすみやかにpMOSFETの
ドレイン電流を変化させ、これはQ2のベース電流を制御
することになる。例えばV12が増加すると、ドレイン電
流が減少し、Q2のベース電流が小となり、V12が減少す
る。このように動作するから、その効果としては、定電
圧発生回路の直流的安定性を確保すると同時に急激な負
荷電流変化による出力電圧値の安定性を小型,低消費電
流な回路にして高めることができる。In explaining the operation of the present invention, the pMOSFET shown in FIG.
Pay attention to the static characteristics of. C is the I DS −V DS characteristic group when | V GS | of pMOSFET M 1 is changed, and the gate-source voltage V GS of pMOSFET M 1 is V GS = V 12 + V 11 , drain-source voltage V The DS is V DS = V 1Z + V BE −V 11 . Where V 11 is the potential of 11, V 12 is the potential of 12, V BE is the base of transistor Q 2 .
It is the voltage between the emitters. Therefore, when the threshold voltage of the pMOSFET and -V T, | V GS -V T | a = V 11 -V 12 -V T, V T V
Since it is BE , the operating point of the pMOSFET is at the point shown in Fig. 2A. Figure 2B shows pMOSFE with | V DS | = | V GS −V T |
The boundary between the linear region and the saturation region characteristic of T is shown. Since the operating point is set in this way, a large DC drain resistance is secured and the gain of the grounded-emitter amplifier is increased. Output voltage of constant voltage generation circuit due to abrupt load current change
When V 11 is activated, it moves to the operating point A'or A "transiently. A'is a transient operating point when V 12 is decreasing and A" is a transient operating point when V 12 is increasing. Since the operating point changes in this way, a change in V 12 promptly changes the drain current of the pMOSFET, which controls the base current of Q 2 . For example, when V 12 increases, the drain current decreases, the base current of Q 2 decreases, and V 12 decreases. Since it operates in this way, the effect is to secure the direct current stability of the constant voltage generation circuit and at the same time enhance the stability of the output voltage value due to a sudden load current change in a small size and low current consumption circuit. it can.
第3図は本発明の第2の実施例を示すものであって、図
において、1はエミッタ接続増幅素子、2は帰還回路、
3はエミッタフォロア増幅器、Q1,Q2,Q3,Q4はnpnバイポ
ーラトランジスタ、R4,R5は抵抗素子、M1,M2はpチャネ
ルエンハンスメント型MOSFET、11は外部より印加される
直流電圧の入力端子、12は定電圧発生回路の出力端子、
13はエミッタ接地増幅素子の入力接点、14はエミッタフ
ォロア増幅器の入力接点である。この帰還回路2は、第
2のpMOSFETM2のソース電極が装置の出力端子12と接続
され、該FETのゲート電極及びドレイン電極が第2のnpn
バイポーラトランジスタQ4のコレクタ電極と接続され、
該トランジスタのエミッタ電極は抵抗R5を介して接地さ
れ、ベース電極は、一端が出力端子に接続されている第
1の抵抗R4の他端及びカソード端子が接地されている第
1のダイオードD3のアノード端子と接続されて構成され
ている。このような構造になっているから、帰還回路と
して温度補償機能は、従来技術と同様に、Q3,Q4のベー
ス・エミッタ間電位差△VBE,R5およびM2の等価的な抵抗
値を用いてQ1のベース・エミッタ間電圧VBE1の温度によ
る変動を補償している。本発明の動作を説明するに当っ
て第4図に示すQ4,M2の直流負荷特性に着目する。C′
はnpnバイポーラトランジスタQ4のベース電流を変化さ
せた時のコレクタ電流Ic−コレクタ・エミッタ間電圧V
CEの特性群であり、Fは出力電圧V12を得る時の動作点
であり、この時のノード13の電位がV13である。pMOSFET
M2はゲート・ソース間電圧VGS=V13−V12,ドレイン・ソ
ース間電圧VDS=V13−V12であり、|VGS−VT|<|VDS|で
あるから、線形領域動作である。その時のドレインコン
ダクタンスgDSは|VGS|>|VT|でgDS=β|VT|で与えら
れ、βは で与えられる。ここで、μはpMOSFETの正孔移動度、Cox
はゲート容量、Lはゲート長、Wはゲート幅である。第
4図DはpMOSFETM2を用いた場合の負荷曲線であり、E
は従来技術におゆ抵抗R1を用いた場合の負荷直線であ
る。従来技術の抵抗を用いる場合、Q4の動作点Fに対
し、V12の出力設定電位を得るにはF点とV12を通る傾き
をもった抵抗値が必要となるのに対し、pMOSFETM2を用
いる場合は、F点とV12−|VT|を通る負荷にできるよう
ゲート幅Wを調整し低抵抗化を図ることができる。従っ
て、入力電圧V11の直流的な変化あるいは直流負荷電流
の変化等によりベース電流が変化し、これに伴いV12が
△V12だけ変化してV12′となると従来技術の抵抗を用い
ていた場合は動作点がF″に移動し、V13の変化量はQ4,
R5で構成される部分の等価的な抵抗R0とR1との比較で決
まる分の変動量△V13であるのに対し、M2を用いれば動
作点はF′に移動し、V13の変化量△V13は低抵抗化され
た分△V12△V13とすることができる。このように動作
するから、その効果として、V12の直流的な変化△V12に
対する帰還量γを1に近づけることができ、直流的な安
定性を増加させることができると共に、帰還回路の小型
化も図ることができる。FIG. 3 shows a second embodiment of the present invention, in which 1 is an emitter-connected amplifier element, 2 is a feedback circuit,
3 is an emitter follower amplifier, Q 1 , Q 2 , Q 3 and Q 4 are npn bipolar transistors, R 4 and R 5 are resistance elements, M 1 and M 2 are p-channel enhancement type MOSFETs, and 11 is externally applied. DC voltage input terminal, 12 is output terminal of constant voltage generator,
Reference numeral 13 is an input contact of the grounded emitter amplification element, and 14 is an input contact of the emitter follower amplifier. In this feedback circuit 2, the source electrode of the second pMOSFET M 2 is connected to the output terminal 12 of the device, and the gate electrode and drain electrode of the FET are the second npn
Connected to the collector electrode of the bipolar transistor Q 4 ,
The emitter electrode of the transistor is grounded via a resistor R 5 , and the base electrode is a first diode D whose one end is connected to the output terminal and the other end of the first resistor R 4 and the cathode terminal are grounded. It is configured to be connected to 3 anode terminals. Due to this structure, the temperature compensation function of the feedback circuit is similar to that of the conventional technology, that is, the equivalent resistance value of the base-emitter potential difference ΔV BE , R 5 and M 2 of Q 3 and Q 4. Is used to compensate for the variation of the base-emitter voltage V BE1 of Q 1 with temperature. In explaining the operation of the present invention, attention is paid to the DC load characteristics of Q 4 and M 2 shown in FIG. C '
Is the collector current I c when the base current of the npn bipolar transistor Q 4 is changed and the collector-emitter voltage V
CE is a characteristic group, CE is an operating point when the output voltage V 12 is obtained, and the potential of the node 13 at this time is V 13 . pMOSFET
M 2 is the gate-source voltage V GS = V 13 −V 12 and the drain-source voltage V DS = V 13 −V 12 , and | V GS −V T | <| V DS | It is a region operation. The drain conductance g DS at that time is given by | V GS |> | V T | g DS = β | V T | Given in. Where μ is the hole mobility of pMOSFET, C ox
Is the gate capacitance, L is the gate length, and W is the gate width. FIG. 4D is a load curve when pMOSFET M 2 is used.
Is a load straight line when the resistance R 1 is used in the prior art. When using the resistance of the prior art, with respect to the operating point F of Q 4, whereas it is necessary resistance value with an inclination through the point F and V 12 to obtain an output set potential of V 12, pMOSFETM 2 When using, the resistance can be reduced by adjusting the gate width W so that the load passes through the point F and V 12 − | V T |. Therefore, the base current changes due to changes in the DC change or DC load current of the input voltage V 11, have used a resistor in the prior art when V 12 With this becomes V 12 'changes by △ V 12 If the operating point moves to F ″, the amount of change in V 13 is Q 4 ,
While the variation amount ΔV 13 is the amount determined by comparing the equivalent resistances R 0 and R 1 of the portion formed by R 5 , if M 2 is used, the operating point moves to F ′, and V variation △ V 13 13 may be a partial △ V 12 △ V 13 to the low-resistance. Since such operation, as its effect, the feedback amount γ against DC changes △ V 12 of the V 12 can be brought close to 1, it is possible to increase the direct current stability, small feedback circuit It can also be realized.
第5図は本発明の第3の実施例であって、図において、
1はエミッタ接地増幅素子、2は帰還回路、3はエミッ
タフォロア増幅器、Q1,Q2,Q3,Q4はnpnバイポーラトラン
ジスタ、R5は抵抗素子、M1,M2,M3はpチャネルエンハン
スメント型MOSFET、11は外部より印加される直流電圧の
入力端子、12は定電圧発生回路の出力端子、13はエミッ
タ接地増幅素子の入力接点、14はエミッタフォロア増幅
器の入力接点である。この帰還回路2は、第2のpMOSFE
TM2のソース電極が装置の出力端子12と接続され、FETM2
のドレイン電極はFETM2のゲート電極及び第2のnpnバイ
ポーラトランジスタQ4のコレクタ電極と接続され、トラ
ンジスタのエミッタ電極は抵抗R5を介して接地され、ベ
ース電極は第3のpMOSFETM3のドレイン電極及びカソー
ド端子が接地されている第1のダイオードD3のアノード
端子と接続され、第3のpMOSFETM3のソース電極は装置
の出力端子12に接続され、ゲート電極は第2のpMOSFETM
2のゲート電極と接続されて構成されている。このよう
な第4図における抵抗R4をpチャネルエンハンスメント
FETM3に代えた構造になっているから、出力電圧の安定
性については第1,第2の実施例と同様な安定性を具備
し、npnパイボーラトランジスタQ3に供給する直流電流
をpMOSFETM3によって制御している。その効果として
は、動作点における消費電力の削減を従来技術の抵抗素
子R4を用いて行うとすると、抵抗値増加に伴う帰還回路
の占有面積増を招くのに対し、小型でかつ直流消費電力
の削減が可能となる点で改善があった。FIG. 5 shows a third embodiment of the present invention.
1 is a grounded emitter amplification element, 2 is a feedback circuit, 3 is an emitter follower amplifier, Q 1 , Q 2 , Q 3 and Q 4 are npn bipolar transistors, R 5 is a resistance element, and M 1 , M 2 and M 3 are p-channel An enhancement type MOSFET, 11 is an input terminal for a DC voltage applied from the outside, 12 is an output terminal of a constant voltage generating circuit, 13 is an input contact of a grounded emitter amplification element, and 14 is an input contact of an emitter follower amplifier. This feedback circuit 2 has a second pMOSFE
The source electrode of TM 2 is connected to the output terminal 12 of the device, and FETM 2
Is connected to the gate electrode of the FETM 2 and the collector electrode of the second npn bipolar transistor Q 4 , the emitter electrode of the transistor is grounded through the resistor R 5 , and the base electrode is the drain electrode of the third pMOSFET M 3 . And the cathode terminal is connected to the anode terminal of the first diode D 3 , which is grounded, the source electrode of the third pMOSFET M 3 is connected to the output terminal 12 of the device, and the gate electrode is the second pMOSFET M
It is configured to be connected to two gate electrodes. Such a resistor R 4 in FIG. 4 is used for p-channel enhancement.
Since the structure is replaced with FETM 3 , the output voltage has the same stability as in the first and second embodiments, and the direct current supplied to the npn pillar transistor Q 3 is supplied to pMOSFET M 3 Are controlled by. The effect is that if the power consumption at the operating point is reduced by using the resistance element R 4 of the prior art, the area occupied by the feedback circuit is increased due to the increase in the resistance value, while the size is small and the DC power consumption is reduced. There was an improvement in that the reduction of
第6図は本発明の第4の実施例であって、図において、
1はエミッタ接地増幅素子、2は帰還回路、3はエミッ
タフォロア増幅器、Q1,Q2はnpnバイポーラトランジス
タ、R1,R2は抵抗素子、M1はpチャネルエンハンスメン
ト型MOSFET、11は外部より印加される直流電圧の入力端
子、12は定電圧発生回路の出力端子、13はエミッタ接地
増幅素子の入力接点、14はエミッタフォロア増幅器の入
力接点である。FIG. 6 shows a fourth embodiment of the present invention.
1 is a grounded emitter amplification element, 2 is a feedback circuit, 3 is an emitter follower amplifier, Q 1 and Q 2 are npn bipolar transistors, R 1 and R 2 are resistance elements, M 1 is a p-channel enhancement type MOSFET, and 11 is from the outside. The input terminal of the applied DC voltage, 12 is the output terminal of the constant voltage generating circuit, 13 is the input contact of the grounded-emitter amplification element, and 14 is the input contact of the emitter-follower amplifier.
しかして、エミッタフォロア増幅器3は第1のpMOSFETM
1と第1のnpnバイポーラトランジスタQ2を備え、pMOSFE
TM1のソース電極がnpnバイポーラトランジスタQ2のコレ
クタ電極に接続され、pMOSFETM1のゲート電極はnpnバイ
ポーラトランジスタQ2のベース電極及びエミッタ接地増
幅素子1の入力接点14と接続され、npnバイポーラトラ
ンジスタQ2のエミッタが定電圧発生回路装置の出力端子
12を形成し、エミッタ接地増幅素子1内のバイポーラト
ランジスタQ1のエミッタは接地され、ベースは帰還回路
2を構成する直流抵抗R1,R2の接続点に接続され、抵抗R
1の一端は出力端子に接続され、抵抗R2の他端は接地さ
れている。Therefore, the emitter follower amplifier 3 has the first pMOSFET M
1 and a first npn bipolar transistor Q 2 with pMOSFE
The source electrode of TM 1 is connected to the collector electrode of the npn bipolar transistor Q 2 , the gate electrode of pMOSFET M 1 is connected to the base electrode of the npn bipolar transistor Q 2 and the input contact 14 of the grounded-emitter amplifying element 1, and the npn bipolar transistor Q 2 is connected. The emitter of 2 is the output terminal of the constant voltage generator
12 to form the emitter of the bipolar transistor to Q 1 emitter amplifier element 1 is grounded, the base is connected to the connection point of the DC resistance R 1, R 2 constituting the feedback circuit 2, resistors R
One end of 1 is connected to the output terminal, and the other end of the resistor R 2 is grounded.
このような構造になっているから、M1は線形領域の動作
を行い、gDS=β|VT|なるコンダクタンスを有する抵抗
として働く。抵抗値はM1のゲート幅Wによって調整可能
である。その効果としては、直流的な消費電力削減,直
流的な安定性増加に必要となる高抵抗を小占有面積で実
現できる。Due to this structure, M 1 operates in the linear region and acts as a resistor having a conductance of g DS = β | V T |. The resistance value can be adjusted by the gate width W of M 1 . As an effect, it is possible to realize high resistance required for reducing DC power consumption and increasing DC stability with a small occupied area.
尚、本発明の実施例においてエミッタフォロア増幅器,
エミッタ接地増幅器においてダーリントン接続,ダイオ
ードシリーズ接続等の構成をとっても同様な効果を有す
ることは明らかである。In the embodiment of the present invention, the emitter follower amplifier,
It is obvious that the same effect can be obtained even if the grounded-emitter amplifier has a Darlington connection, a diode series connection, or the like.
(発明の効果) 以上説明したように、本実施例の定電圧発生回路は、pM
OSFETの特性を利用することにより、npnバイポーラトラ
ンジスタのバイアス電流を供給し、小型,低消費電力に
して直流的な安定性,急激な負荷電流の変化に対する応
答性を向上させているから、外部より供給された電源電
圧をより低い電圧に変換し、CMOSで構成された回路の電
源電圧として利用すると、低電源電圧動作によるCMOS回
路の低消費電力性向上,耐圧上のマージン緩和によりCM
OS微細化が可能となるため、CMOS回路の高速化が図れる
という効果がある。(Effects of the Invention) As described above, the constant voltage generating circuit of the present embodiment has the pM
By using the characteristics of the OSFET, the bias current of the npn bipolar transistor is supplied to reduce the size and power consumption, improving DC stability and responsiveness to rapid changes in load current. When the supplied power supply voltage is converted to a lower voltage and used as the power supply voltage for the circuit composed of CMOS, the low power supply voltage operation improves the low power consumption of the CMOS circuit and relaxes the withstand voltage margin.
Since the OS can be miniaturized, the CMOS circuit can be speeded up.
第1図は本発明の複合型半導体定電圧発生回路装置の第
1の実施例回路図、第2図は本発明のエミッタフォロア
増幅器,エミッタ接地増幅素子に使用するpMOSFETの動
作を説明するための図、第3図は本発明の第2の実施例
回路図、第4図は本発明の帰還回路の動作を説明するた
めの図、第5図は本発明の第3の実施例回路図、第6図
は本発明の第4の実施例回路図、第7図はエミッタ接地
増幅素子,エミッタフォロア増幅器,帰還回路を備えた
従来の定電圧発生回路装置、第8図は帰還回路に温度補
償機能を具備した従来の定電圧発生回路装置、第9図は
従来技術の定電圧発生回路装置の帰還量を説明するため
の図を示す。 1……エミッタ接地増幅素子 2……帰還回路 3……エミッタフォロア増幅器 11……外部より印加される直流電圧の入力端子 12……定電圧発生回路の出力端子 13……エミッタ接地増幅素子の入力接点 14……エミッタフォロア増幅器の入力接点 Q1,Q2,Q3,Q4……npnバイポーラトランジスタ R1,R2,R3,R4,R5……抵抗素子 M1,M2,M3,M4……pチャネルエンハンスメント型MOSFETFIG. 1 is a circuit diagram of a first embodiment of a composite type semiconductor constant voltage generating circuit device of the present invention, and FIG. 2 is a diagram for explaining the operation of a pMOSFET used for an emitter follower amplifier and a grounded-emitter amplification device of the present invention. FIG. 3 is a circuit diagram of a second embodiment of the present invention, FIG. 4 is a diagram for explaining the operation of a feedback circuit of the present invention, and FIG. 5 is a circuit diagram of a third embodiment of the present invention. FIG. 6 is a circuit diagram of a fourth embodiment of the present invention, FIG. 7 is a conventional constant voltage generating circuit device having a grounded-emitter amplifying element, an emitter follower amplifier, and a feedback circuit, and FIG. 8 is temperature compensation for the feedback circuit. A conventional constant voltage generating circuit device having a function, FIG. 9 is a diagram for explaining a feedback amount of a conventional constant voltage generating circuit device. 1-grounded emitter amplification element 2-feedback circuit 3-emitter follower amplifier 11-input terminal for DC voltage applied from the outside 12-output terminal of constant voltage generator 13-input of grounded-emitter amplification element Contact 14 …… Input contact of emitter follower amplifier Q 1 , Q 2 , Q 3 , Q 4 …… npn bipolar transistor R 1 , R 2 , R 3 , R 4 , R 5 ...... Resistance element M 1 , M 2 , M 3 , M 4 ...... p channel enhancement type MOSFET
Claims (4)
チャネルエンハンスメント型MOSFET,nチャネルエンハン
スメント型MOSFET,npnバイポーラトランジスタ,pnpバイ
ポーラトランジスタを搭載してなる集積回路装置におい
て、少なくとも1つ以上のnpnバイポーラトランジスタ
を具備したエミッタ接地増幅素子と、出力電圧の変動を
検出し、該エミッタ接地増幅素子に伝える帰還回路と、
出力接点が、第1のpMOSFETのゲートに接続されるエミ
ッタフォロア増幅器とを具備し、該エミッタフォロア増
幅器は第1のpMOSFETと第1のnpnバイポーラトランジス
タを含み、該第1のpMOSFETのソース電極が第1のnpnバ
イポーラトランジスタのコレクタ電極に接続され、該第
1のpMOSFETのドレイン電極は該第1のnpnバイポーラト
ランジスタのベース電極及び該エミッタ接地増幅素子の
出力接点と接続され、該第1のpMOSFETのゲート電極は
該第1のnpnバイポーラトランジスタのエミッタに接続
され、この接続点が定電圧発生回路装置の出力端子を形
成することを特徴とする複合型半導体定電圧発生回路装
置。1. A plurality of p layers are formed on the same semiconductor substrate.
In an integrated circuit device equipped with a channel enhancement type MOSFET, an n channel enhancement type MOSFET, an npn bipolar transistor, and a pnp bipolar transistor, a grounded-emitter amplifying element equipped with at least one or more npn bipolar transistors and output voltage fluctuation A feedback circuit for detecting and transmitting to the grounded-emitter amplification element,
An output contact comprising an emitter follower amplifier connected to the gate of the first pMOSFET, the emitter follower amplifier including a first pMOSFET and a first npn bipolar transistor, the source electrode of the first pMOSFET being The drain electrode of the first pMOSFET is connected to the collector electrode of the first npn bipolar transistor, and the drain electrode of the first pMOSFET is connected to the base electrode of the first npn bipolar transistor and the output contact of the grounded-emitter amplifying element. Is connected to the emitter of the first npn bipolar transistor, and this connection point forms the output terminal of the constant voltage generating circuit device.
チャネルエンハンスメント型MOSFET,nチャネルエンハン
スメント型MOSFET,npnバイポーラトランジスタ,pnpバイ
ポーラトランジスタを搭載してなる集積回路装置におい
て、少なくとも1つ以上のnpnバイポーラトランジスタ
を具備したエミッタ接地増幅素子と、出力電圧の変動を
検出し、該エミッタ接地増幅素子に伝える帰還回路と、
エミッタフォロア増幅器とを具備し、該エミッタフォロ
ア増幅器は第1のpMOSFETと第1のnpnバイポーラトラン
ジスタを含み、該第1のpMOSFETのソース電極が該第1
のnpnバイポーラトランジスタのコレクタ電極に接続さ
れ、該第1のpMOSFETのゲート電極及びドレイン電極は
互いに接続されて、該第1のnpnバイポーラトランジス
タのベース電極に接続され、該第1のnpnバイポーラト
ランジスタのエミッタ電極は装置の出力端子に接続さ
れ、かつ該第1のpMOSFETのゲート電極はエミッタ接地
増幅素子を構成するバイポーラトランジスタのコレクタ
電極に接続され、該バイポーラトランジスタのエミッタ
電極は接地され、ベース電極は、一端が接地され、他端
が装置の出力端子に接続されている直列抵抗の接続点に
接続されていることを特徴とする複合型半導体定電圧発
生回路装置。2. A plurality of p layers are formed on the same semiconductor substrate.
In an integrated circuit device equipped with a channel enhancement type MOSFET, an n channel enhancement type MOSFET, an npn bipolar transistor, and a pnp bipolar transistor, a grounded-emitter amplifying element equipped with at least one or more npn bipolar transistors and output voltage fluctuation A feedback circuit for detecting and transmitting to the grounded-emitter amplification element,
An emitter follower amplifier, the emitter follower amplifier includes a first pMOSFET and a first npn bipolar transistor, the source electrode of the first pMOSFET being the first pMOSFET.
Connected to the collector electrode of the first npn bipolar transistor, the gate electrode and the drain electrode of the first pMOSFET are connected to each other, and are connected to the base electrode of the first npn bipolar transistor. The emitter electrode is connected to the output terminal of the device, the gate electrode of the first pMOSFET is connected to the collector electrode of the bipolar transistor that constitutes the grounded-emitter amplification element, the emitter electrode of the bipolar transistor is grounded, and the base electrode is A compound semiconductor constant voltage generating circuit device, wherein one end is grounded and the other end is connected to a connection point of a series resistor connected to the output terminal of the device.
が出力端子と接続され、該FETのゲート電極及びドレイ
ン電極が第2のnpnバイポーラトランジスタのコレクタ
電極と接続され、該トランジスタのエミッタ電極は抵抗
を介して接地され、該トランジスタのベース電極は、一
端が出力端子に接続されている第1の抵抗の他端及びカ
ソード端子が接地されている第1のダイオードのアノー
ド端子と接続されていることを特徴とする特許請求の範
囲第1項記載の複合型半導体定電圧発生回路装置。3. A feedback circuit, wherein a source electrode of a second pMOSFET is connected to an output terminal, a gate electrode and a drain electrode of the FET are connected to a collector electrode of a second npn bipolar transistor, and an emitter electrode of the transistor. Is grounded through a resistor, and the base electrode of the transistor is connected to the other end of the first resistor whose one end is connected to the output terminal and the anode terminal of the first diode whose cathode terminal is grounded. The composite semiconductor constant voltage generating circuit device according to claim 1, characterized in that:
が装置の出力端子と接続され、該FETのドレイン電極は
該FETのゲート電極及び第2のnpnバイポーラトランジス
タのコレクタ電極と接続され、該トランジスタのエミッ
タ電極は抵抗を介して接地され、該トランジスタのベー
ス電極は第3のpMOSFETのドレイン電極及びカソード端
子が接地されている第1のダイオードのアノード端子と
接続され、該第3のpMOSFETのソース電極は装置の出力
端子に接続され、ゲート電極は該第2のpMOSFETのゲー
ト電極と接続されていることを特徴とする特許請求の範
囲第1項記載の複合型半導体定電圧発生回路装置。4. The feedback circuit, wherein the source electrode of the second pMOSFET is connected to the output terminal of the device, the drain electrode of the FET is connected to the gate electrode of the FET and the collector electrode of the second npn bipolar transistor, The emitter electrode of the transistor is grounded through a resistor, the base electrode of the transistor is connected to the drain electrode of the third pMOSFET and the anode terminal of the first diode whose cathode terminal is grounded, and the third pMOSFET is connected. 2. The composite semiconductor constant voltage generating circuit device according to claim 1, wherein the source electrode of the device is connected to the output terminal of the device, and the gate electrode is connected to the gate electrode of the second pMOSFET. .
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JP62115899A JPH0760975B2 (en) | 1987-05-14 | 1987-05-14 | Complex type semiconductor constant voltage generating circuit device |
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JPS63281505A JPS63281505A (en) | 1988-11-18 |
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JP2008288817A (en) * | 2007-05-16 | 2008-11-27 | Nippon Telegr & Teleph Corp <Ntt> | Wide-band and low-noise amplifier |
JP2013236271A (en) * | 2012-05-09 | 2013-11-21 | Nippon Telegr & Teleph Corp <Ntt> | Variable gain amplifier and amplification circuit |
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