JPH0754885B2 - リンギング信号発生器 - Google Patents

リンギング信号発生器

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JPH0754885B2
JPH0754885B2 JP59501756A JP50175684A JPH0754885B2 JP H0754885 B2 JPH0754885 B2 JP H0754885B2 JP 59501756 A JP59501756 A JP 59501756A JP 50175684 A JP50175684 A JP 50175684A JP H0754885 B2 JPH0754885 B2 JP H0754885B2
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ジヨセフ リスコ，リチヤード
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Description

【発明の詳細な説明】 発明の背景 本発明は電話システム用のリンギング信号発生器、特に
加入者ループ搬送システムのためのリンギング信号発生
器に関する。
電話交換局と複数の遠方にある電話加入者の間で通信路
を設定するために搬送技術を使用することは益々一般的
になつて来ている。このようなシステムでは、アナログ
の周波数分割技術あるいは時分割技術を使つて一対の電
線の上に複数の音声チヤネルが形成される。いずれの場
合にも、加入者に対して加入者リンギング音を送信する
のに先に使用されていた金属接続はもはや使用できない
ことになる。従つて、搬送システムの遠端でリンギング
信号を発生し、搬送チヤネルを通して送られて来た監視
情報によつて、これらのリンギング信号の発生と印加を
制御することが必要である。
このようなリンギング信号発生器は小型で、安価で、コ
ンパクトで小さい電力しか消費しないようになつている
ことが望ましい。高レベルのリンギング信号を発生する
ひとつの方法は低レベルの規準リンギング信号を遠方の
端末で線形増幅することである。しかし標準の線形増幅
技術は電力能力が悪い。従つて、標準的な増幅回路では
上述の要求を満足できない。
発明の要約 本発明に従えば、高レベルのリンギング信号はデルタ変
調電力増幅技術を使つて、低レベルの規準リンギング信
号を線形に増幅することによつて発生される。
図面の簡単な説明 第１図は二つの同時リンギング信号を発生するための二
つのデルタ変調電力増幅器に接続された規準波形発生器
を図示する本発明のリンギング信号発生器のブロツク
図； 第２図は第１図の規準波形発生器のブロツク図； 第３図は第２図の規準波形発生器の説明図； 第４図は第１図のデルタ変調電力増幅器のブロツク図； 第５図は第４図のアルゴリズム制御論理回路の論理図； 第６図は第４図のブリツジスイツチの説明図； 第７図は第４図の低域出力フイルタ、電話センサおよび
フイードバツク積分回路の説明図である。
詳細な説明 交換局からの制御信号に応動して、加入者ループ搬送シ
ステムの遠端で発生されたリンギング信号は、加入者ラ
インに与えられて、リンギングが行なわれる。典型的に
はリンギング信号は負の直流電圧オフセツト（例えば、
−48ボルト）を持つ、低周波（例えば、20Hz）の、擬似
正弦波の高レベル信号（例えば尖頭値240ボルト）であ
る。１個の加入者ループで二つの個別の加入者を取扱か
わなければならないような状況では、ループに対して負
の直流オフセツトあるいは正の直流オフセツトを有する
リンギング信号を与えることによつて、個々の加入者が
区別される。後述する本発明の一実施例においては、正
のリンギング信号と負のリンギング信号を共に個々に同
時に発生でき、これらのリンギング信号がこれらの共同
加入者ループの条件でも使用できるようにしている。
第１図を参照すれば、規準波形発生器101はリード104に
低レベルの正のリンギング規準信号を発生し、リード10
5に高レベルの負のリンギング規準信号を発生する。リ
ード104上の正のリンギング規準信号は正の直流電圧オ
フセツト（例えば、.64ボルト）を持つ低レベルの擬似
正弦波（例えば、尖頭値3.2ボルト）である。同様に、
リード105上の負のリンギング規準信号は負の直流電圧
オフセツト（例えば、−.64ボルト）を持つ低レベルの
擬似正弦波（例えば、尖頭値3.2ボルト）である。デル
タ変調電力増幅器106は正のリンギング規準信号を増幅
し（例えば、増幅率75）て、リード107上に正の直流電
圧オフセツト（例えば48ボルト）を持つ高レベルのリン
ギング信号（例えば尖頭値240ボルト）を発生する。同
様に、デルタ変調電力増幅器108は負のリンギング規準
信号を増幅して、リード109上に負の電圧オフセツト
（例えば−48ボルト）を持つ高レベルのリンギング信号
（例えば、尖頭値240ボルト）を発生する。
デルタ変調電力増幅器の説明に関連して後述するよう
に、各増幅器には高い直流電圧（例えば、200ボルト）
が必要である。それぞれ増幅器106および108に与えられ
る直流電圧VSおよびVTは通常のDC−DC変換器110から与
えられるが、これは負の電源111を二つの高電圧源112お
よび113に変換する。各々の電源は正の供給リードと負
の戻りリードを含み、これは関連する増幅器の両端に接
続されている。
第２図を参照すれば、正および負のリンギング規準信号
の交流部分は三角波形発生器201から誘導される。リー
ド202上の三角波形発生器201は発生されるべきリンギン
グ信号の周波数に等しい周波数を持つ三角波を発生す
る。精密クランプ203は最大および最小の出力電圧をそ
れぞれVAおよび−VAボルトに制限することによつてリー
ド202上の三角波形を台形波に変換する。ここで±VAは
電圧規準回路210から誘導される精密電圧である。低域
フイルタ／レベルシフタ回路209のネツトワークは二つ
の部分回路205および206から成り、これは台形信号から
高周波成分を波して、それぞれ正および負の直流電圧
オフセツトを与える。正および負の電圧オフセツトは、
これもまた電圧規準回路210から発生される精密電圧＋V
Bおよび−VBによつて決定される。低域フイルタ／レベ
ルシフタ回路209の出力は正および負の電圧オフセツト
は低レベルの擬似正弦波信号である。
第３図の規準波形発生器の説明図を参照すれば、電圧規
準回路301は正確でない直流電圧源303と標準の通常利用
できる精密電圧調整器302によつて４つの精密直流電圧
Ａ、Ｂ、ＣおよびＤを誘導する。調整器302は端子３に
おける負の電圧を±0.01％の精度を持つ端子２における
精密電圧に変換する。調整器302の両方の端子３および
２はそれぞれコンデンサ304および305を通して接地に対
して容量結合されている。４個の精密規準電圧Ａ、Ｂ、
ＣおよびＤは調整器の端子２における電圧から誘導さ
れ、三角波発生器306、精密クランプ350、低域フイルタ
／レベルシフタ307に結合される。精密電圧を用いるこ
とによつて、これは時間変化や温度変化に対して安定で
あるから、誘導された低レベルの規準リンギング信号も
また精密であり、時間的にまた温度変動に対して安定で
あり、これによつてリンギング信号の周波数と振幅が正
確に保たれることになる。
調整器302の出力は抵抗308、抵抗309および演算増幅器3
10から成る反転直流結合増幅器に供給される。リード31
1上の出力電圧Ｄは調整器302の端子における電圧と抵抗
309と308の比の積に負号を付けたものに等しい正の電圧
である。電圧Ａは抵抗313と315から成る抵抗電圧分割器
によつて電圧Ｄから誘導される。演算負幅器317と均等
な抵抗318および319から成る第２の反転直流結合増幅器
は電圧Ｄを反転してリード320上の負の電圧Ｃを生ず
る。抵抗321と322から成る電圧分割器はリード323上に
−Ａに等しい電圧Ｂを生ずる。
三角波発生器306は通常のフイードバツク発振器の構成
を持つている。発生器は演算増幅比較器330;演算増幅器
331と332、抵抗333、およびダイオード334と335から成
る精密クランプ；演算増幅器336、抵抗337およびコンデ
ンサ338から成る積分器を含んでいる。演算増幅器336の
出力は抵抗340を通して演算増幅器330の“＋”入力に接
続されている。もし比較器330のこの“＋”入力が負で
あれば、出力もまた負であり、これはノード390で負幅
器332の“＋”入力における負の規準電圧Ｃに大きさが
制限される。積分器の入力ノード341における負の電圧
ステツプは積分器の出力におけるノード342に、±方向
に立上がるランプ信号を生ずる。ノード341の負のステ
ツプはまたノード343に負のステツプを発生し、これは
抵抗344を通してノード341に接続される。積分器の出力
電圧はノード343と増幅器330の“＋”入力が正になるま
で波形に増大し、これが正になつたときに、増幅器330
の出力に極性の変化が生ずる。この極性の変化はノード
341の極性のステツプ変化を生じて、これによつて積分
器の出力信号は負方向に減少するランプとなる。ノード
343の極性が再び反転したときに、このサイクルが繰返
される。抵抗340と344は三角出力信号の最大振幅と最小
振幅を決定する。周波数は抵抗337とコンデンサ338によ
つて決定される。抵抗339は接地と増幅器330の“−”入
力の間に接続されており、抵抗391は設置に増幅器330の
“＋”入力の間に接続されている。これらによつてそれ
ぞれの増幅器の入力バイアス電流によつて生ずるオフセ
ツト電圧の平衡がとられる。
クランプはノード341を正の規準電圧Ｄあるいは負の規
準電圧Ｃ（これは−Ｄに等しい）に保ち、これは前述の
ような精密電圧である。積分器の入力におけるこのよう
な精密電圧は三角波出力の周波数を正確に保つために必
要であり、もしそれから生ずるリンギング信号の周波数
を所望の範囲に入れたければ必要になるものである。
クランプは次のように動作する：演算増幅器330の出力
はその正および負の出力がそれぞれ正の規準電圧Ｄおよ
び負の規準電圧Ｃよりもより正ならびに負になるように
設計されている。演算負幅器332の“−”の入力が負の
規準電圧Ｃよりも負であれば、そのときは負幅器332の
出力は正であり、これによつてダイオード335を順バイ
アスし、負の規準電圧より負である“−”入力の任意の
電圧に対して増幅器332の利得を強制的に０にする。従
つて、ノード341の電圧は増幅器332の“＋”入力におい
て負の電圧Ｃに保たれることになる。これと同時に、増
幅器331の出力は正となり、これによつてダイオード334
を逆バイアスし、増幅器331をダイオード341から逆バイ
アスする。増幅器330の出力が正になると、ノード341は
同様に増幅器331とダイオード334によつて、増幅器331
の“＋”入力における正の電圧Ｄにクランプされる。こ
れと同時に、ダイオード335は逆バイアスされ、増幅器3
32をノード341から分離する。
三角波発生器306の出力342は精密クランプ350に接続さ
れ、これは三角波形を三角波と同一の周波数を持つ台形
信号に変換する。ノード342は抵抗351を通して演算増幅
器352および353との“−”入力に接続されている。正の
規準電圧Ｄは抵抗354を通して増幅器352の“＋”入力に
接続されており、これはまた抵抗355を通して接地に接
続されている。出力ノード359はダイオード360を通して
増幅器352の出力に接続されており、ダイオード361を通
して増幅器353の出力に接続されている。ノード362にお
ける電圧が増幅器352の“＋”入力における正の電圧
と、増幅器353の“＋”入力における負の電圧の間にあ
るときには、ダイオード360とダイオード361のいずれも
が導通しないから、ノード359の出力電圧はノード362の
電圧に等しい。ノード362の電圧が増幅器352の“＋”入
力の電圧を越えたときには、増幅器352の出力は負とな
り、これはダイオード360を順バイアスし、増幅器352の
利得を“＋”入力の電圧より大である“−”入力の任意
の電圧に対して強制的に０とする。従つてノード359に
おける電圧は増幅器352の“＋”入力における規準電圧
に保たれる。同様に、増幅器353とダイオード361は規準
電圧より負である任意の入力に対して、ノード359を増
幅器353の“＋”入力における規準電圧に保つ。従つて
ノード342の３角波の最大値と最小値はクランプ350によ
つてクリツプされて、ノード359で台形波を形成する。
ノード359における台形信号は低域フイルタ／レベルシ
フタ309に与えられる。ノード359における信号はコンデ
ンサ365を通してノード366に交流結合される。正の規準
電圧Ａはまた抵抗367を通してノード366に結合され、正
の直流オフセツトを持つ台形信号を形成する。この結果
得られた信号は抵抗368、369および370;コンデンサ371
および372、演算増幅器373から成る通常の低域フイルタ
回路を通して結合される。この通常の２極フイルタはノ
ード366の台形信号から高周波成分を除去し、ノード374
に正の直流オフセツトを持つ平坦な擬似正弦波信号を生
ずる。
同様にして、ノード359における信号はコンデンサ375を
通してノード376に交流結合される。また負の規準電圧
Ｂは抵抗377を通してノード376に結合され、負の直流オ
フセツトを持つ台形信号を生ずる。抵抗378、379および
380と；コンデンサ381および382と；演算増幅器384から
成る低域フイルタは通常の２極フイルタであり、これは
ノード383に負の直流オフセツトを持つ擬似正弦波を生
ずる。
ノード374と383における擬似正弦波の低レベル信号はそ
れぞれ正および負の規準リングング信号RRおよび−RRで
あり、これを線形に増幅すれば、交換局においてあるい
は加入者ループ搬送システムの遠隔端局において直接電
話線に与えられる高電圧のリンギング信号となる。
本発明に従えば、各々の規準リンギング信号はデルタ変
調電力増幅器によつて増幅される。第１図に示したよう
に、各々の規準リンギング信号は別々のデルタ変調増幅
器によつて増幅される。これらのデルタ変調電力増幅器
は信号増幅のためにデルタ変調の符号化と復号の手法を
用いている。本質的には、デイジタル符号化／復号化で
通常用いられているデルタ変調符号化は単一ビツトの符
号化方式であり、この方式ではデイジタル的に送信され
るべき入力アナログ信号は各ビツトが差信号のサンプリ
ング時点における極性を表わすビツトの流れに符号化さ
れる。差信号は入力アナログ信号を過去のサンプルにも
とずく予測信号と比較することによつて得られ、サンプ
リング周波数は少くとも入力信号の２倍でなくてはなら
ない。差信号を送信するということは信号の微分を送る
のとほぼ等しいから、送信されたビツトの流れの復号は
送信されたパルスを積分することによつて行なわれる。
同様に送信機においては、ビツトの流れの中のパルスを
積分することによつて、予測信号が誘導される。
デルタ変調符号化の原理はここで述べるデルタ変調電力
増幅器に利用される。以下に詳述するように、入力規準
信号の大きさをフイードバツク信号と比較して、２進誤
差信号を発生することによつて低レベルリンギング信号
は符号化され、この誤差信号は任意の時点で二つの信号
の間の差の極性を表わすことになる。この誤差信号はリ
ンギング信号の周波数より本質的に高い周波数で誤差信
号をサンプルし、その論理状態が多数のサンプリング時
点のサンプルされた誤差信号から誘導される二つの２進
制御信号を発生する論理回路に与えられる。これらの制
御信号は任意の与えられた時点で正の直流電圧、負の直
流電圧あるいは０電圧を持つ高電圧デイジタル出力信号
を発生するブリツジスイツチを制御する。フイードバツ
ク信号は高電圧デイジタル出力信号を積分して減衰する
ことによつて得られる。この高電圧デイジタル信号を
波することによつてこの信号が復号されて高周波成分が
これから除去され、これによつて低レベルリンギング規
準信号から線形に増幅されたものとしてアナログの高電
圧リンギング信号を生ずる。
本発明に従うデルタ変調電力増幅器を以下第４図を参照
して説明する。デルタ変調電圧増幅器は高利得の誤差増
幅器401を含み、これはリード402上の入力信号（低レベ
ル規準リンギングヶ信号）Eiをリード403上の予測信号E
fと比較する。予測信号Efは高レベルデイジタル出力信
号と高電圧アナログ出力信号の両方から誘導された前の
入力信号を再生したものである。増幅器401はリード404
上に２進誤差信号EEを発生し、これはEiがEfより大であ
るときには論理“1"のTTL（トランジスタ−トランジス
タ論理）電圧レベルを持ち、EfがEiより大であるときに
は論理“0"のTTL電圧レベルを持つ。このように誤差信
号EEはEiとEfの差の極性を表わす。２進のEEはリード40
4を通してアルゴリズム制御論理回路405に入力される。
２進誤差信号はリード406上のクロツク信号に応動して
アルゴリズム制御論理回路405によつてサンプルされ
る。アルゴリズム制御論理回路405は二つの出力リード4
07および408を含み、それによつて２進制御信号▲
▼および▲▼がそれぞれ発生される。
論理回路405の出力リード407および408はブリツジスイ
ツチ410に接続されている。ブリツジスイツチ410はスイ
ツチング素子411、412、413、414を含んでいる。高レベ
ル直流電源VSがノード415と416に対してスイツチの両端
で接続されている。この高電圧源は第１図に関連して前
述したDC−DC変換器110から誘導されたものである。ス
イツチの出力リード417はスイツチ素子411と414の間に
接続されており、スイツチの出力リード418はスイツチ
素子412と413の間に接続されている。スイツチ素子411
と412はリード407上の２進制御信号▲▼によつて
制御され、スイツチ素子413と414はリード408上の２進
制御信号−SWによつて制御される。リード407上の論理
０に応動してスイツチ素子411と412は閉成され、リード
418と417の両端の電圧E12は＋VSとなる。同様にリード4
08上に論理“0"があると、スイツチ素子413と414が閉成
し、これによつてリード418と417の間に電圧−VSを生ず
る。＋SWと−SWの朗報が論理“1"であれば、すべてのス
イツチ素子は開であり、E12は０になる。アルゴリズム
制御論理回路405はリード407と408上の論理“0"が同時
に生ずることを防止し、高電圧電源VSがスイツチを通し
て短絡されるようなスイツチ素子411、412、413および4
14の同時閉成を防止する。
アルゴリズム制御論理回路405はリード404上の入力ビツ
トの流れをサンプルされたビツトの流れの“1"と“0"の
集中に依存する制御信号▲▼と▲▼に変換
する。もし▲▼が論理“0"であり、スイツチ素子
413と414が閉成されば、次に▲▼が論理“0"に変
化してスイツチ素子411と412を閉成するまでに、サンプ
ルされたビツトの流れの中に４個の連続した“1"を検出
する必要がある。同様にスイツチ素子413と414を閉成す
るには▲▼の論理“0"のときには４個の連続した
“0"を検出しなければならない。▲▼の論理“0"
と▲▼の論理“0"の間ではスイツチ素子411、41
2、413および414は開かれており、E12は０となる。この
ような固定したデツドゾーン時間を設けることによつ
て、これがなければ、大きな電圧を消費し、電源あるい
はスイツチ素子に障害を与えるような短絡電流の導通を
防止する。正確に規定されたデツドゾーンによつて、ス
イツチの閉成の間の時間がスイツチの蓄積時間（ターン
オフ遅延）より長いことが保障される。アルゴリズム制
御論理回路405については第５図の論理図の説明に関連
して後に詳述する。
ブリツジスイツチ410のリード418と417の間に生ずる電
圧E12は離散的な出力レベル＋VS、０、−VSを持つた高
電圧の３レベル信号である。誤差信号のこのような高電
圧デイジタル表示は低域フイルタと電流検出回路421に
与えられる。インダクタ422とコンデンサ423を含むフイ
ルタはE12を積分し、それから高周波成分を除去するデ
コーダとして動作する。リード424と接地の間の出力信
号Eoは規準リンギング信号である入力信号Eiを増幅した
写しであり、電話線に直接印加できる擬似正弦波リンギ
ング信号である。
電流センサ425は出力電流を検出し、予め定められたレ
ベルを越える出力電流に応動してリード426上に信号を
生じ、これはアルゴリズム制御回路405をトリガしてリ
ード407と408上に論理“1"をただちに生じ、スイツチ41
1、412、413および414を開くようになつている。こうし
て過剰の電流が流れて、スイツチ素子やVSの電源に障害
を与えることを防止する。
フイードバツク信号Efはブリツジスイツチ410の出力に
おける高レベルデイジタル信号E12とフイルタ／検出器4
21の出力におけるアナログ信号Eoの両方から誘導され
る。これらの信号は共に抵抗427、428、438、439とコン
デンサ429を含むフイードバツク積分器に与えられる。
フイードバツク信号Efの主成分はデイジタル信号E12か
ら誘導され、これは抵抗427と428およびコンデンサ429
によつて積分されてリード430と431の間にピースワイス
リニア信号を形成する。この高電圧信号はクロツク時点
において勾配の方向を変化するランプのつながりである
が、βネツトワーク434によつて減衰される。βネツト
ワーク434は演算増幅器436、均等な抵抗432と433および
均等な抵抗435と437を含んでいる。βネツトワーク434
はリード430と431の間の信号を係数βで減衰するが、β
は抵抗437と抵抗432の比であり、（β＜１）、平衡から
不平衡への変換を行なつて、リード403上にフイードバ
ツク信号Efを生ずる。従つて、リード403上のフイード
バツク信号Efはリード402上の入力信号Eiの再生された
ものである。
フイードバツク信号Efには出力信号Eoから直接追加の信
号成分が与えられる。信号Eoの小さな部分が抵抗438と4
39およびコンデンサ429によつて積分され、βネツトワ
ーク434によつて減衰されて信号Efの追加の成分とな
り、これによつて出力信号Eoの負荷制御が行なわれるこ
とになる。出力Eoは従つて追加の負荷がリード424と接
地の間に接続されても、一定のレベルに保たれることに
なる。従つて、（複数並列接続の電話機セツトのとき）
リンギング信号Eoは、負荷調整フイードバツクが存在し
ないときに比べて大きな負荷を駆動することができる。
入力信号Eiと出力信号Eoの間のデルタ変調電力増幅器の
電圧利得は、通常のフイードバツク解析の手法によつ
て、順方向ループで１より本質的に大きい増幅率が与え
られるとき、約1/Bに等しいことがわかる。前述したよ
うに、βは抵抗432、433、435および437によつてだけ決
まる。従つて、電力増幅器の電圧利得は安定な受動素
子、すなわち、抵抗によつてだけ制御できる。従つて、
調整された出力電圧Eoを生ずるために、ブリツジスイツ
チ410の電圧VSを調整する必要はなく、電源VSの変化は
デルタ変調増幅器の電圧利得に影響を与えることはな
い。
アルゴリズム制御論理回路405の論理図を第５図に図示
した。前述したように、アルゴリズム制御論理回路は誤
差信号における“0"および“1"の集中の様子に従つて高
電圧ブリツジスイツチ410の最適の動作モードを決定す
る。論理回路405は誤差信号の過去の値と現在の値に従
つて二つの制御信号▲▼と▲▼を発生す
る。上述したように▲▼の制御信号として論理
“0"を生じて、＋SWのスイツチ素子411と412を閉じるた
めには４個の連続した“1"がサンプルされた誤差ビツト
の流れの中に必要である。同様に▲▼の制御信号
上に論理“0"を生じて、−SWのスイツチ素子413と414を
閉じるためには４個の連続した論理“0"が必要である。
従つて、スイツチの一組を開いてから他の一組を閉じる
までには少くとも４ビツトが必要である。前述したよう
に、このように良く制御されたデツドゾーンによつてブ
リツジスイツチのスイツチング速度の要求を容易なもの
とし、クロス電流の導通を除去することができる。さら
に、アルゴリズム制御論理は雑音がブリツジスイツチの
正しい動作に影響を与えないようにする回路と、リード
428上の過電流信号に応答する回路を含んでいる。
第５図を参照すれば、４個のＤ型フリツプフロツプ50
2、503、504および505から成るシフトレジスタ501がリ
ード506上の２進誤差信号を受理する。各クロツク信号
に応動して、リード506上の２進信号はフリツプフロツ
プ502のＱ出力にシフトされ、これと同時に各フリツプ
フロツプの前のＱ出力は次に隣接したフリツプフロツプ
にシフトされる。リード506上の２進信号はこのように
してクロツク周波数でサンプルされ、サンプルされたビ
ツトはシフトレジスタを通して連続的にシフトされる。
サンプルされた誤差信号はリード507上のクロツク信号
▲▼の前縁でシフトレジスタ501に入れられる。
クロツク信号▲▼はリード508上のシステムのク
ロツク信号から、インバータ509で反転することによつ
て得られ、これはリンギング信号の周波数より本質的に
高い周波数を持つている。フリツプフロツプ502乃至505
のそれぞれの論理状態はリード506上のサンプルされた
誤差信号の最近の４ビツトである。
フリツプフロツプ502乃至505のそれぞれの出力Ｑである
QA、QB、QCおよびQDとクロツク信号はNANDゲート510の
入力を形成する。同様に出力▲▼、▲▼、▲
▼および▲▼とCLK信号がNANDゲート511の入力
となる。NANDゲート510の出力リード512は極性フリツプ
フロツプのセツト入力に接続されNANDゲート511の出
力リード514はリセツト入力に接続される。４個の連
続した“1"がシフトレジスタ501を通してシフトされ、Q
A、QB、QCおよびQDをすべて論理“1"にしたときに、リ
ード512上のNANDゲート510の出力は（CLKパルスの間）
論理“0"となる。この論理“0"は極性フリツプフロツプ
513のＳ入力をトリガし、そのＱ出力を論理“1"とし、
Ｑ出力を論理“0"とする。極性フリツプフロツプ513の
Ｑ出力はリード515により▲▼ NANDゲート516の
第１の入力に接続され、リード518上のその出力は▲
▼制御信号である。QAとQBは第２および第３の入力
に接続され直電流論理リード517はNANDゲート516の第４
の入力に接続されている。以下の説明ではしばらくの間
リード517の論理状態は“1"であると仮定することがで
きる。従つてリード518上の▲▼NANDゲートの出
力は論理“0"であり、これはブリツジスイツチの中の＋
SWスイツチ対を閉成する。▲▼の制御信号は▲
▼NANDゲート520の出力であるリード519に現われ
る。NANDゲート520の入力はリード521上の極性フリツプ
フロツプからの出力と、フリツプフロツプ502および5
03からの▲▼および▲▼出力と、過電流論理リ
ード517を含んでいる。▲▼と▲▼は論理“0"
であり、NANDゲート520の▲▼出力は論理“1"で
あるから、▲▼のスイツチ対は開状態に保たれ
る。ゲート516と520の入力は相補的であるから、▲
▼と▲▼は同時には論理“0"にならないことは
明らかである。
“1"の列の後で“0"ビツトが生ずれば、▲▼の制
御信号は論理“1"にスイツチする。しかしNANDゲート51
1のすべての入力が“1"となり極性フリツプフロツプ513
がリセツトされるのは４個の連続した“0"のビツトがシ
フトレジスタ501にシフトされてからである。極性フリ
ツプフロツプ513がリセツトされたときに、そのＱ出力
は“0"にリセツトされ、その出力は“1"にリセツトさ
れる。このとき、▲▼、▲▼とリード517は
論理“1"であるからNANDゲート520の出力は論理“0"と
なり、これによつて−SWのスイツチ対が閉じることにな
る。
極性フリツプフロツプ513がセツトされ、▲▼が
論理“0"状態となつても、QAに単一の“0"が生ずれば▲
▼は“1"になり、これによつて十SWのスイツチが
開く。しかし、極性フリツプフロツプ513がリセツトさ
れる前（すなわち１、２あるいは３の連続“0"のあと）
は、少くとも二つの連続した“1"がシフトレジスタを通
してシフトされ、QAとQBを論理“1"とし、NANDゲート51
6の▲▼出力は論理“0"状態に戻り、スイツチの
＋SW対は再閉成される。同様に、極性フリツプフロツプ
が一度閉成され、▲▼が論理“0"状態になつて
も、▲▼における単一の“0"は▲▼を強制的
に“1"とし、これによつて−SWスイツチを開く。しかし
も極性フリツプフロツプ513がセツトする前に（すなわ
ち、１、２あるいは３個の連続した“1"のあと）は、▲
▼と▲▼を論理“1"にするには少くとも二つの
連続した“0"がシフトレジスタをシフトされ、NANDゲー
ト520の▲▼出力は論理“0"状態に戻り、−SWの
スイツチ対は再閉成される。
前述のように、アルゴリズム制御論理回路は、電流セン
サによつて過電流条件が検出されるとただちに、すべて
のスイツチ素子を開とするために▲▼と▲
▼を論理“1"にただちにスイツチするための回路を含ん
でいる。過電流制御信号▲▼は電流センサによつて
検出されて、リード523を通して論理制御回路に入力さ
れ、１対のＤ型フリツプフロツプ524と525のプリセツト
入力に与えられる。フリツプフロツプ524のＤ入力は
接地に接続され、あるいは等価的に“0"を表わす論理回
路のTTL電圧に接続されている。フリツプフロツプ524の
Ｑ出力はフリツプフロツプ525のＤ入力に接続され、フ
リツプフロツプ525の出力はリード517に接続され、こ
れは前述のように、NANDゲート516および520に接続され
ている。正常の動作条件では、リード523上の▲▼
制御信号は論理“1"である。入力が論理“1"であると
きには、フリツプフロツプ524のＱ出力（フリツプフロ
ツプ525のＤ入力）はそのＤ入力における論理“0"であ
る。リード528上の各クロツクパルスに応動して、論理
“0"はフリツプフロツプ525のＤ入力からクロツクによ
つてそのＱ出力に移され、これによつて入力を論理
“1"に保つ。電流センサが過電流条件を検出したときに
は、▲▼制御信号は論理“0"にスイツチされ、これ
はただちにフリツプフロツプ524のＱ出力（およびフリ
ツプフロツプ525のＤ入力）を論理“1"にプリセツト
し、フリツプフロツプ525を論理“0"にする。リード517
上の論理“0"はただちに▲▼と▲▼の制御
信号を論理“1"にして、すべてのスイツチを開く。▲
▼の制御信号が論理“0"である間はリード517は論理
“0"のままである。▲▼がその正常の論理“1"状態
に戻ると、リード528上の次のクロツクパルスの前縁
で、フリツプフロツプ525のＤ入力の論理“1"はその
出力（従つてリード517）を論理“0"に保つ。またフリ
ツプフロツプ524のＤ入力における論理“0"はそのＱ出
力を論理“0"とする。▲▼が論理“1"に戻つたあと
の次のクロツクパルスで、フリツプフロツプ525の論理
“0"のＤ入力はその出力（リード517）を論理“1"の
状態に戻す。従つて、過電流遮断の完了のあと、２クロ
ツクパルスの間＋SWと−SWは開状態のままとなる。
第６図のブリツジスイツチの説明図を参照すれば、▲
▼の制御信号はリード601を通して、内部LED602の
カソードに接続されている。LED602のアノードは、抵抗
603を通して正の電圧604の電源に接続されている。▲
▼の制御信号は同様にリード605を通して内部LED60
6のカソードに接続され、LED606のアノードは抵抗607を
通して正の電圧源608に接続されている。
フリツジスイツチは４個のスイツチ用部分回路611、61
2、613および614から成つている。部分回路611および61
3はリード616によつて正の高電圧源＋VSに接続されてお
り、一部分回路612と614はリード618によつて同一の高
電圧源の負側の戻り−VSに接続されている。部分回路61
1と614はリード620によつて相互接続され、部分回路612
と613はリード622によつて相互接続されている。ブリツ
ジスイツチの出力電圧E12は、それぞれ出力ノード619お
よび621の電圧差に等しい。
スイツチング用の部分回路611と612が共通に閉じている
ときには、直接の経路が正の電源＋VSと出力ノード619
の間および負の戻り−VSと出力ノード621に間に設定さ
れる。スイツチE12の出力は従つて高電圧電源＋VSに等
しい。同様に、スイツチング用部分回路613と614が共に
閉じれば、負の戻り−VSと出力ノード619の間および正
の電源＋VSと出力ノード621の間に直接の経路が設定さ
れる。従つてスイツチE12の出力は−VSに等しい。
スイツチング用部分回路611と613は同等であり、スイツ
チング用部分回路612と614も同等であり、部分回路612
と614は部分回路611および613とは相補的になつてい
る。部分回路611は標準のダーリントン対の構成になつ
たpnpトランジスタ635と636を含み、トランジスタ635の
ベースはトランジスタ636のエミツタに接続され、両方
のトランジスタのコレクタは相互に接続されている。ト
ランジスタ635のエミツタはバリスタ637を通して正の電
源＋VSに接続されている。抵抗638はトランジスタ635の
ベーストと＋VSの間に接続されている。npnトランジス
タ640のコレクタはまた＋VSに接続されており、トラン
ジスタ640のベースはトランジスタ636のベースに接続さ
れており、また抵抗641を通して＋VSに接続されてい
る。トランジスタ640のエミツタはトランジスタ635のベ
ースとトランジスタ636のエミツタに接続されている。
ダイオード639は電源＋VSとトランジスタ635および636
のコレクタの間に接続されている。
部分回路612ではトランジスタ646のベースがトランジス
タ645のエミツタに接続されており、コレクタが相互に
接続されている標準のダーリントン対の構成として形成
されている。トランジスタ646のエミツタはバリスタ655
を通して負の戻り−VSに接続されている。抵抗651はト
ランジスタ646のベースと−VSの間に接続されている。p
npトランジスタ647のコレクタは−VSに接続されてお
り、トランジスタ647のエミツタはトランジスタ646のベ
ースとトランジスタ645のエミツタに接続されている。
トランジスタ645のベースとトランジスタ647のベースは
抵抗650を通して−VSに接続されている。ダイオード649
は戻り−VSとトランジスタ645および646のコレクタの間
に接続されている。
スイツチング用部分回路611と612はリード601上の▲
▼の制御信号の論理状態に応動して共通に開閉され
る。スイツチング用部分回路613と614はリード605上の
▲▼の制御信号の論理状態に応動して共通に開閉
される。ダイオード602とフオトトランジス623は一体と
して第１の光アイソレータを形成し、ダイオード606と
フオトトランジスタ628は第２の光アイソレータを形成
する。フオトトランジスタ623と628のコレクタは共通し
てノード630にまた抵抗625を通して電源＋VSに接続され
ている。フオトトランジスタ623のベースは抵抗624を通
してノード631に接続されており、これはまた抵抗629を
通してフオトトランジスタ628のベースに接続されてい
る。ノード631は負の戻り−VSに接続されている。抵抗6
32はフオトトランジスタ623のエミツタをノード631に接
続し、抵抗652はフオトトランジスタ628のエミツタをノ
ード631に接続する。ツエナダイオード626とコンデンサ
627はノード630とノード631の間に並列に接続されてい
る。＋VSと−VSの間に接続されている抵抗625、コンデ
ンサ627およびツエナダイオード626はフオトトランジス
タ623と628の低電圧バイアスとなる。フオトトランジス
タ623のエミツタはトランジスタ633のベースに接続され
ている。トランジスタ633のコレクタは部分回路611のト
ランジスタ636のベースに接続されており、トランジス
タ633のエミツタは抵抗634を通して部分回路612のトラ
ンジスタ645のベースに接続されている。フオトトラン
ジスタ628のエミツタはトランジスタ653のベースに接続
されている。トランジスタ653のコレクタは部分回路613
に接続され、トランジスタ653のエミツタは抵抗654を通
して部分回路614に接続されている。
▲▼と▲▼の制御信号が論理“1"であり、
リード601と605が正の電位にあるときには、LED602と60
6を電流が流れることはなく、フオトトランジスタ623と
628はオフのままである。抵抗624と629は漏れ電流がフ
オトトランジスタ623と628をオンにすることをそれぞれ
禁止する。抵抗632と652はフオトトランジスタ623と628
からの漏れ電流がそれぞれトランジスタ633と653をオン
にするのを防止する。トランジスタ633がオフであれ
ば、部分回路611の中のトランジスタ635、636および640
はオフ状態に保たれる。抵抗638はトランジスタ636から
の漏洩電流がトランジスタ635をオンにするのを防止す
る。同様にトランジスタ633がオフであれば、部分回路6
12中のトランジスタ645、646および647はオフとなり、
抵抗651はトランジスタ645からの漏洩電流がトランジス
タ646をオンにするのを防止する。トランジスタ653がオ
フであれば、部分回路613と614のすべてのトランジスタ
は同様にオフとなる。すべてのトランジスタがオフにな
れば、出力619、621とVS、−VSの間の経路は形成され
ず、出力電圧E12は０になる。
▲▼の制御信号が論理“0"にスイツチしたとき、
リード601上の電圧は電源604の電圧以下となり、電流は
LED602を流れる。LED602によつて発射された光はフオト
トランジスタ623によつて検出されこれをオンとする。
ツエナダイオード626の両端におけるノード630の電圧は
これによつてトランジスタ633のベースに現われ、その
ベースエミツタ接合を順バイアスしてこれをオンとす
る。部分回路611のトランジスタ635と635および部分回
路612のトランジスタ645と646もまたこのようにしてオ
ンとなる。これによつてバリスタ637とトランジスタ635
のコレクタ−エミツタ路を通して＋VSと出力619の間に
第１の電流路が設定され、バリスタ654とトランジスタ6
46のコレクタ−エミツタ路を通して−VSと出力621の間
に第２の電流路が設定される。このときには出力電圧E
12は正の電流電圧＋VSに等しい。
▲▼の制御信号が論理“1"の状態に戻つたときに
は、ダイオード602の電流は停止し、フオトトランジス
タ623とトランジスタ633はオフとなる。しかし、蓄積効
果のために、トランジスタ635と636はただちにオフには
ならない。トランジスタ640、抵抗641およびバリスタ63
7は相互作用してトランジスタ635を急速にオフとする。
導通の間はトランジスタ635のベースは＋VS以下の電圧
に保たれ、これはバリスタ637とトランジスタ635のベー
スエミツタ電圧特性によつて決定される。トランジスタ
633がオフになつたとき、抵抗641はトランジスタ640の
ベースを＋VSに引き上げる。これによつてトランジスタ
636はオフになる。それまでオフであつたトランジスタ6
40はエミツタフオロワとして強く導通し、トランジスタ
635のベースを＋VSマイナスこのトランジスタ640ベース
・エミツタ電圧に強制的にする。これによつてトランジ
スタ635は迅速にオフとなる。同様にトランジスタ647、
抵抗650およびバリスタ654はトランジスタ645と646と迅
速な遮断を助ける。
トランジスタ635と646がオフになつたとき、デルタ変調
電力増幅器の出力フイルタにはインダクタによつてフラ
イバツク電流が発生する。フライバツク電流の電流路は
出力ノード619からダイオード639を通して電源＋VSに与
えられ、出力ノード621からダイオード649を通して戻り
−VSに与えられる。
フオトトランジスタ628、トランジスタ653およびスイツ
チング用部分回路613と614は、−SWの制御信号上の論理
“1"と論理“0"に応動して上述した回路と同様に動作す
る。
第７図の出力フイルタフイードバツク積分器および過電
流センサの説明図を参照すれば、ブリツジスイツチの出
力はリード701および702を通してフイルタ回路に結合さ
れる。フイルタの出力は平衡インダクタ703とコンデン
サ704を含んでいる。第１近似として、フイルタはブリ
ツジスイツチの出力におけるデイジタル信号を積分し、
また信号から高周波成分を波するように動作する。こ
の結果としてリード705と接地リード706の間の出力信号
Eoutはデルタ変調電力増幅器の入力に与えられた規準規
準リンギング信号の平滑化された連続的な増幅された写
しである。
前述したように、フイードバツク信号はブリツジスイツ
チの出力におけるデイジタル信号E12とアナログ出力信
号Eoutの両方から誘導される。ブリシジスイツチのデイ
ジタル出力はコンデンサ707と抵抗708および709から成
る平衡積分器に与えられ、これがE12を積分して、ピー
スワイヤリニアに再生増幅された入力信号を形成する。
フイードバツク信号の第２の成分は増幅されたアナログ
出力信号Eoutから誘導される。その信号の一部は抵抗71
0、711およびコンデンサ707から形成される積分器によ
つて形成される積分器によつて積分される。前述したよ
うに、この信号成分は出力信号Eoutの負荷調整を実現す
る。
電流センサ回路はインダクタ703の電流路と直列になつ
たバリスタ712を含んでいる。抵抗713はバリスタの両端
に接続されており、光アイソレータ714は抵抗715と直列
になつて抵抗713の両端に接続されている。光アイソレ
ータ714は相互接続されたLED716と717およびエミツタ接
地の感光性トランジスタ718を含んでいる。抵抗713の両
端の電圧がいずれかのLEDを通る電流を生ずるのに充分
なレベルに達すると、それから発した光がフオトトラン
ジスタ718を飽和させ、コレクタのリード719を接地に向
けて引く。リード719上のOC制御信号はアルゴリズム制
御論理回路（第５図）中の過電流論理回路に入力されて
いる。従つてトランジスタ718のコレクタは接地に向
い、OC制御信号は論理“0"となり、前述したように、ブ
リツジスイツチ内のすべてのスイツチ素子はただちに開
かれる。バリスタ712と抵抗715はLED716と717を通る最
大の電流を制限し、これらの回路素子の損傷を防止する
ようになつている。コンデンサ720はリード719と接地の
間に接続されており、出力フイルタからの雑音スパイク
が第５図のアルゴリズム制御論理回路中のフリツプフロ
ツプ524および525のＰ入力をプリセツトすることを防止
する。
デルタ変調電力増幅器について、以上リンギング信号発
生器で使用するものとして説明して来たが、同一のデル
タ変調増幅器は直線電力増幅を必要とする多くの他の応
用の中で用途がある。
上述した実施例は本発明の応用の原理を図示したものに
すぎない。本発明の精神と範囲を逸脱することなく、当
業者は他の多くの実施例を工夫することができる。

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】低レベルの規準リンギング信号源（101）
    と低レベル規準リンギング信号を増幅するための増幅器
    （106）とを含むリンギング信号発生器において、 増幅器は低レベル規準信号と誘導されたフィードバック
    信号の間の差の極性を表わす２進誤差信号を生ずるため
    の誤差増幅器（401）と、 規準リンギング信号より本質的に高い周波数でクロック
    パルスを発生するためのクロックと、 複数のクロックパルス時点で２進誤差信号を記憶し、記
    憶された信号から少なくとも一つの制御信号を発生する
    ための論理回路（405）と、 少なくとも一つの制御信号に応動して高レベルのデイジ
    タル出力信号を発生するためのスイッチング回路（41
    0）と、 高レベルデイジタル出力信号からフィードバック信号を
    誘導するためのフィードバック回路（420、434）と、 高レベルデイジタル出力信号から高周波成分を濾波し
    て、リンギング信号を発生するための出力回路（421）
    と、 を含むことを特徴とするリンギング信号発生器。
  2. 【請求項２】請求の範囲第１項に記載のリンギング信号
    発生器において、該２進誤差信号は論理“1"状態と論理
    “0"状態の間で変化し、該論理手段は該複数のクロック
    パルス時点で該２進誤差信号の論理状態を記憶するため
    の記憶手段（501）と、該２進誤差信号の該記憶された
    論理状態によって、決定される論理状態を持つ第１及び
    第２の制御信号を発生するための手段（516、520）とを
    含み、該スイッチング手段は該第１の２進制御信号の一
    方の論理状態に応動して第１の出力レベルで高レベルデ
    イジタル出力信号を発生し、該第２の２進制御信号の一
    方の論理状態に応動して第２の出力レベルで高レベルデ
    イジタル出力信号を発生し、該スイッチング手段は該第
    １の２進制御信号の該一方の論理状態の補数と該第２の
    ２進制御信号の該一方の論理状態の補数とに応動して０
    電圧の高レベルデイジタル出力信号を発生することを特
    徴とするリンギング信号発生器。
  3. 【請求項３】請求の範囲第２項に記載のリンギング信号
    発生器において、該出力手段は過電流状態を検出する手
    段（425）を含み、該論理手段は該過電流状態に応動し
    て該第１の２進制御信号を該一方の論理状態の補数と
    し、該第２の２進制御信号を該一方の論理状態の補数と
    するようにすることを特徴とするリンギング信号発生
    器。
  4. 【請求項４】請求の範囲第２項に記載のリンギング信号
    発生器においは、該第１及び第２の２進制御信号を発生
    する該手段は、 第１及び第２の論理的に相補な出力と、セット及びリセ
    ット入力とを有する極性フリップフロップ（513）と、 該記憶された論理状態が全て第１の論理状態にあるとき
    に、該極性フリップフロップをセットする手段（510）
    と、 該記憶された論理状態が全て該第１の論理状態の補数で
    あるときに、該極性フリップフロップをリセットする手
    段（511）と、 該極性フリップフロップがセットされ、最も最近記憶さ
    れた論理状態の内、予め定められた数のものが該第１の
    論理状態にあるときにのみ該第１の２進制御信号を該一
    方の論理状態で発生し、それ以外のときには該第１の２
    進制御信号を該一方の論理状態の補数で発生するための
    手段（516）、及び 該極性フリップフロップがリセットされ、最も最近記憶
    された論理状態の内の予め定められた数のものが該第２
    の論理状態にあるときにのみ該第２の２進制御信号を該
    一方の論理状態で発生し、それ以外の時に該第２の２進
    制御信号を該一方の論理状態の補数で発生するための手
    段（520）ことを特徴とするリンギング信号発生器。
  5. 【請求項５】請求の範囲第２項に記載のリンギング信号
    発生器において、該論理手段は更に、該第１の２進制御
    信号が該一方の論理状態にあり、該第２の２進制御信号
    も該一方の論理状態にあることが同時に生ずるのを防止
    するための手段（QA、▲▼、QB、▲▼）を含む
    ことを特徴とするリンギング信号発生器。
  6. 【請求項６】請求の範囲第５項に記載のリンギング信号
    発生器において、該論理手段は該第１の２進制御信号を
    該補数論理状態で、該第２の２進制御信号を該補数状態
    で発生して、該高レベルデイジタル信号が該第１の電圧
    から該第２の電圧に変化する過渡期間の間に０電圧の高
    レベルデイジタル信号を発生することを特徴とするリン
    ギング信号発生器。
  7. 【請求項７】請求の範囲第６項に記載のリンギング信号
    発生器において、該スイッチング手段の第１及び第２の
    電圧出力の大きさは等しく、極性が反転していることを
    特徴とするリンギング信号発生器。
  8. 【請求項８】請求の範囲第７項に記載のリンギング信号
    発生器において、該スイッチング手段は、 正の電源と負の戻りを有する直流電圧源（ＶS）と、第
    １（417）及び第２（418）の出力端子と、 該正の電源と該第１の出力端子の間に接続された第１の
    スイッチング回路手段（411）と、 該負の戻りと該第２の出力端子の間に接続された第２の
    スイッチング回路手段（412）と、 該正の電源と該第２の出力端子の間に接続された第３の
    スイッチング回路手段（413）と、 該負の戻りと該第１の出力端子の間に接続された第４の
    スイッチング回路手段（414）と、 該第１及び第２のスイッチング回路手段の開閉を制御す
    るために、該第１の２進制御信号の論理状態に応動する
    第１の光アイソレータ手段（623）と、 該第３及び第４のスイッチング回路手段の開閉を制御す
    るために、該第２の２進制御信号の論理状態に応動する
    第２の光アイソレータ手段（628）とを含むことを特徴
    とするリンギング信号発生器。
  9. 【請求項９】請求の範囲第１項に記載のリンギング信号
    発生器において、該フィードバック手段は、該高レベル
    デイジタル出力信号を積分するための積分手段（427、4
    28）と、該積分された高レベルのデイジタル出力信号を
    係数β（β＜１）で減衰する減衰手段（434）とを含
    み、該出力リンギング信号と該規準リンギング信号の間
    の電圧利得は、ほぼ1/βに等しいようになっていること
    を特徴とするリンギング信号発生器。
  10. 【請求項１０】請求の範囲第９項に記載のリンギング信
    号発生器において、該出力リンギング信号の一部が該フ
    ィードバック手段を通してフィードバックされ、出力負
    荷の調整を行うことを特徴とするリンギング信号発生
    器。
JP59501756A 1983-05-20 1984-04-11 リンギング信号発生器 Expired - Lifetime JPH0754885B2 (ja)

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US496559 1983-05-20
PCT/US1984/000546 WO1984004857A1 (en) 1983-05-20 1984-04-11 Ringing signal generator

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