JPH0752393B2 - Data processing device - Google Patents
Data processing deviceInfo
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- JPH0752393B2 JPH0752393B2 JP62255675A JP25567587A JPH0752393B2 JP H0752393 B2 JPH0752393 B2 JP H0752393B2 JP 62255675 A JP62255675 A JP 62255675A JP 25567587 A JP25567587 A JP 25567587A JP H0752393 B2 JPH0752393 B2 JP H0752393B2
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- processing request
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Description
【発明の詳細な説明】 ［概 要］ 本発明はデータ処理装置において発生した処理要求に係
る実行の制御に関し、 優先度の高い処理要求が直ちに実行できない条件を生じ
たとき、これによって他の処理が影響を受けることの少
ない制御方式を提供することを目的とし、 処理要求を優先度の高い群と優先度の低い群とに分けて
保持し、優先度の高い処理要求の群の中の処理要求を先
に処理してから、優先度の低い群の処理要求に係る処理
を実行するごとく構成されたデータ処理装置において、
優先度の高い処理要求の群の中から選択した処理要求に
係る処理が直ちに実行できない状態であるとき、該処理
要求を該処理要求が属する群の優先度より低い優先度を
有する処理要求の群に移行させて保持する手段を設ける
ことにより構成する。DETAILED DESCRIPTION OF THE INVENTION [Outline] The present invention relates to control of execution related to a processing request generated in a data processing device, and when a processing request having a high priority causes a condition that cannot be immediately executed, another processing is performed. For the purpose of providing a control method in which the processing request is less affected, the processing requests are divided into a group of high priority and a group of low priority, and the processing request is retained in the group of processing requests of high priority. In a data processing device configured to process a request first and then execute a process related to a process request of a low priority group,
When a process related to a process request selected from a group of process requests having a high priority cannot be immediately executed, the process request has a priority lower than that of the group to which the process request belongs. It is configured by providing a means for shifting to and holding.
［産業上の利用分野］ 本発明はデータ処理装置の制御に関するものであって、
特に処理要求を優先度の高い群と優先度の低い群とに分
けて保持し、優先度の高い処理要求の群の中の処理要求
を先に処理してから、優先度の低い群の処理要求に係る
処理を実行するごとく構成されたデータ処理装置におけ
る、優先度の高い処理要求の群の中から選択した処理要
求に係る処理が直ちに実行できない状態であるときの制
御に係る。TECHNICAL FIELD The present invention relates to control of a data processing device,
In particular, processing requests are divided into a group of high priority and a group of low priority, and the processing requests in the group of processing requests of high priority are processed first, and then the processing of the group of low priority is processed. The present invention relates to control in a data processing device configured to execute a process related to a request when a process related to a process request selected from a group of process requests with high priority cannot be immediately executed.
［従来の技術］ 複数の、非同期的に動作するプロセッサにより構成され
るデータ処理装置では、単一のプロセッサが、他の複数
のプロセッサに接続され、互いに通信を行ないながら処
理を進めて行くという構成が一般的である。この場合、
ある一つのプロセッサが、複数のプロセッサから非同期
的に発行される処理要求を受付け、順次これを処理する
手段が必要となる。[Prior Art] In a data processing device including a plurality of asynchronously operating processors, a single processor is connected to a plurality of other processors, and processes are performed while communicating with each other. Is common. in this case,
A certain processor needs a means for accepting processing requests asynchronously issued from a plurality of processors and sequentially processing the processing requests.
このような制御を実現するために、従来より用いられて
きた方法を以下に述べる。A method that has been conventionally used to realize such control will be described below.
複数の処理要求が非同期的に発行されるのに対し、プロ
セッサにおける処理は逐次的にしか行なうことができな
い。このため、処理要求は一旦バッファ等に格納され、
ハードウェアまたはソフトウェアによって最も優先順位
の高い処理要求を選択した後に、この要求に従った処理
が行なわれる。送られてくる処理要求にはその内容によ
って優先度が定められていて、例えば優先度の高いもの
はプロセッサに対する割込み要因となる処理要求である
ような構成を考えることができる。このような従来のデ
ータ処理装置の回路構成の例を第４図に示す。While a plurality of processing requests are asynchronously issued, the processing in the processor can be performed only sequentially. Therefore, the processing request is temporarily stored in the buffer,
After the processing request having the highest priority is selected by hardware or software, the processing according to this request is performed. It is possible to consider a configuration in which the priority of each processing request sent is determined by the content thereof, and for example, a processing request with a high priority is a processing request that causes an interrupt to the processor. An example of the circuit configuration of such a conventional data processing device is shown in FIG.
第４図において、50はデータ処理装置、51は処理要求発
信元、52は割り込み処理要求保持回路、53は通常処理要
求保持回路、54はプロセッサ、55はデータバスを表して
いる。同図において、データ処理装置50はＮ個の処理要
求発信元51に接続されていて、送られてきた割込み要因
とならない通常処理要求（NML−RQ）を保持する回路5
3、及び割込み処理要求（RPT−RQ）を保持する回路52を
持っている。割込み処理要求が存在しない場合には、プ
ロセッサ54は通常処理要求の内で最も優先順位の高い処
理要求をハードウェアまたはソフトウェアによって選択
し、その内容に基づいた処理を行なう。一方、割込み処
理要求が一つでも存在すれば、割込み信号（RUPT）がON
になりプロセッサ割込みがかかる。このときプロセッサ
54は、実行中であった処理を中断し、これを退避した後
に割込み処理を開始する。ここで、割込み処理要求が複
数存在する場合には、ハードウェアまたはソフトウェア
によってこの中で最も優先順位の高い処理要求を選択
し、実行する。In FIG. 4, 50 is a data processing device, 51 is a processing request source, 52 is an interrupt processing request holding circuit, 53 is a normal processing request holding circuit, 54 is a processor, and 55 is a data bus. In the figure, a data processing device 50 is connected to N processing request sources 51 and holds a normal processing request (NML-RQ) that does not cause an interrupt factor that has been sent.
3 and a circuit 52 for holding an interrupt processing request (RPT-RQ). If there is no interrupt processing request, the processor 54 selects the processing request having the highest priority among the normal processing requests by hardware or software, and performs the processing based on the content. On the other hand, if any interrupt processing request exists, the interrupt signal (RUPT) turns ON.
And a processor interrupt occurs. At this time the processor
54 interrupts the process being executed, saves this, and then starts the interrupt process. If there are a plurality of interrupt processing requests, the processing request with the highest priority is selected and executed by hardware or software.
［発明が解決しようとする問題点］ 上述したような従来のデータ処理装置において、割込ま
れたプロセッサは実行中であった処理を一時中断し、割
込み要因に対応する処理の実行を開始しようとするが、
プロセッサや周辺装置の状態などによっては該処理を即
座に実行できない場合があり、割込み処理要求の実行を
延期する手段が必要となる。従来、このようなときに
は、プログラムによって処理要求を一時メモリに退避し
た後に、これに対応する割込み要求保持回路をクリアし
て割込み信号（RUPT）をOFFにするか、あるいは割込み
にマスクをして割込み信号を無効とする等の方法をとっ
ていた。しかし、処理要求の退避、再読出しを行なうた
めにはプログラムに新たな専用のルーチンが必要となり
ステップ数が増加する。また、退避した処理要求の再実
行のタイミングの判定も困難な問題として残されてい
た。割込みマスクを用いる方法では、メモリへの退避、
再読出しは必要とされないが、他のプロセッサから発行
された即座に実行可能な割込み処理要求までも同時に待
たされてしまうという欠点があった。また、メモリへの
退避を行なう場合と同様に、割込みマスクをはずすタイ
ミングも問題となっていた。[Problems to be Solved by the Invention] In the conventional data processing apparatus as described above, the interrupted processor attempts to temporarily suspend the process being executed and start executing the process corresponding to the interrupt factor. But
Depending on the state of the processor or the peripheral device, the processing may not be immediately executed, and a means for postponing the execution of the interrupt processing request is required. Conventionally, in such a case, after the processing request is saved in the temporary memory by the program, the corresponding interrupt request holding circuit is cleared and the interrupt signal (RUPT) is turned off, or the interrupt is masked and interrupted. I took measures such as invalidating the signal. However, in order to save and reread the processing request, a new dedicated routine is required for the program and the number of steps increases. In addition, determination of the timing of re-execution of the saved processing request remains as a difficult problem. In the method using the interrupt mask, saving to memory,
Although re-reading is not required, there is a disadvantage that an immediately executable interrupt processing request issued from another processor is also waited at the same time. Further, as in the case of saving to the memory, the timing for removing the interrupt mask has been a problem.
本発明はこのような従来の問題点に鑑み、高い優先度を
有する処理要求について、直ちに実行することが不可能
な条件が生じた場合に、その処理の延期や再実行など
が、ハードウェアやソフトウェアの負担を大幅に増加さ
せることなく実現可能であって、他の処理に対する影響
も少ない制御手段を提供することを目的としている。In view of such a conventional problem, the present invention, when a condition that cannot be immediately executed occurs for a processing request having a high priority, delays or re-executes the processing by hardware or It is an object of the present invention to provide a control means that can be realized without significantly increasing the load on software and has a small influence on other processing.
［問題点を解決するための手段］ 本発明によれば、上述の目的は、前記特許請求の範囲に
記載した手段にて達成される。[Means for Solving the Problems] According to the present invention, the above-mentioned object is achieved by the means described in the claims.
すなわち、本発明は、処理要求を優先度の高い群と優先
度の低い群とに分けて保持し、優先度の高い処理要求の
群の中から優先順位の高い順に処理要求を取り出して処
理を行ない、優先度の高い群に属する処理要求がなくな
ったとき、優先度の低い群の処理要求に係る処理を実行
するごとく構成されたデータ処理装置において、優先度
の高い処理要求の群の中から選択した処理要求に係る処
理が直ちに実行できない状態であるとき、その処理要求
をそれまで属していた群の優先度よりも低い優先度を有
する処理要求の群に移し、その低い優先度を有する群に
保持する手段を設けたデータ処理装置である。That is, the present invention divides the processing requests into a group of high priority and a group of low priority, holds the processing requests from the group of processing requests with high priority in the order of high priority, and processes them. When there are no more processing requests that belong to a group with a higher priority, the data processing device configured to execute the processing related to the processing request with a lower priority group is selected from the group with the higher priority processing requests. When the processing related to the selected processing request cannot be immediately executed, the processing request is moved to a processing request group having a priority lower than the priority of the group to which the processing request previously belonged, and the group having the lower priority. It is a data processing device provided with a means for holding.
［作 用］ 上述した本発明による制御手段を有するデータ処理装置
においては、優先度の高い処理要求の群の中から選択し
た処理要求に係る処理が直ちに実行できない状態である
とき、該処理要求を該処理要求が属する群の優先度より
低い優先度を有する処理要求の群に移行させて保持す
る。これは、単に処理要求表示の引継ぎだけで良いか
ら、ハードウェアで実現するにしても、ソフトウェアで
実現するにしても非常に簡潔なものとなる。[Operation] In the data processing device having the above-described control means according to the present invention, when the processing related to the processing request selected from the group of processing requests having high priority cannot be immediately executed, the processing request is processed. The processing request is transferred to a group of processing requests having a priority lower than that of the group to which the processing request belongs, and the processing request is held. This can be realized simply by taking over the processing request display, and therefore it is very simple whether realized by hardware or software.
そして、これにより、高い優先度を有する群の後続の処
理要求を優先的に処理することが可能となる。Then, it becomes possible to preferentially process the subsequent processing request of the group having a high priority.
優先度の低い群に移行された前述の処理要求は、その
後、プロセッサが優先度の低い処理要求が受け付けられ
る状態になって選択されたとき、処理可能な条件が整っ
ていれば、そこで処理されることになる。The above-mentioned processing request transferred to the low priority group will be processed there when the processor is ready to accept the low priority processing request and if the processable condition is satisfied. Will be.
［実施例］ 本発明の実施例に関し、計算機システムのチャネル制御
装置への適用例について説明する。第３図は本発明を適
用する計算機システムの全体構成を示す図であって、複
数の演算処理装置11〜1n（以下CPUとも言う）と、一つ
のチャネル制御装置２（以下CHPとも言う）、および記
憶装置３（以下MSUとも言う）より成る。MSU3とCPU11〜
1n、CHP2の間はデータバスにより接続され、これを介し
てCPU11〜1nおよびCHP2はMSU3にアクセスできる。更にC
PU11〜1nがCHP2に入出力処理を依頼するためのバスが、
CHP2と複数のCPU11〜1nとの間で一対一にはられてい
る。複数のCPU11〜1nはそれぞれ非同期的に動作し、入
出力命令を検出するとCHP2に処理要求を発行する。CHP2
は複数のCPUから送られてくる処理要求を受付けその内
容に基づいた処理を実行する。ここで、通常の処理要求
は逐次処理されていくが、緊急度の高い処理要求、ある
いはCHP2からの素早い応答を必要とする処理要求はCHP2
に対する割込みとして処理される。前者としては、CPU
がCHP2の異常を検出したときに発行するCANCELリクエス
ト、後者としては、TCH（TEST CHANNELリクエスト）な
どがある。[Embodiment] Regarding the embodiment of the present invention, an application example to a channel control device of a computer system will be described. FIG. 3 is a diagram showing an overall configuration of a computer system to which the present invention is applied, and includes a plurality of arithmetic processing units 11 to 1n (hereinafter also referred to as CPU) and one channel control device 2 (hereinafter also referred to as CHP). , And a storage device 3 (hereinafter also referred to as MSU). MSU3 and CPU1 1-
1n, CHP2 between are connected by a data bus, the CPU 1 1 1n and CHP2 through which access to MSU3. Further C
Bus for PU1 1 ~1n to request the input and output processing to CHP2 is,
It is Hara one-to-one between the CHP2 and a plurality of CPU 1 1 1n. Each of the plurality of CPUs 11 to 1n operates asynchronously and issues a processing request to CHP2 when an input / output instruction is detected. CHP2
Accepts processing requests sent from multiple CPUs and executes processing based on their contents. Here, normal processing requests are processed sequentially, but processing requests with a high degree of urgency or processing requests that require a quick response from CHP2 are processed by CHP2.
Is treated as an interrupt to. As the former, the CPU
CANCEL request issued when detects an error in CHP2, and the latter includes TCH (TEST CHANNEL request).
第１図は、本発明の一実施例のブロック図であって、CH
PのCPUインターフェース回路のうち、一つのCPUに接続
される部分の構成を示している。同図において、４はCP
U、５はCHP、６はバッファ、７、８はデコーダ、９、10
はセレクタ、11、12は優先順位回路、13は割込要求保持
ラッチ、14は通常要求保持ラッチ、15はプロセッサ、16
はデータバス、17〜19は比較回路、20はアンドゲートを
表している。FIG. 1 is a block diagram of an embodiment of the present invention, in which CH
It shows the configuration of the part of the P CPU interface circuit that is connected to one CPU. In the figure, 4 is CP
U, 5 CHP, 6 buffer, 7 and 8 decoder, 9 and 10
Is a selector, 11 and 12 are priority circuits, 13 is an interrupt request holding latch, 14 is a normal request holding latch, 15 is a processor, 16
Is a data bus, 17 to 19 are comparison circuits, and 20 is an AND gate.
CHP5のインタフェース回路では、CPU4から送られてきた
処理要求をバッファ６に格納すると同時に、バス上のデ
ータをデコードし、この処理要求が割込み要因となるも
のであった場合には割込み処理要求保持ラッチ13を、割
込み要因とならない場合には、通常処理要求保持ラッチ
14をセットする。各CPUに対応する割込み要求保持信号
（RPT−HLD）はORをとられ、これがプロセッサ15に対す
る割込み信号（RUPT）になる。通常処理要求保持信号
（NML−HLD）と割込み処理要求保持信号（RPT−HLD）は
それぞれ優先順位回路12あるいは11に入力され、その出
力として最も高い優先順位を持つ処理要求を発行したCP
Uの番号（RPT−CPU＃,NML−CPU＃）が得られる。ここ
で、割込み処理要求が一つでも存在した場合には割込み
信号（RUPT）がONになり、プロセッサ15に割込みがかか
ると同時に、RPT−CPU＃がセレクタ９を通じてデータバ
スに出力される。割込み処理要求が存在しない場合に
は、割込み信号がOFFとなることによりNML−CPU＃がデ
ータバスに出力される。セレクタ９の出力となるCPU番
号はセレクタ10にも送られ最終的に選択された処理要求
の内容をデータバス16を介してプロセッサ15に伝える。The interface circuit of the CHP5 stores the processing request sent from the CPU4 in the buffer 6 and at the same time decodes the data on the bus. If this processing request causes an interrupt, the interrupt processing request holding latch When 13 is not an interrupt factor, the normal processing request holding latch
Set 14. The interrupt request holding signal (RPT-HLD) corresponding to each CPU is ORed, and this becomes the interrupt signal (RUPT) to the processor 15. The normal processing request hold signal (NML-HLD) and the interrupt processing request hold signal (RPT-HLD) are input to the priority circuit 12 or 11, respectively, and the CP that issued the processing request with the highest priority as its output.
The U number (RPT-CPU #, NML-CPU #) is obtained. Here, if there is at least one interrupt processing request, the interrupt signal (RUPT) is turned on, the processor 15 is interrupted, and at the same time, the RPT-CPU # is output to the data bus through the selector 9. When there is no interrupt processing request, the NML-CPU # is output to the data bus by turning off the interrupt signal. The CPU number which is the output of the selector 9 is also sent to the selector 10 and the content of the finally selected processing request is transmitted to the processor 15 via the data bus 16.
このようにして選択されたCPUからの処理要求は、CHP5
上のマイクロプログラムによって逐次処理されていく。
第２図はマイクロプログラムの処理の例を示す流れ図で
あって、（ａ）は、CPUからの割込み処理要求を扱うル
ーチンのフローチャートを示している。The processing request from the CPU selected in this way is CHP5.
Sequential processing is performed by the above micro program.
FIG. 2 is a flow chart showing an example of the processing of the microprogram, and FIG. 2A shows a flowchart of a routine for handling an interrupt processing request from the CPU.
すなわち、割込み信号（RUPT）がONになりプロセッサに
対する割込みが検出されると、第２図（ａ）に示される
割込み処理ルーチンが起動され、プロセッサは処理要求
に対応した動作を開始しようとする。しかし、システム
の状態等によっては、この割込み処理の即時実行が不可
能な場合がある。例えばTCHの場合、CHPはチャネルの状
態を調べて結果をコンディション・コードとしてCPUに
通知するが、このときチャネルがイニシャル・セレクシ
ョン中の場合コンディション・コードが確定せず、TCH
を終結させることができない。更に、イニシャル・セレ
クションはプロセッサの動作速度に比較して多大な時間
がかかり、その終了を待ち続けることは処理効率の大き
な低下を招くことになる。このような場合、プロセッサ
はインタフェース回路に対し処理延期信号（STACK−RP
T）を送出し、割込み処理ルーチンを終える。処理延期
信号がONになると割込み処理要求保持ラッチがクリアさ
れ、通常処理要求保持ラッチがセットされる。この結
果、他に割込み処理要求が存在しない場合には、割込み
信号（RUPT）がOFFになり、プロセッサは通常処理ルー
チンに戻る。他の割込み処理要求が存在する場合には、
割込み信号（RUPT）はONのままとなりプロセッサは再び
割込み処理ルーチンに入る。処理が延期されたTCHは通
常処理要求と同等に扱われ、マイクロプロゲラムの通常
処理ルーチンによって処理される。That is, when the interrupt signal (RUPT) is turned on and an interrupt to the processor is detected, the interrupt processing routine shown in FIG. 2 (a) is activated, and the processor attempts to start the operation corresponding to the processing request. However, depending on the state of the system, it may not be possible to immediately execute this interrupt processing. For example, in the case of TCH, CHP checks the channel status and notifies the CPU of the result as a condition code.At this time, if the channel is in initial selection, the condition code is not fixed and TCH
Can't be closed. Further, the initial selection takes a lot of time as compared with the operating speed of the processor, and keeping waiting for the end thereof causes a great decrease in processing efficiency. In such a case, the processor instructs the interface circuit to delay the processing (STACK-RP
T) is sent to complete the interrupt processing routine. When the processing delay signal is turned on, the interrupt processing request holding latch is cleared and the normal processing request holding latch is set. As a result, when there is no other interrupt processing request, the interrupt signal (RUPT) is turned off, and the processor returns to the normal processing routine. If there is another interrupt processing request,
The interrupt signal (RUPT) remains ON and the processor enters the interrupt processing routine again. The postponed processing of TCH is treated in the same way as the normal processing request, and is processed by the normal processing routine of the microprogram.
通常処理要求を扱うルーチンのフローチャートは第２図
（ｂ）に示すようになっている。The flowchart of the routine for handling the normal processing request is as shown in FIG.
通常処理ルーチンにおいても、優先順位回路によって選
択された処理要求がCHPにおいて実行可能かどうかが、
まず判断される。もしこの処理の実行を先送りしたい場
合には、プロセッサはインタフェース回路に対し、優先
順位変更信号（PRIORITY−CHG）を送出する。インタフ
ェース回路は、この信号を受け、今まで選択されていた
処理要求を最低の優先順位とし新たに優先順位を取り直
す。これにより、プロセッサは他の処理要求を先に実行
することが可能となる。再び選択されたTCHが、なお実
行不可能であった場合にもこのシーケンスがとられ、TC
Hの実行は更に延期される。Even in the normal processing routine, whether the processing request selected by the priority circuit can be executed in CHP is
It is judged first. If it is desired to postpone the execution of this process, the processor sends a priority order change signal (PRIORITY-CHG) to the interface circuit. Upon receiving this signal, the interface circuit sets the processing request that has been selected so far as the lowest priority and retakes the priority again. This allows the processor to execute another processing request first. This sequence is taken even if the reselected TCH is still infeasible and TC
The execution of H is postponed further.
［発明の効果］ 以上説明したように、本発明によれば、処理要求を例え
ば割込みのような優先度の高い群と通常の処理のような
優先度の低い群とに分けて保持し、優先度の高い処理要
求の群の中から優先順位の高い順に処理要求を取り出し
て処理を行ない、該優先度の高い群に属する処理要求が
なくなったとき、優先度の低い群の処理要求に係る処理
を実行するごとく構成されたデータ処理装置において、
優先度の高い処理要求が何らかの原因により実行不可能
な状態を生じたとき、他の処理に大きな影響を与えるこ
となく、その実行を延期したり、再実行したりする制御
を、僅かなハードウェアあるいはソフトウェァの追加に
よって実現できる利点がある。[Effects of the Invention] As described above, according to the present invention, processing requests are divided into a group with a high priority such as an interrupt and a group with a low priority such as normal processing, and are retained. A process request is extracted from the group of high-priority processing requests in the descending order of priority and processed, and when there are no more processing requests belonging to the high-priority group, processing related to the processing request of the low-priority group In a data processing device configured to execute
When a high-priority processing request causes an unexecutable state for some reason, it is possible to control the delay or re-execution of the processing without significantly affecting other processing by using a small amount of hardware. Alternatively, there is an advantage that can be realized by adding software.
第１図は本発明の一実施例のブロック図、第２図はマイ
クロプログラムの処理の例を示す流れ図、第３図は本発
明を適用する計算機システムの全体構成を示す図、第４
図は従来のデータ処理装置の回路構成の例を示す図であ
る。 11〜1n……演算処理装置、２……チャネル制御装置、３
……記憶装置、４……CPU、５……CHP、６……バッフ
ァ、７、８……デコーダ、９、10……セレクタ、11、12
……優先順位回路、13……割込要求保持ラッチ、14……
通常要求保持ラッチ、15……プロセッサ、16……データ
バス、17〜19……比較回路、20……アンドゲートFIG. 1 is a block diagram of an embodiment of the present invention, FIG. 2 is a flow chart showing an example of processing of a micro program, FIG. 3 is a diagram showing an overall configuration of a computer system to which the present invention is applied, and FIG.
FIG. 1 is a diagram showing an example of a circuit configuration of a conventional data processing device. 1 1 to 1n ... Arithmetic processing unit, 2 ... Channel control unit, 3
...... Memory device, 4 ... CPU, 5 ... CHP, 6 ... Buffer, 7,8 ... Decoder, 9,10 ... Selector, 11,12
...... Priority circuit, 13 ...... Interrupt request holding latch, 14 ......
Normal request holding latch, 15 ... Processor, 16 ... Data bus, 17-19 ... Comparison circuit, 20 ... AND gate
フロントページの続き (56)参考文献 特開 昭51−131229（ＪＰ，Ａ) ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃ ｏｌｓｕｒｅ Ｂｕｌｌｅｔｉｎ，Ｖｏ ｌ．26，Ｎｏ．６，Ｎｏｖ．1983，“Ｓｕ ｓｐｅｎｓｉｏｎ Ｌｏｃｋｉｎｇ ｉｎ ａ Ｍｕｌｔｉｌｅｖｅｌ Ｍｕｌｔｉ ｐｒｏｃｅｓｓｏｒ”，Ｐ．Ｊ．Ｃｕｒｒ ａｎ，Ｐ．2820Continuation of the front page (56) References JP-A-51-131229 (JP, A) IBM Technical Discolure Bulletin, Vol. 26, No. 6, Nov. 1983, "Su Spence Locking in a Multilevel Multi processor", P.P. J. Curr an, P.M. 2820
Claims (1)
群とに分けて保持し、優先度の高い処理要求の群の中か
ら優先順位の高い順に処理要求を取り出して処理を行な
い、優先度の高い群に属する処理要求がなくなったと
き、優先度の低い群の処理要求に係る処理を実行するご
とく構成されたデータ処理装置において、 優先度の高い処理要求の群の中から選択した処理要求に
係る処理が直ちに実行できない状態であるとき、その処
理要求をそれまで属していた群の優先度よりも低い優先
度を有する処理要求の群に移し、その低い優先度を有す
る群に保持する手段を設けたことを特徴とするデータ処
理装置。1. A processing request is divided into a group of high priority and a group of low priority and held, and processing requests are taken out from the group of processing requests of high priority in the order of high priority and processed. , When a processing request belonging to a group with a high priority disappears, a data processing device configured to execute processing related to a processing request with a group with a low priority selects from a group of processing requests with a high priority. When the process related to the specified processing request cannot be immediately executed, the processing request is moved to a group of processing requests having a priority lower than the priority of the group to which the processing request belongs until then, and the group having the lower priority is transferred to the group. A data processing device comprising means for holding.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62255675A JPH0752393B2 (en) | 1987-10-09 | 1987-10-09 | Data processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62255675A JPH0752393B2 (en) | 1987-10-09 | 1987-10-09 | Data processing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0198029A JPH0198029A (en) | 1989-04-17 |
| JPH0752393B2 true JPH0752393B2 (en) | 1995-06-05 |
Family
ID=17282058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62255675A Expired - Lifetime JPH0752393B2 (en) | 1987-10-09 | 1987-10-09 | Data processing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0752393B2 (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51131229A (en) * | 1975-05-12 | 1976-11-15 | Hitachi Ltd | Offering control system of electronic computer |
-
1987
- 1987-10-09 JP JP62255675A patent/JPH0752393B2/en not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| ＩＢＭＴｅｃｈｎｉｃａｌＤｉｓｃｏｌｓｕｒｅＢｕｌｌｅｔｉｎ，Ｖｏｌ．２６，Ｎｏ．６，Ｎｏｖ．１９８３，"ＳｕｓｐｅｎｓｉｏｎＬｏｃｋｉｎｇｉｎａＭｕｌｔｉｌｅｖｅｌＭｕｌｔｉｐｒｏｃｅｓｓｏｒ"，Ｐ．Ｊ．Ｃｕｒｒａｎ，Ｐ．２８２０ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0198029A (en) | 1989-04-17 |
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