JPH0738556B2 - Integrator circuit - Google Patents

Integrator circuit

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JPH0738556B2
JPH0738556B2 JP61002044A JP204486A JPH0738556B2 JP H0738556 B2 JPH0738556 B2 JP H0738556B2 JP 61002044 A JP61002044 A JP 61002044A JP 204486 A JP204486 A JP 204486A JP H0738556 B2 JPH0738556 B2 JP H0738556B2
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collector
current
capacitor
emitter
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朝光 畔柳
幸也 植木
昌則 神谷
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Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はアクティブフィルタの構成要素である積分回路
に係り、特にIC化する場合に好適なフィルタを構成する
積分回路に関する。
Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an integrator circuit which is a constituent element of an active filter, and more particularly to an integrator circuit which constitutes a filter suitable for being integrated into an IC.

〔発明の背景〕[Background of the Invention]

フィルタを含む回路をIC化する場合には、いかにしてそ
のフィルタをIC内部に取り入れ、外付け部品を少くする
かが重要な課題となる。一般にフィルタをIC化する場
合、アクティブフィルタを用いるが、 (1)抵抗値、コンデンサの容量値の精度が良くなく、
それらの積で定まるカットオフ周波数がばらついてしま
う。
When incorporating a circuit that includes a filter into an IC, how to incorporate the filter inside the IC and reduce the number of external parts is an important issue. Generally, when making a filter into an IC, an active filter is used. (1) The accuracy of the resistance value and the capacitance value of the capacitor is not good,
The cutoff frequency determined by the product of them varies.

(2)抵抗値、コンデンサの容量値をあまり大きくでき
ないので、カットオフ周波数の低いものは作りにくい。
(2) Since the resistance value and the capacitance value of the capacitor cannot be increased so much, it is difficult to make a low cutoff frequency.

などの問題点がある。There are problems such as.

なお、上記問題点を解決するこの種の装置として関連す
るものには例えば特開昭55-45224号公報、特開昭55-452
66号公報などが挙げられる。
Incidentally, as a device related to this kind of device which solves the above-mentioned problems, for example, JP-A-55-45224 and JP-A-55-452.
No. 66 publication is cited.

これらの回路において、積分回路を構成するトランジス
タの負荷用電流源として、PNPトランジスタを用いてい
る。トランジスタのベース電流をパラメータとしたコレ
クタ・エミッタ間電圧VCE対コレクタ電流IC特性を第2
図に示す。
In these circuits, a PNP transistor is used as a load current source for a transistor forming an integrating circuit. Second, the collector-emitter voltage V CE vs. collector current I C characteristics with the base current of the transistor as a parameter
Shown in the figure.

第2図においてVCEが大きくなるとICも大きくなる傾向
があり、ICが大きい程その度合は大きい。つまりトラン
ジスタのコレクタから見た出力抵抗rCが存在し(理想的
には電流源ゆえrCは無限大)、コレクタ電流ICが大きい
程、出力抵抗rCは小さくなる。IC化したトランジスタに
おいてはNPNトランジスタの出力抵抗は大きくとれる
が、PNPトランジスタの出力抵抗は小さく数百kΩ〜数
十kΩまで低下する。
When V CE increases in FIG. 2 I C also tends to increase, the degree is larger the larger the I C. That is, the output resistance r C seen from the collector of the transistor exists (ideally, r C is infinite because it is a current source), and the larger the collector current I C , the smaller the output resistance r C. In an IC transistor, the output resistance of the NPN transistor can be large, but the output resistance of the PNP transistor is small and drops to several hundred kΩ to several tens kΩ.

したがって、積分回路の負荷用電流源としてPNPトラン
ジスタを用いると理想電流源から特性がずれ、特に周波
数の低い領域で不都合を生じる。つまり出力抵抗rCと積
分容量Cの積で決まる周波数より低い領域は積分回路と
して動作しなくなる。
Therefore, when the PNP transistor is used as the load current source of the integrating circuit, the characteristics deviate from the ideal current source, and a problem occurs especially in a low frequency region. That is, the region lower than the frequency determined by the product of the output resistance r C and the integration capacitance C does not operate as an integration circuit.

〔発明の目的〕[Object of the Invention]

本発明の目的は前記問題点を除去し、IC化フィルタに適
した積分回路を提供することにある。
An object of the present invention is to eliminate the above problems and provide an integrating circuit suitable for an IC filter.

〔発明の概要〕[Outline of Invention]

本発明はフィルタを構成する積分回路において、負荷用
電流源としてカスコード接続したPNPトランジスタを用
いることにより、出力抵抗を大幅に増加させ、低周波領
域まで積分作用を行なわせ得るようにしたものである。
The present invention uses a cascode-connected PNP transistor as a load current source in an integrator circuit that constitutes a filter, thereby significantly increasing the output resistance and enabling the integration action up to a low frequency region. .

〔発明の実施例〕Example of Invention

以下、本発明の一実施例を第1図により説明する。 An embodiment of the present invention will be described below with reference to FIG.

第1図において、トランジスQ1、Q2のエミッタはそれぞ
れ接続されるとともに電流源A1に接続され、トランジス
タQ1、Q2は差動対を構成している。またトランジスタQ1
のベースは入力端子T1に接続され入力信号電圧Vinが加
えられ、トランジスタQ2のベースはバイアス電圧VB1
加えられる。さらにトランジスタQ2のコレクタにはPNP
トランジスタQ21のコレクタとともに負荷用積分コンデ
ンサCが接続され、出力端子T3として出力電圧Voutを発
生する。トランジスタQ21はさらにカスコード接続とな
り、Q21のエミッタにトランジスタQ5のコレクタが接続
され、Q21のベースはバイアス電圧VB5が加えられる。ト
ランジスタQ5のベースはトランジスタQ22のベースとコ
レクタさらにQ1のコレクタに接続され、カレントミラー
回路を構成し、トランジスタQ1のコレクタ電流とトラン
ジスタQ21のコレクタ電流をほぼ等しくしている。いま
トランジスタQ21のコレクタから見た出力抵抗をrC、電
流増幅率をhfeとすると、トランジスタQ5とQ21をカスコ
ード接続することにより、出力端子T3からQ21側を見た
インピーダンスZOはほぼ ZO=hferC で表わされる。
In FIG. 1 , the emitters of the transistors Q 1 and Q 2 are connected to each other and to the current source A 1 , and the transistors Q 1 and Q 2 form a differential pair. Also transistor Q 1
Has a base connected to the input terminal T 1 to which an input signal voltage Vin is applied, and a base of the transistor Q 2 to which a bias voltage V B1 is applied. In addition, the collector of transistor Q 2 has PNP
The load integrating capacitor C is connected together with the collector of the transistor Q 21 to generate the output voltage Vout as the output terminal T 3 . Transistor Q 21 becomes more cascode connected, the collector of the transistor Q 5 to the emitter of Q 21 is connected, based Q 21 is the bias voltage V B5 is applied. The base of the transistor Q 5 is connected to the base and collector of the transistor Q 22 and the collector of Q 1 to form a current mirror circuit, and the collector current of the transistor Q 1 and the collector current of the transistor Q 21 are made substantially equal. Now, assuming that the output resistance as seen from the collector of the transistor Q 21 is r C and the current amplification factor is hfe, by connecting the transistors Q 5 and Q 21 in cascode, the impedance Z O seen from the output terminal T 3 to the Q 21 side can be obtained. Is approximately represented by Z O = hfer C.

このことは、等価回路を用いて説明できる。第9図は第
1図のトランジスタQ21とQ5のカスコード部を表わして
いる。
This can be explained using an equivalent circuit. FIG. 9 shows the cascode section of the transistors Q 21 and Q 5 of FIG.

また交流動作における等価回路ゆえ、電源VCC、VB5は接
地とみなしている。B,E,Cはトランジスタのベース,エ
ミッタ,コレクタ端子を示す。
Further, the power supplies V CC and V B5 are considered to be ground because they are equivalent circuits in AC operation. B, E and C indicate the base, emitter and collector terminals of the transistor.

ib,hfe,rCはそれぞれベース電流、電流増幅率、コレク
タ出力抵抗を示す。
ib, hfe, and r C indicate base current, current amplification factor, and collector output resistance, respectively.

それらの添数字はトランジスタQ5,Q21をそれぞれ示す。Those subscripts indicate the transistors Q 5 and Q 21 , respectively.

トランジスタQ21のコレクタの出力インピーダンスZ
Oは、そこに流す電流iの変化に対するそこに発生する
電圧Vの変化の割合で表わされる。つまり である。以下ZOを求める。
Output impedance Z of collector of transistor Q 21
O is represented by the ratio of the change in the voltage V generated therein to the change in the current i flowing therethrough. That is Is. Below, we obtain Z O.

等価回路より、 VE=ib21・rb21 − V=VE+rc21(hfe21・ib21+i) − となり、,,から よって出力インピーダンスZO一般にIC内のトランジスタのrc,rb,rfeの値は rc:数10KΩ以上 rb:数KΩ rfe:数10 ゆえ、式は ZO≒(1+hfe21)rc21≒hfe21rc21 となる。From the equivalent circuit, V E = ib 21 · rb 21 − V = V E + rc 21 (hfe 21 · ib 21 + i) −, and from ,, Therefore, the output impedance Z O is Generally, the values of rc, rb, and rfe of the transistors in the IC are rc: several tens of KΩ or more rb: several KΩ rfe: several 10, so the formula is Z O ≈ (1 + hfe 21 ) rc 21 ≈ hfe 21 rc 21 .

したがって、積分回路の負荷電流源として、カスコード
接続したPNPトランジスタを用いることにより、出力イ
ンピーダンスをトランジスタ自身の出力抵抗のhfe倍ま
で大きくすることができる。この結果、積分回路の低周
波側動作領域もhfe倍まで増大する(Q2の出力抵抗≫Q21
の週力抵抗とした場合)。また低周波側動作領域を同じ
とすると積分コンデンサの容量値を1/hfeに小さくで
き、IC化する場合コンデンサを内蔵し易くなり好都合と
なる。
Therefore, by using a cascode-connected PNP transistor as the load current source of the integrating circuit, the output impedance can be increased up to hfe times the output resistance of the transistor itself. As a result, the low-frequency side operating region of the integrator circuit also increases to hfe times (output resistance of Q 2 >> Q 21
Of the week force resistance). Also, if the operating region on the low frequency side is the same, the capacitance value of the integrating capacitor can be reduced to 1 / hfe, which is convenient because the capacitor can be easily built in when integrated into an IC.

また、本発明の他の実施例を第3図に示す。Further, another embodiment of the present invention is shown in FIG.

第3図において、トランジスタQ1のエミッタに抵抗R1
トランジスタQ2のエミッタに抵抗R2が接続され、前記抵
抗R1、R2の他端が定電流源A1にそれぞれ接続されて、ト
ランジスタQ1、Q2は差動対を構成している。またトラン
ジスタQ1のベースは入力端子T1に接続され入力信号電圧
Vinが加えられ、トランジスタQ2のベースはバイアス電
圧VB1が加えられる。さらにトランジスタQ2のコレクタ
電流はQ2のコレクタにそれぞれエミッタが接続された差
動対トランジスタQ3、Q4により分流される。トランジス
タQ3のベースはバイアス電圧VB2が加えられ、トランジ
スタQ4のベースは制御端子T2に接続され、前記分流の程
度を加減する制御電圧VcがT3に加えられる。またトラン
ジスタQ4のコレクタはトランジスタQ21のコレクタに接
続されるとともに、他端が接地された負荷用コンデンサ
Cにも接続される。さらに前記コレクタは出力端子T3
も接続され、出力電圧Voutを生じる。トランジスタQ21
のベースはバイアス電圧VB5に接続され、エミッタはト
ランジスタQ5のコレクタに接続され、カスコード接続と
なっている。トランジスタQ5のベースはトランジスタQ6
ベース、コレクタに接続され、カレントミラー動作を
し、トランジスタQ6のコレクタ電流とほぼ等しい電流が
トランジスタQ5のコレクタに流れ、さらにトランジスタ
Q21のコレクタにほぼ定電流として流れる。
In Figure 3, the resistor R 1 to the emitter of transistor Q 1,
A resistor R 2 is connected to the emitter of the transistor Q 2, the other ends of the resistors R 1 and R 2 are connected to a constant current source A 1 , respectively, and the transistors Q 1 and Q 2 form a differential pair. . The base of the transistor Q 1 is connected to the input terminal T 1 and the input signal voltage
Vin is added, and the bias voltage V B1 is applied to the base of the transistor Q 2 . Further, the collector current of the transistor Q 2 is shunted by the differential pair transistors Q 3 and Q 4 whose emitters are connected to the collector of Q 2 , respectively. A base of the transistor Q 3 is applied with a bias voltage V B2 , a base of the transistor Q 4 is connected to a control terminal T 2 , and a control voltage Vc for adjusting the degree of the shunt is applied to T 3 . The collector of the transistor Q 4 is connected to the collector of the transistor Q 21 and also connected to the load capacitor C whose other end is grounded. Furthermore, the collector is also connected to the output terminal T 3 and produces an output voltage Vout. Transistor Q 21
The base of is connected to the bias voltage V B5 , and the emitter is connected to the collector of the transistor Q 5 , forming a cascode connection. The base of transistor Q 5 is transistor Q 6
It is connected to the base and collector, and operates as a current mirror, and a current almost equal to the collector current of the transistor Q 6 flows to the collector of the transistor Q 5
Almost constant current flows in the collector of Q 21 .

一方トランジスタQ7、Q8のそれぞれのエミッタは接続さ
れるとともに、定電流源A2に接続されている。定電流源
A2の電流値は前記定電流源A1の電流IOの1/2のIO/2の値
としている。またトランジスタQ7、Q8のベースはそれぞ
れ前記トランジスタQ3、Q4のベースに接続され、同様の
電流の分流作用をしている。したがってトランジスタQ4
のコレクタ電流とQ8のコレクタ電流、Q6のコレクタ電
流、Q5のコレクタ電流はそれぞれほぼ等しくしてある。
On the other hand, the respective emitters of the transistors Q 7 and Q 8 are connected and also connected to the constant current source A 2 . Constant current source
The current value of A 2 is a value of I O / 2 which is 1/2 of the current I O of the constant current source A 1 . The bases of the transistors Q 7 and Q 8 are connected to the bases of the transistors Q 3 and Q 4 , respectively, and have the same current shunt function. Therefore transistor Q 4
Collector current and the collector current of Q 8 of the collector current of Q 6, the collector current of Q 5 is are substantially equal to each other.

このような構成においても前記効果は失われるものでな
いことは明白であり、さらに高周特性が良好となり、積
分利得調節機能が追加されるので以下に説明する。
It is obvious that the above effect is not lost even in such a configuration, the high frequency characteristic is further improved, and the integral gain adjusting function is added, which will be described below.

端子T1の入力電圧をVin、端子T3の出力電圧をVout、入
力電圧によってトランジスタQ4のコレクタに流れる交流
電流をiS、トランジスタQ3、Q4による電流iSの分流比
(Q4のコレクタに流れる割合)をk、トランジスタQ1
Q2のエミッタ抵抗をreとすると が成立し、isがコンデンサCに流れることにより、出力
電圧Voutを得る。信号の角周波数をwとすると、 となり、(1)、(2)式からこの回路の伝達関数H
3(s)を求めると、 となり、利得がK/C−(R1+R2+2re)で表わされる積分
回路であることを示している。またエミッタ抵抗reはエ
ミッタ電流IEにより定まり、 k:ボルツマン定数 T:絶対温度 q:電子の電荷 で表わされ、常温でエミッタ電流100μAにおいてre=2
60Ωである。
The input voltage of the terminal T 1 Vin, Vout the output voltage of the terminal T 3, an alternating current by the input voltage flows to the collector of the transistor Q 4 i S, shunt ratio of the current i S by the transistor Q 3, Q 4 (Q 4 Of the current flowing in the collector of the transistor k), the transistor Q 1 ,
If the emitter resistance of Q 2 is re Is established and is flows into the capacitor C, so that the output voltage Vout is obtained. If the angular frequency of the signal is w, Then, from equations (1) and (2), the transfer function H of this circuit is
When 3 (s) is calculated, Therefore, the gain is K / C- (R 1 + R 2 + 2re). Also, the emitter resistance re is determined by the emitter current I E , k: Boltzmann's constant T: Absolute temperature q: Represented by electron charge, re = 2 at room temperature with an emitter current of 100 μA
It is 60Ω.

一般にトランジスタの高周波性能を示す指数であるトラ
ンジション周波数fTはエミッタ電流により第4図に示す
ような変化をする。高周波性能を良くするにはエミッタ
電流を大きくしてfTが大きくとれる領域で使用すべきで
ある。
Generally, the transition frequency f T, which is an index showing the high frequency performance of a transistor, changes as shown in FIG. 4 depending on the emitter current. In order to improve the high frequency performance, the emitter current should be increased and used in the region where f T can be large.

もし積分利得をエミッタ抗reにより定まるようにする
と、前記した高周波性能を良くした状態でトランジスタ
を使用する条件と一致せず不都合な場合が生じる。そこ
で本実施例では抵抗R1、R2および分流比Kを導入し、ト
ランジスタは常にfTが大きくなるエミッタ電流で動作さ
せ、積分利得は抵抗R1、R2および分流比Kにより定める
ようにしてある。さらに抵抗R1、R2を等しくREとし、エ
ミッタ抵抗reに比べて充分大きくすると、 (3)式はほぼ で表わされる。
If the integral gain is determined by the emitter resistance, it may be inconvenient because it does not match the condition of using the transistor with the high frequency performance improved. Therefore, in this embodiment, the resistors R 1 and R 2 and the shunt ratio K are introduced so that the transistor is operated by the emitter current which always increases f T , and the integral gain is determined by the resistors R 1 and R 2 and the shunt ratio K. There is. Furthermore, if the resistors R 1 and R 2 are made equal to R E and are made sufficiently larger than the emitter resistance re, then equation (3) becomes approximately It is represented by.

またIC化したコンデンサ容量Cおよび抵抗REの値がばら
ついて、積分利得が変化した場合、制御端子T2の制御電
圧VCを制御することによりトランジスタQ4のコレクタを
流れる信号電流の分流比Kを制御し、所望の積分利得と
することができる。また抵抗REを用いることで入力ダイ
ナミックレンジを拡大でき、歪、雑音特性を良好にする
ことができる。
Further, when the integrated capacitor changes in the values of the capacitor capacitance C and the resistance R E and the integral gain changes, the shunt ratio of the signal current flowing through the collector of the transistor Q 4 is controlled by controlling the control voltage V C of the control terminal T 2. It is possible to control K to obtain a desired integral gain. Further, by using the resistor R E , the input dynamic range can be expanded and the distortion and noise characteristics can be improved.

第5図に本発明の他の実施例を示す。第5図において、
第3図と同じ構成については同じ符号を付してある。ト
ランジスタQ10、Q11、Q12、Q13定電流源A3は直流レベル
シフト形のエミッタフォロワーを構成している。コンデ
ンサCの積分出力はトランジスタQ10のベースに加えら
れ、エミッタから端子T4を経て出力電圧Voutとして取り
出される。また一方、トランジスタQ11、Q12、Q13を経
てトランジスタQ2のベースにも加えられ、負帰還ループ
を構成する。
FIG. 5 shows another embodiment of the present invention. In FIG.
The same components as those in FIG. 3 are designated by the same reference numerals. The transistors Q 10 , Q 11 , Q 12 , and Q 13 constant current source A 3 constitute a DC level shift type emitter follower. The integrated output of the capacitor C is applied to the base of the transistor Q 10 , and is taken out from the emitter via the terminal T 4 as the output voltage Vout. On the other hand, it is also added to the base of the transistor Q 2 via the transistors Q 11 , Q 12 , and Q 13 to form a negative feedback loop.

したがって第5図の伝達関数H5(s)は、 となり、カットオフ周波数wCである低域通過フィルタとなる。Therefore, the transfer function H 5 (s) of FIG. And the cutoff frequency w C becomes Is a low-pass filter.

そしてこの場合、コンデンサCおよび抵抗REのばさつき
は分流比Kの制御により、正確に設定できる。また、コ
ンデンサCおよび抵抗REの値が小さくても、分流比Kを
小さくすることにより、カットオフ周波数wCを低くでき
るので、カットオフ周波数の比較的低いフィルタでもコ
ンデンサCおよび抵抗をICに内蔵できるので、IC化の効
果は大きくなる。
Then, in this case, the flapping of the capacitor C and the resistance R E can be accurately set by controlling the diversion ratio K. Further, even if the values of the capacitor C and the resistance R E are small, the cutoff frequency w C can be lowered by reducing the shunt ratio K. Therefore, even if the filter having a relatively low cutoff frequency is used, the capacitor C and the resistance can be changed to the IC. Since it can be built in, the effect of making it IC becomes large.

また第6図に本発明の積分回路を高域通過フィルタとし
たさらに別の実施例を示す。第6図において第3図、第
5図と同じ構成には同じ符号を付してある。入力電圧Vi
nは端子T5を経て、負荷コンデンサCに加えられる。コ
ンデンサCの他端はトランジスタQ4のコレクタに接続さ
れている。トランジスタQ1のベースはバイアス電圧VB3
に接続されている。したがって、第6図の伝達関数H
6(s)は で表わされ、高域通過フィルタを示している。第5図の
実施例と同様の効果が得られることは明白である。
FIG. 6 shows still another embodiment in which the integrating circuit of the present invention is a high pass filter. In FIG. 6, the same components as those in FIGS. 3 and 5 are designated by the same reference numerals. Input voltage Vi
n is applied to the load capacitor C via terminal T 5 . The other end of the capacitor C is connected to the collector of the transistor Q 4 . The base of transistor Q 1 is bias voltage V B3
It is connected to the. Therefore, the transfer function H of FIG.
6 (s) is , Which represents a high-pass filter. It is obvious that the same effect as the embodiment of FIG. 5 can be obtained.

さらに一般的な積分回路の応用として、第7図を示す双
二次形フィルタがある。第7図において、G1、G2は積分
回路で、積分利得はそれぞれ、G1、G2である。またG3
G4、G5はそれぞれ入力電圧Vinの大きさを定める定数
c、b、aを与える係数回路を示す。入力電圧Vinは端
子T6に加えられ、出力電圧Voutは端子T7に現わされる。
第7図の回路の伝達関数H7(s)は で表わされ、a、b、cの値により低域通過、高域通
過、帯域通過などの各種フィルタを構成することができ
る。
A more general application of the integrating circuit is a biquad filter shown in FIG. In FIG. 7, G 1 and G 2 are integrating circuits, and the integrating gains are G 1 and G 2 , respectively. Also G 3 ,
G 4 and G 5 represent coefficient circuits that give constants c, b, and a that determine the magnitude of the input voltage Vin, respectively. The input voltage Vin is applied to the terminal T 6 and the output voltage Vout is applied to the terminal T 7 .
The transfer function H 7 (s) of the circuit of FIG. 7 is The various filters for low pass, high pass, band pass, etc. can be configured by the values of a, b, and c.

第8図に第7図における係数a、b、cをそれぞれa=
0、b=0、c=1とした低域通過フィルタを構成する
本発明の実施例を示す。第8図において、第7図の積分
回路G1に相当する回路のトランジスタは100番代、G2
相当するトランジスタは200番代の符号を付し、2桁代
までは第3図の構成と同じものは同じ符号とした。また
分流比を制御する制御電圧VCおよびカスコード用バイア
ス電圧VB5は両積分回路とも共通とし、等しい分流比K
としてある。したがって第8図の回路の伝達関数H
8(s)は(9)式から となり、2次の低域通過特性を示す。
FIG. 8 shows the coefficients a, b, and c in FIG. 7 as a =
An embodiment of the present invention that constitutes a low-pass filter with 0, b = 0, and c = 1 will be shown. In FIG. 8, the transistors in the circuit corresponding to the integrating circuit G 1 in FIG. 7 are numbered in the 100s, and the transistors in G 2 are numbered in the 200s. The same symbols as those in have the same symbols. The control voltage V C for controlling the diversion ratio and the cascode bias voltage V B5 are common to both integration circuits, and the diversion ratio K is equal.
There is. Therefore, the transfer function H of the circuit of FIG.
8 (s) is from equation (9) And shows a second-order low-pass characteristic.

ここでR101=R102=RE1,R201=R202=RE2とした。また
トランジスタQ9はカレントミラー動作をより正確にする
ためのベース電流補償トランジスタである。なお第8図
の実施例においても本発明の効果は前記実施例と同じで
あることは明白である。
Here, R 101 = R 102 = R E1 and R 201 = R 202 = R E2 . Further, the transistor Q 9 is a base current compensation transistor for making the current mirror operation more accurate. It is obvious that the effect of the present invention is the same as that in the embodiment shown in FIG.

上記実施例はPNP負荷トランジスタ側をカスコードにし
て出力インピーダンスを大きくしているが、差動対を構
成するNPN側トランジスタをカスコードにしても同様の
効果が得られることは明白である。
In the above embodiment, the output impedance is increased by using the PNP load transistor side as the cascode, but it is clear that the same effect can be obtained by using the NPN side transistor forming the differential pair as the cascode.

〔発明の効果〕〔The invention's effect〕

本発明によれば、積分回路の負荷電流源のインピーダン
スを大きくとれるので、積分回路の低周波側動作領域を
広くすることができる。また動作領域を同じとすると積
分コンデンサの容量値を小さくでき、IC化する場合に好
都合となる。
According to the present invention, since the impedance of the load current source of the integrating circuit can be made large, the low frequency side operating region of the integrating circuit can be widened. Also, if the operating regions are the same, the capacitance value of the integrating capacitor can be reduced, which is convenient when integrated into an IC.

【図面の簡単な説明】[Brief description of drawings]

第1図は本発明の一実施例を示す回路図、第2図はトラ
ンジスタの静特性を示すグラフ、第3図は他の実施例を
示す回路図、第4図はトランジション周波数fTとエミッ
タ電流の関係を示すグラフ、第5図はさらに別の実施例
を示す回路図、第6図はまた別の実施例を示す回路図、
第7図は一般的な双二次フィルタを示すブロック図、第
8図は本発明のもう1つ別の実施例を示す回路図、第9
図は第1図のカスコード部を説明する図である。 T1……入力端子、T3……出力端子、Q5、Q21……負荷ト
ランジスタ。
1 is a circuit diagram showing an embodiment of the present invention, FIG. 2 is a graph showing static characteristics of a transistor, FIG. 3 is a circuit diagram showing another embodiment, and FIG. 4 is a transition frequency f T and an emitter. FIG. 5 is a graph showing a relation of electric currents, FIG. 5 is a circuit diagram showing still another embodiment, and FIG. 6 is a circuit diagram showing another embodiment.
FIG. 7 is a block diagram showing a general biquad filter, FIG. 8 is a circuit diagram showing another embodiment of the present invention, and FIG.
The figure is a view for explaining the cascode section in FIG. T 1 …… Input terminal, T 3 …… Output terminal, Q 5 , Q 21 …… Load transistor.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 神谷 昌則 岐阜県美濃加茂市加茂野町471番地 株式 会社日立製作所岐阜工場内 (56)参考文献 特開 昭55−45224(JP,A) 特開 昭55−45266(JP,A) 実開 昭61−9922(JP,U) ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Masanori Kamiya 471 Kamono-cho, Minokamo City, Gifu Prefecture Gifu Factory, Hitachi Ltd. (56) References JP-A-55-45224 (JP, A) JP-A-SHO 55-45266 (JP, A) Actually opened 61-9222 (JP, U)

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】差動対を構成する第1および第2のトラン
ジスタと、前記第2のトランジスタのコレクタとコレク
タが接続され、ベースがバイアス電圧に接続された第3
のトランジスタと、定電流回路を構成しコレクタが前記
第3のトランジスタのエミッタに接続された第4のトラ
ンジスタと、前記第2のトランジスタのコレクタに接続
された負荷コンデンサと、から成り、前記差動対を介し
て入力される信号電圧の積分出力を前記コンデンサの端
子電圧として得るようにしたことを特徴とする積分回
路。
1. A first and a second transistor forming a differential pair, a collector and a collector of the second transistor are connected, and a base is connected to a bias voltage.
And a load capacitor connected to the collector of the second transistor, and a fourth capacitor having a collector connected to the emitter of the third transistor and a load capacitor connected to the collector of the second transistor. An integrating circuit, wherein an integrated output of a signal voltage input via a pair is obtained as a terminal voltage of the capacitor.
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