JPH0736570A - Integrated circuit chip mounting structure - Google Patents
Integrated circuit chip mounting structureInfo
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- JPH0736570A JPH0736570A JP5198949A JP19894993A JPH0736570A JP H0736570 A JPH0736570 A JP H0736570A JP 5198949 A JP5198949 A JP 5198949A JP 19894993 A JP19894993 A JP 19894993A JP H0736570 A JPH0736570 A JP H0736570A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、電子計算機を構成する
ための集積回路チップ実装構造に係り、特に、複数の命
令プロセッサを有する並列型の大型電子計算機などの実
装に好適な集積回路チップ実装構造に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an integrated circuit chip mounting structure for constructing an electronic computer, and more particularly to an integrated circuit chip mounting suitable for mounting a parallel type large-scale electronic computer having a plurality of instruction processors. It is about structure.
【0002】[0002]
【従来の技術】最近の電子計算機では、処理性能向上の
ため、1台のシステム制御装置に複数台の命令プロセッ
サを接続し各命令プロセッサが協調して情報処理を行な
う、いわゆる並列計算機構成が広く採用されている。こ
の並列計算機システムでは、システム制御装置と命令プ
ロセッサとの間の信号伝送をいかに高速にかつ低コスト
で行なうかが、計算機システムの性能を向上させる鍵と
なる。◆従来のマルチプロセッサ方式の大型並列計算機
は、図11のブロック図に示すように、命令プロセッサ
15a〜15d、システム制御装置16、主記憶装置1
7から構成されており、その実装構造は図6に示すよう
になっている。◆すなわち、命令プロセッサ15a〜1
5dやシステム制御装置16は、通常はセラミックモジ
ュール基板からなる複数個の従基板21、22上に搭載
された数10から数100の集積回路チップ群3、4か
ら構成され、各命令プロセッサ15a〜15dからの信
号は、ケーブルコネクタ5とケーブル6を介してシステ
ム制御装置16と接続されている。また、主記憶装置1
7もケーブルコネクタ5とケーブル6を介してシステム
制御装置16と接続されている。◆一方、マイクロプロ
セッサやワークステーションなどの小型の計算機装置で
は、各命令プロセッサとシステム制御装置はバスで接続
され、これらの装置間は時分割で信号を伝送している。2. Description of the Related Art In recent electronic computers, in order to improve processing performance, a so-called parallel computer configuration is widely used in which a plurality of instruction processors are connected to one system controller and each instruction processor cooperates to perform information processing. Has been adopted. In this parallel computer system, how to perform signal transmission between the system controller and the instruction processor at high speed and at low cost is a key to improve the performance of the computer system. As shown in the block diagram of FIG. 11, the conventional multiprocessor type large-scale parallel computer has instruction processors 15a to 15d, a system controller 16, and a main memory 1.
7 and its mounting structure is as shown in FIG. ◆ That is, the instruction processors 15a to 1
5d and the system controller 16 are composed of several tens to several hundreds of integrated circuit chip groups 3 and 4 mounted on a plurality of sub boards 21 and 22 which are usually ceramic module boards, and each of the instruction processors 15a to 15a. The signal from 15d is connected to the system controller 16 via the cable connector 5 and the cable 6. In addition, the main storage device 1
7 is also connected to the system controller 16 via the cable connector 5 and the cable 6. On the other hand, in small computer devices such as microprocessors and workstations, each instruction processor and system control device are connected by a bus, and signals are transmitted in a time division manner between these devices.
【0003】[0003]
【発明が解決しようとする課題】従来の大型の並列計算
機では、各命令プロセッサからの信号はバスなどを介さ
ず直接システム制御装置に接続されており、これにより
複数の命令プロセッサに対するシステム制御装置の応答
性を高めている。システム制御装置には、1台または複
数台の命令プロセッサが接続されるので、1台の命令プ
ロセッサの入出力信号数に命令プロセッサの接続台数を
乗じた数の信号入出力端子が必要となる。◆従来の大型
の並列計算機における代表例では、1台の命令プロセッ
サに必要な入出力信号数、すなわち論理信号の本数は約
1000本である。従って、1台のシステム制御装置に
8台の命令プロセッサが接続されるとすると、システム
制御装置には約8000本の信号入出力端子が必要とな
る。◆また、計算機システムとして正常な動作を行なう
ためには、システム制御装置や命令プロセッサの他に、
主記憶装置や入出力制御装置が必要となるので、システ
ム制御装置には、これらの装置との信号授受を行なう信
号端子も必要となり、総計約10000本の信号を取り
扱う必要がある。◆これを図6の従来例で見てみると、
命令プロセッサ15a〜15dではケーブルコネクタ5
が1式でよいのに対して、システム制御装置16ではケ
ーブルコネクタが5式必要となり、それだけ装置の占有
面積が増加している点に現れている。◆ここで、集積回
路チップの高集積化が進み、従来の従基板1枚程度で命
令プロセッサが実現可能な状況を考えると、上述の課題
は一層顕著になってくる。図12のブロック図および図
7にこの状況を示す。◆図7において、集積回路チップ
3の高集積化により命令プロセッサ15a〜15dは従
基板2が各1枚で実現されており、その実装面積も低減
できている。しかし、システム制御装置16は、必要な
集積回路チップ4の数量は命令プロセッサ15a〜15
dとほぼ同等であるにもかかわらず、従基板23裏面か
らの入出力ピン取り出しがネックとなり、特別に巨大な
従基板23を必要としている。◆つまり、必要な集積回
路チップの数量が命令プロセッサ15a〜15dとシス
テム制御装置16でほぼ同等であることから、同一の実
装系を適用できれば、製造コストや作業性の点で非常に
効率がよいにもかかわらず、現実には、両者の入出力信
号数が大幅に異なるため、システム制御装置として特別
な実装系が必要になってきてしまう。In the conventional large-scale parallel computer, the signals from each instruction processor are directly connected to the system controller without passing through a bus or the like, which allows the system controller for a plurality of instruction processors to operate. Responsiveness is enhanced. Since one or a plurality of instruction processors are connected to the system control device, the number of signal input / output terminals obtained by multiplying the number of input / output signals of one instruction processor by the number of connected instruction processors is required. In a typical example of a conventional large-scale parallel computer, the number of input / output signals required for one instruction processor, that is, the number of logic signals is about 1000. Therefore, if eight instruction processors are connected to one system controller, the system controller requires about 8000 signal input / output terminals. ◆ In addition, in order to operate normally as a computer system, in addition to the system controller and instruction processor,
Since the main storage device and the input / output control device are required, the system control device also needs signal terminals for exchanging signals with these devices, and it is necessary to handle a total of about 10,000 signals. ◆ Looking at this in the conventional example of FIG. 6,
In the instruction processors 15a to 15d, the cable connector 5
However, the system control device 16 requires five sets of cable connectors, and the occupied area of the device is increased accordingly. Here, considering the situation that the integrated circuit chip is highly integrated and the instruction processor can be realized with only one conventional sub-board, the above-mentioned problem becomes more remarkable. This situation is shown in the block diagram of FIG. 12 and FIG. In FIG. 7, due to the high integration of the integrated circuit chip 3, each of the instruction processors 15a to 15d is realized by one sub-board 2, and its mounting area can be reduced. However, the system controller 16 determines that the required number of integrated circuit chips 4 is equal to the instruction processors 15a to 15a.
Although it is almost equal to d, taking out the input / output pins from the back surface of the slave substrate 23 becomes a bottleneck, and the extra huge slave substrate 23 is required. That is, since the required number of integrated circuit chips is almost the same in the instruction processors 15a to 15d and the system control device 16, if the same mounting system can be applied, it is very efficient in terms of manufacturing cost and workability. Nevertheless, in reality, since the numbers of input and output signals of both are significantly different, a special mounting system is required as a system control device.
【0004】一方で、マイクロプロセッサやワークステ
ーションなどの小型計算機の分野では、システム制御装
置と命令プロセッサ、主記憶装置、入出力制御装置など
の接続に、バスを用いて時分割で信号を伝送することに
より、システム制御装置の入出力信号数ひいては入出力
信号ピン数の増加を防いでいる。マイクロプロセッサや
ワークステーションなどのように、性能に比べて価格を
一層重視する場合は、このようなバスを用いた時分割伝
送が、システム制御装置のピン数を低減するためには非
常に効率のよい方法である。◆しかし、大型の並列計算
機のように、実装系が許容できる最大限の速度で信号を
伝送し高性能化を図る場合では、バス構成は性能の劣化
を招き、システム全体の性能向上の隘路となる。On the other hand, in the field of small computers such as microprocessors and workstations, signals are transmitted in a time division manner using a bus for connection between a system control unit, an instruction processor, a main storage unit, an input / output control unit and the like. This prevents an increase in the number of input / output signals of the system control device and thus the number of input / output signal pins. When price is more important than performance, such as microprocessors and workstations, time-division transmission using such a bus is extremely efficient for reducing the pin count of the system controller. It's a good way. ◆ However, in the case of high performance by transmitting signals at the maximum speed that the mounting system can tolerate, like a large parallel computer, the bus configuration causes performance degradation and is a bottleneck for improving overall system performance. Become.
【0005】本発明の目的は、計算機システムの性能を
劣化させることなく、また、システムの保守性や信頼性
を犠牲にすることなく、システム制御装置に多数の命令
プロセッサを接続可能な集積回路チップ実装構造を提供
し、それを特徴とする計算機装置を実現させることにあ
る。An object of the present invention is to provide an integrated circuit chip capable of connecting a large number of instruction processors to a system controller without degrading the performance of the computer system and without sacrificing the maintainability and reliability of the system. It is to provide a mounting structure and realize a computer device characterized by the mounting structure.
【0006】[0006]
【課題を解決するための手段】上記目的を達成するた
め、システム制御装置と複数の命令プロセッサを備える
並列計算機の集積回路チップの実装において、主基板上
にシステム制御装置を構成する集積回路チップ群を搭載
し、複数の従基板のそれぞれに前記各命令プロセッサを
構成する集積回路チップ群を搭載し、従基板1枚で命令
プロセッサを構成し、該命令プロセッサが構成された複
数の従基板を主基板上に搭載し、1枚の主基板上に前記
並列計算機が構成されるようにしている。◆また、従基
板下面に主基板と従基板を接続するための入出力ピンを
設け、かつ主基板内のスルーホールの配置ピッチが従基
板下面に設けられた入出力ピンの配置ピッチよりも小さ
くなるようにしている。◆また、主基板上に並列計算機
のキャッシュメモリ装置を構成する集積回路チップを搭
載するようにしている。◆また、主基板上に並列計算機
の主記憶装置を構成する従基板を1枚以上搭載するよう
にしている。◆また、主基板に供給する電源を主基板上
のシステム制御装置を構成する集積回路チップ群が搭載
された領域と命令プロセッサが構成された各従基板が搭
載された各領域に電源バスを介して外部から供給するよ
うにし、主基板が動作中に、従基板への電源供給を停止
することが可能なようにしている。◆さらに、主基板が
動作中に電源供給を停止された従基板を主基板から挿抜
可能に構成している。To achieve the above object, in mounting an integrated circuit chip of a parallel computer having a system controller and a plurality of instruction processors, an integrated circuit chip group constituting the system controller on a main board. A plurality of slave boards, each of which is equipped with an integrated circuit chip group that constitutes each instruction processor, and one slave board constitutes an instruction processor. The parallel computer is mounted on a board so that the parallel computer is constructed on one main board. ◆ Also, I / O pins for connecting the main board and the sub board are provided on the lower surface of the sub board, and the pitch of the through holes in the main board is smaller than the pitch of the I / O pins provided on the bottom surface of the sub board. I am trying to become. ◆ In addition, an integrated circuit chip that constitutes a cache memory device of a parallel computer is mounted on the main board. ◆ In addition, one or more slave boards that constitute the main memory of the parallel computer are mounted on the main board. ◆ Also, the power supplied to the main board is supplied to the area on the main board where the integrated circuit chips that form the system control device are mounted and the area where each slave board on which the instruction processor is mounted is mounted via the power bus. Power is supplied from the outside so that the power supply to the slave substrate can be stopped while the main substrate is operating. ◆ Furthermore, the sub board, whose power supply is stopped while the main board is operating, can be inserted and removed from the main board.
【0007】[0007]
【作用】第1に、入出力ピン数の多いシステム制御装置
を裏面からのピン取り出しの必要のない主基板上に実装
するので、ピン取り出しのためだけに必要以上に大きな
システム制御装置用の従基板を作成する必要がない。◆
第2に、命令プロセッサを構成する従基板を、システム
制御装置を構成する主基板上に直接実装するので、命令
プロセッサとシステム制御装置を接続するためのケーブ
ルおよびケーブルコネクタが必要なくなり、実装面積が
低減できる。◆第3に、システム制御装置を構成する主
基板において、集積回路チップ相互の信号接続を行なう
スルーホールのピッチが、従来の従基板裏面の入出力ピ
ンの配置ピッチよりも小さくしているので、システム制
御装置を構成する集積回路チップの実装面積を、従基板
上に実装した場合に比べて低減することができ、より実
装密度が向上する。◆第4に、複数の命令プロセッサか
ら1台の主記憶装置へアクセスが集中した場合、キャッ
シュメモリを用いてアクセス時間を改善する方式が存在
するが、この場合、キャッシュメモリと主記憶装置の制
御はシステム制御装置により行なわれるので、主基板上
にシステム制御装置とキャッシュメモリを同時に搭載す
ることにより、システム制御装置からキャッシュメモリ
へのアクセス時間を短縮し、システム全体の制御性を向
上することができる。◆第5に、システム制御装置を構
成する主基板上に、命令プロセッサを構成する従基板
と、主記憶装置を構成する従基板を同時に搭載すること
により、システム制御装置から見て命令プロセッサと主
記憶装置が同等の距離に見えることになる。これによ
り、複数の命令プロセッサから1台の主記憶装置へアク
セスが集中した場合などに、キャッシュメモリが無くて
も高速処理が可能となり、システムの必要チップ数を減
らし、コストの低減および信頼性の向上を図ることがで
きる。◆第6に、主基板が動作中に、上述の任意の従基
板への電源供給を停止可能とすることができ、なんらか
の故障で動作が不良となった命令プロセッサを停止さ
せ、無駄な電力を節約することができる。◆第7に、主
基板が動作中に、電源供給を停止した従基板を主基板か
ら挿抜可能とすることができ、なんらかの故障で動作が
不良となった命令プロセッサを、システム全体を停止さ
せることなく、良好なものに交換することが可能とな
る。First, since the system controller having a large number of input / output pins is mounted on the main board which does not need to take out the pins from the back side, the subsystem for the system controller which is larger than necessary only for taking out the pins is provided. There is no need to make a board. ◆
Secondly, since the slave board forming the instruction processor is directly mounted on the main board forming the system controller, a cable and a cable connector for connecting the instruction processor and the system controller are not required, and the mounting area is reduced. It can be reduced. ◆ Thirdly, in the main board constituting the system controller, the pitch of through holes for connecting signals to the integrated circuit chips is made smaller than the arrangement pitch of the input / output pins on the back surface of the conventional slave board. The mounting area of the integrated circuit chip constituting the system control device can be reduced as compared with the case where the integrated circuit chip is mounted on the slave substrate, and the mounting density is further improved. Fourth, there is a method of improving the access time by using a cache memory when access is concentrated from a plurality of instruction processors to one main memory, but in this case, control of the cache memory and the main memory is performed. Is performed by the system controller, so by mounting the system controller and the cache memory on the main board at the same time, it is possible to shorten the access time from the system controller to the cache memory and improve the controllability of the entire system. it can. Fifth, the instruction processor and the main processor are seen from the system controller by simultaneously mounting the slave board constituting the instruction processor and the slave board constituting the main memory device on the main board constituting the system controller. The storage devices will appear to be at the same distance. This enables high-speed processing without a cache memory, such as when a plurality of instruction processors concentrate access to a single main storage device, reduces the number of chips required in the system, reduces costs, and improves reliability. It is possible to improve. ◆ Sixth, while the main board is in operation, it is possible to stop the power supply to any of the above-mentioned sub boards, and stop the instruction processor that has malfunctioned due to some failure, thus wasting power. You can save. ◆ Seventh, while the main board is in operation, the sub board whose power supply has been stopped can be inserted into and removed from the main board, and the instruction processor, which has malfunctioned due to some failure, stops the entire system. Instead, it becomes possible to replace it with a good one.
【0008】[0008]
【実施例】図1は本発明の第1の実施例を示す斜視図で
あり、図8は図1の構成をブロック化して示した図であ
る。◆並列計算機の中央処理装置100は、従基板2を
搭載した主基板1からなり、4枚の従基板2の夫々の上
には各1台の命令プロセッサ(15a〜15d)を構成
する集積回路チップ群3が、主基板1上にはシステム制
御装置16を構成する集積回路チップ群4が実装されて
いる。さらに、主基板1上には、主記憶装置17とシス
テム制御装置16を接続するケーブル6を接合するため
のケーブルコネクタ5が実装されている。◆ここで、主
基板1はプリント配線基板技術を用いて、従基板2はセ
ラミックモジュール基板技術を用いて製造することが可
能である。ここで、従基板2の裏面の入出力ピン(図示
せず)のピッチ約2mmに対し、主基板のスルーホール
ピッチは約1。3mmであり、従来の従基板上にシステ
ム制御装置を実装する場合に比べて、集積回路チップ4
の搭載ピッチが低減できている。また、主基板1と従基
板2の接続には、従来の大型並列計算機の実装系で用い
られている面接続型のコネクタ13を適用することが可
能である。1 is a perspective view showing a first embodiment of the present invention, and FIG. 8 is a block diagram showing the structure of FIG. A central processing unit 100 of a parallel computer is composed of a main board 1 on which a sub board 2 is mounted, and an integrated circuit constituting one instruction processor (15a to 15d) on each of the four sub boards 2. The chip group 3 is mounted on the main board 1 and the integrated circuit chip group 4 constituting the system control device 16 is mounted. Further, on the main board 1, a cable connector 5 for joining a cable 6 that connects the main storage device 17 and the system control device 16 is mounted. Here, the main substrate 1 can be manufactured by using the printed wiring board technology, and the slave substrate 2 can be manufactured by using the ceramic module board technology. Here, the pitch of the input / output pins (not shown) on the back surface of the slave board 2 is about 2 mm, and the through-hole pitch of the main board is about 1.3 mm, and the system controller is mounted on the conventional slave board. Compared to the case, integrated circuit chip 4
The mounting pitch of can be reduced. Further, for connection between the main board 1 and the slave board 2, it is possible to apply the surface connection type connector 13 used in the mounting system of the conventional large-scale parallel computer.
【0009】第1の実施例では、システム制御装置16
を構成する集積回路チップ群4と命令プロセッサ15a
〜15dを実装した各従基板2との間の信号接続を、主
基板1内の微細な配線を用いて行なうので、従来のよう
に多量の信号ケーブルを引き回す必要がなく、この点か
らも、より多数の命令プロセッサをシステム制御装置に
接続することが可能となる。◆なお、本実施例では命令
プロセッサ数が4台の場合を例に取り説明を行なった
が、本発明は命令プロセッサの台数に制限されるもので
はなく、以下の他の実施例で説明する場合も含めて、任
意台数の命令プロセッサを接続したシステム制御装置の
実装に適用することが可能である。In the first embodiment, the system controller 16
Integrated circuit chip group 4 and instruction processor 15a
Since the signal connection between each of the sub-boards 2 on which ~ 15d is mounted is performed using the fine wiring in the main board 1, it is not necessary to route a large amount of signal cables as in the conventional case, and from this point as well, It is possible to connect more instruction processors to the system controller. In the present embodiment, the case where the number of instruction processors is four has been described as an example, but the present invention is not limited to the number of instruction processors, and will be described in another embodiment below. Including the above, it is possible to apply to implementation of a system control device to which an arbitrary number of instruction processors are connected.
【0010】図2は、本発明の第2の実施例を示す斜視
図であり、図9は図2の構成をブロック化して示した図
である。◆第2の実施例は、第1の実施例に加えて、キ
ャッシュメモリを構成する集積回路チップ群7を主基板
1上に実装したものである。これにより、システム制御
装置を構成する集積回路チップ群4とキャッシュメモリ
を構成する集積回路チップ群7との間の実装距離が短縮
でき、キャッシュメモリのアクセスに要する時間を低減
できる。FIG. 2 is a perspective view showing a second embodiment of the present invention, and FIG. 9 is a block diagram showing the structure of FIG. In the second embodiment, in addition to the first embodiment, the integrated circuit chip group 7 forming the cache memory is mounted on the main substrate 1. As a result, the mounting distance between the integrated circuit chip group 4 forming the system control device and the integrated circuit chip group 7 forming the cache memory can be shortened, and the time required to access the cache memory can be shortened.
【0011】図3は、本発明の第3の実施例を示す斜視
図であり、図10は図3の構成をブロック化して示した
図である。◆第3の実施例は、第1の実施例において別
筐体としていた主記憶装置17を従基板9上に実装し、
これを主基板1上に搭載したものである。これにより、
主記憶装置17を構成する集積回路チップ群8とシステ
ム制御装置16を構成する集積回路チップ群4との間の
ケーブル(図1の6)を除去し、実装距離が短縮できる
ので、主記憶へのアクセス時間を短縮することができ
る。従って、第2の実施例のようにキャッシュメモリを
置かなくても、システム全体の性能を向上させることが
できる。FIG. 3 is a perspective view showing a third embodiment of the present invention, and FIG. 10 is a block diagram showing the configuration of FIG. In the third embodiment, the main storage device 17 which is a separate housing in the first embodiment is mounted on the slave board 9,
This is mounted on the main substrate 1. This allows
Since the cable (6 in FIG. 1) between the integrated circuit chip group 8 forming the main memory device 17 and the integrated circuit chip group 4 forming the system control device 16 can be removed, the mounting distance can be shortened. Access time can be shortened. Therefore, the performance of the entire system can be improved without placing a cache memory as in the second embodiment.
【0012】図4は、本発明の第4の実施例を示す斜視
図である。◆第4の実施例では、主基板1に供給すべき
電源を、命令プロセッサ15a〜15bを実装した従基
板2を搭載した領域2箇所、システム制御装置16を構
成する集積回路チップ群4を実装した領域1箇所の計3
箇所に分割して、電源バス10、11により直流電源装
置20a、20b、20cから供給しているので、任意
の従基板2への直流電源装置20aまたは20cを停止
することにより、なんらかの故障で動作が不良となった
命令プロセッサの動作を停止させ、無駄な電力を節約す
ることができる。FIG. 4 is a perspective view showing a fourth embodiment of the present invention. In the fourth embodiment, the power to be supplied to the main board 1 is mounted in two areas where the slave board 2 on which the instruction processors 15a to 15b are mounted is mounted, and the integrated circuit chip group 4 which constitutes the system controller 16 is mounted. Total 3 in 1 area
Since the DC power supplies 20a, 20b, and 20c are supplied to the power supply buses 10 and 11 by dividing the power supply buses 10 and 11, the DC power supply 20a or 20c to any slave board 2 is stopped to operate due to some failure. It is possible to stop the operation of the instruction processor that has become defective and save unnecessary power.
【0013】図5は、本発明の第5の実施例を示す斜視
図である。◆第5の実施例では、主基板1と従基板2と
の接続をモジュールコネクタ13により行なっているの
で、第4の実施例にしたがって命令プロセッサ15bへ
の電源供給を停止し、本実施例に示すモジュールコネク
タ13部分から従基板2を取り外すことにより、主基板
1が動作中に、なんらかの故障で動作が不良となった命
令プロセッサ15bを、システム全体を停止させること
なく、良好なものに交換することが可能となる。FIG. 5 is a perspective view showing a fifth embodiment of the present invention. In the fifth embodiment, since the main board 1 and the slave board 2 are connected by the module connector 13, the power supply to the instruction processor 15b is stopped according to the fourth embodiment. By removing the slave board 2 from the module connector 13 portion shown, the instruction processor 15b, which has malfunctioned due to some failure while the main board 1 is operating, is replaced with a good one without stopping the entire system. It becomes possible.
【0014】なお、図3から図5に示す第3から第5の
実施例では、図面が煩雑となるのを防ぐため、主基板上
に搭載する命令プロセッサの数を2台とした場合の構成
を例に取り説明を行なったが、本発明が命令プロセッサ
の台数に制限されないことは、第1の実施例の説明の場
合と同様である。◆また、上記各実施例にはマルチプロ
セッサ方式の並列計算機に本発明を適用したものを示し
たが、本発明は、マルチプロセッサ方式の並列計算機に
限らず、SIMD方式等の各種並列計算機に適用できる
ものであることは云うまでもない。Incidentally, in the third to fifth embodiments shown in FIGS. 3 to 5, in order to prevent the drawings from being complicated, the configuration is such that the number of instruction processors mounted on the main board is two. However, the present invention is not limited to the number of instruction processors as in the case of the description of the first embodiment. In addition, although the present invention is applied to a multiprocessor parallel computer in each of the above-described embodiments, the present invention is not limited to the multiprocessor parallel computer, but is applicable to various parallel computers such as SIMD. It goes without saying that it is possible.
【0015】[0015]
【発明の効果】本発明によれば、計算機システムの性能
を劣化させることなく、また、システムの保守性や信頼
性を犠牲にすることなく、システム制御装置に多数の命
令プロセッサを接続可能な集積回路チップ実装構造を提
供することができる。◆また、この集積回路チップ実装
構造を用いて大型の並列計算機などを構成することによ
り、従来に比べ、より低コストでより処理能力の高い大
型の並列計算機などを実現することができる。According to the present invention, it is possible to connect a large number of instruction processors to a system controller without degrading the performance of the computer system and without sacrificing the maintainability and reliability of the system. A circuit chip mounting structure can be provided. ◆ By constructing a large-scale parallel computer etc. using this integrated circuit chip mounting structure, a large-scale parallel computer etc. with lower cost and higher processing capacity can be realized as compared with the conventional one.
【図1】本発明の第1の実施例を示す斜視図である。FIG. 1 is a perspective view showing a first embodiment of the present invention.
【図2】本発明の第2の実施例を示す斜視図である。FIG. 2 is a perspective view showing a second embodiment of the present invention.
【図3】本発明の第3の実施例を示す斜視図である。FIG. 3 is a perspective view showing a third embodiment of the present invention.
【図4】本発明の第4の実施例を示す斜視図である。FIG. 4 is a perspective view showing a fourth embodiment of the present invention.
【図5】本発明の第5の実施例を示す斜視図である。FIG. 5 is a perspective view showing a fifth embodiment of the present invention.
【図6】第1の従来例を示す斜視図である。FIG. 6 is a perspective view showing a first conventional example.
【図7】第2の従来例を示す斜視図である。FIG. 7 is a perspective view showing a second conventional example.
【図8】図1の構成をブロック化して示した図である。FIG. 8 is a block diagram showing the configuration of FIG.
【図9】図2の構成をブロック化して示した図である。FIG. 9 is a block diagram of the configuration of FIG.
【図10】図3の構成をブロック化して示した図であ
る。FIG. 10 is a block diagram of the configuration of FIG.
【図11】図6の構成をブロック化して示した図であ
る。11 is a block diagram of the configuration of FIG.
【図12】図7の構成をブロック化して示した図であ
る。12 is a block diagram of the configuration of FIG. 7.
1 主基板 2 命令プロセッサを構成する従基板 3 命令プロセッサを構成する集積回路チップ群 4 システム制御装置を構成する集積回路チップ群 5 ケーブルコネクタ 6 ケーブル 7 キャッシュメモリを構成する集積回路チップ群 8 主記憶装置を構成する集積回路チップ群 9 主記憶装置の一部を構成する従基板 10 電源電位電源バス 11 グランド電位電源バス 12 入出力ピン 13 モジュールコネクタ 14 パッケージコネクタ 15a〜15d 命令プロセッサ 16 システム制御装置 17 主記憶装置 20a〜20c 直流電源装置 100 中央処理装置 DESCRIPTION OF SYMBOLS 1 main board 2 slave board which comprises an instruction processor 3 integrated circuit chip group which constitutes an instruction processor 4 integrated circuit chip group which constitutes a system controller 5 cable connector 6 cable 7 integrated circuit chip group which constitutes a cache memory 8 main memory Integrated circuit chip group constituting device 9 Sub-board constituting a part of main memory device 10 Power potential power bus 11 Ground potential power bus 12 Input / output pin 13 Module connector 14 Package connector 15a to 15d Instruction processor 16 System controller 17 Main storage device 20a to 20c DC power supply device 100 Central processing unit
Claims (6)
サを備える並列計算機における集積回路チップ実装構造
であって、主基板上に前記システム制御装置を構成する
集積回路チップ群が搭載され、複数の従基板のそれぞれ
に前記各命令プロセッサを構成する集積回路チップ群が
搭載され従基板1枚で命令プロセッサが構成され、該命
令プロセッサが構成された複数の従基板が前記主基板上
に搭載され、1枚の主基板上に前記並列計算機が構成さ
れるように実装したことを特徴とする集積回路チップ実
装構造。1. An integrated circuit chip mounting structure in a parallel computer comprising a system control device and a plurality of instruction processors, wherein an integrated circuit chip group constituting the system control device is mounted on a main board, and a plurality of sub-boards. An integrated circuit chip group that constitutes each of the instruction processors is mounted on each of the above, and an instruction processor is configured by one sub-board, and a plurality of sub-boards on which the instruction processors are configured are mounted on the main board. An integrated circuit chip mounting structure, wherein the parallel computer is mounted on the main board so as to constitute the parallel computer.
において、 前記従基板下面に前記主基板と前記従基板を接続するた
めの入出力ピンを設け、かつ前記主基板内のスルーホー
ルの配置ピッチが前記従基板下面に設けられた入出力ピ
ンの配置ピッチよりも小さいことを特徴する集積回路チ
ップ実装構造。2. The integrated circuit chip mounting structure according to claim 1, wherein input / output pins for connecting the main board and the sub board are provided on the lower surface of the sub board, and through holes are arranged in the main board. An integrated circuit chip mounting structure, wherein a pitch is smaller than an arrangement pitch of input / output pins provided on the lower surface of the slave substrate.
チップ実装構造において、 前記主基板上に並列計算機のキャッシュメモリ装置を構
成する集積回路チップが搭載されていることを特徴とす
る集積回路チップ実装構造。3. The integrated circuit chip mounting structure according to claim 1 or 2, wherein an integrated circuit chip constituting a cache memory device of a parallel computer is mounted on the main substrate. Chip mounting structure.
チップ実装構造において、 前記主基板上に並列計算機の主記憶装置を構成する従基
板が1枚以上搭載されていることを特徴とする集積回路
チップ実装構造。4. The integrated circuit chip mounting structure according to claim 1 or 2, wherein one or more slave boards constituting a main memory of a parallel computer are mounted on the main board. Integrated circuit chip mounting structure.
チップ実装構造において、 前記主基板に供給する電源を前記主基板上の前記システ
ム制御装置を構成する集積回路チップ群が搭載された領
域と前記命令プロセッサが構成された各従基板が搭載さ
れた各領域に電源バスを介して外部から供給するよう構
成し、前記主基板が動作中に、前記従基板への電源供給
を停止することが可能であることを特徴とする集積回路
チップ実装構造。5. The integrated circuit chip mounting structure according to claim 1, wherein an area on which an integrated circuit chip group forming the system control device for supplying power to the main board is mounted is provided on the main board. And supplying power to the sub-boards on which the sub-boards on which the instruction processor is configured are externally supplied via a power bus and stopping the power supply to the sub-boards while the main board is operating. An integrated circuit chip mounting structure, which is capable of
において、 前記主基板が動作中に電源供給を停止された前記従基板
を前記主基板から挿抜可能に構成したことを特徴とする
集積回路チップ実装構造。6. The integrated circuit chip mounting structure according to claim 5, wherein the sub-board whose power supply is stopped while the main board is operating can be inserted into and removed from the main board. Chip mounting structure.
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---|---|---|---|
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JPH0736570A true JPH0736570A (en) | 1995-02-07 |
JP3375180B2 JP3375180B2 (en) | 2003-02-10 |
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JP (1) | JP3375180B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1997029415A1 (en) * | 1996-02-09 | 1997-08-14 | Hitachi, Ltd. | Information processor and method of its component arrangement |
-
1993
- 1993-07-16 JP JP19894993A patent/JP3375180B2/en not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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WO1997029415A1 (en) * | 1996-02-09 | 1997-08-14 | Hitachi, Ltd. | Information processor and method of its component arrangement |
US6108731A (en) * | 1996-02-09 | 2000-08-22 | Hitachi, Ltd. | Information processor and method of its component arrangement |
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