JPH07335830A - Method of fabricating capacitor comprising tantalum oxide in multilayer interconnection substrate - Google Patents

Method of fabricating capacitor comprising tantalum oxide in multilayer interconnection substrate

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JPH07335830A
JPH07335830A JP12599594A JP12599594A JPH07335830A JP H07335830 A JPH07335830 A JP H07335830A JP 12599594 A JP12599594 A JP 12599594A JP 12599594 A JP12599594 A JP 12599594A JP H07335830 A JPH07335830 A JP H07335830A
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etching
oxide layer
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銘雄 游
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Abstract

PURPOSE:To reduce a leak current by etching a tantalum oxide layer using a metal mask as a mask to form an upper electrode including the metal mask. CONSTITUTION:A tantalum oxide layer 13 is formed in the thickness of 4000Angstrom on the surface of the substrate 11 exposed by the etching and the underlayer metal layer 12. Next, after the metal mask layer 14 is formed, the photoresist is applied to the surface of the metal mask layer 14 and it is then patterned in the constant shape. Using this metal mask layer as the mask, the metal mask layer 14 is patterned into the predetermined shape. Next, using the metal mask as the mask, Ar gas is used to produce a plasma through the high frequency discharge, the tantalum oxide layer 13 is etched by plasma sputtering. The tantalum oxide layer 13 between electrodes has a thickness of 4000Angstrom and the electrode has an area of 6.75mm<2>. In this case, a leak current can be reduced up to the small value of 5.08X10<-8>A.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は多層配線基板における酸
化タンタル内蔵コンデンサの作製方法に関し、より詳細
には通信機器、コンピュータ等に用いられる多層配線基
板における酸化タンタル内蔵コンデンサの作製方法に関
する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a tantalum oxide built-in capacitor in a multilayer wiring board, and more particularly to a method of manufacturing a tantalum oxide built-in capacitor in a multilayer wiring board used for communication equipment, computers and the like.

【0002】[0002]

【従来の技術】近年、コンピュータ等の電子機器の高周
波化、高速化に伴い、これらに発生するノイズをいかに
小さくして、LSI等の誤動作を防止することができる
かが大きな問題となってきている。
2. Description of the Related Art In recent years, with the increasing frequency and speed of electronic devices such as computers, it has become a big problem how to reduce the noise generated in these devices and prevent malfunction of LSIs and the like. There is.

【0003】これら電子機器に発生するノイズの中で、
特に問題となるのは、配線間の相互作用によって生じ
るクロストークノイズ、信号の立ち上がりに発生する
リンギングノイズ、配線の接続部におけるインピーダ
ンスの不整合等により発生する反射ノイズ、及び回路
や装置を開閉したときに生じる同時スイッチングノイズ
である。
In the noise generated in these electronic devices,
Of particular concern are crosstalk noise caused by the interaction between wirings, ringing noise generated at the rise of signals, reflection noise generated by impedance mismatch in the wiring connection, and opening / closing circuits and devices. Simultaneous switching noise that sometimes occurs.

【0004】これらのなかで、前記〜のノイズは配
線の構造を、例えばマイクロストリップ構造とすること
等により大きく低減することが可能である。一方、前記
の同時スイッチングノイズを低減するために、従来は
チップコンデンサをLSIの近くに実装してきた。しか
し、このようにチップコンデンサを実装した場合でも、
LSIとチップコンデンサとの間にリードインダクタン
スが存在するため、の同時スイッチングノイズを低減
するには限界があった。このような問題を考慮して、近
年、高速、高密度実装に適したMCM(Multi Chip Mod
ule )用多層配線基板に薄膜コンデンサを内蔵する研
究、開発が盛んに行われている。
Among these, the above-mentioned noises can be greatly reduced by making the wiring structure a microstrip structure, for example. On the other hand, in order to reduce the above-mentioned simultaneous switching noise, conventionally, a chip capacitor has been mounted near the LSI. However, even when the chip capacitors are mounted in this way,
Since there is a lead inductance between the LSI and the chip capacitor, there is a limit in reducing the simultaneous switching noise. In consideration of such problems, in recent years, MCM (Multi Chip Mod) suitable for high-speed and high-density mounting
The research and development of incorporating a thin film capacitor in a multi-layer wiring board for ule) is being actively conducted.

【0005】このような多層配線基板に薄膜コンデンサ
を内蔵する方法として、従来は、以下に説明するような
方法が採られていた。
As a method of incorporating a thin film capacitor in such a multilayer wiring board, the following method has been conventionally adopted.

【0006】図4は従来より行われている多層配線基板
における酸化タンタル内蔵コンデンサの作製方法の各工
程を模式的に示した断面図である。
FIG. 4 is a cross-sectional view schematically showing each step of a conventional method for producing a tantalum oxide built-in capacitor in a multilayer wiring board.

【0007】まず、基板11上にスパッタリング法を用
いて下層電極層12を形成し、その表面にフォトレジス
ト17を塗布し(図4(a))、所定パターンのマスク
を介して露光処理を施し、その後現像処理を施すフォト
リソグラフィーの技術によりフォトレジスト17を所定
の形状にパターニングする(図4(b))。
First, a lower electrode layer 12 is formed on a substrate 11 by a sputtering method, a photoresist 17 is applied to the surface of the lower electrode layer 12 (FIG. 4A), and an exposure process is performed through a mask having a predetermined pattern. After that, the photoresist 17 is patterned into a predetermined shape by a photolithography technique in which development processing is performed (FIG. 4B).

【0008】次に、フォトレジスト17をマスクとして
エッチングを行い、下層電極層12を所定の形状にパタ
ーニングし、フォトレジスト17を剥離する(図4
(c))。
Next, etching is performed using the photoresist 17 as a mask to pattern the lower electrode layer 12 into a predetermined shape, and the photoresist 17 is peeled off (FIG. 4).
(C)).

【0009】次に、前記エッチングにより露出した基板
11及び下層電極層12の表面に、Taターゲット及び
酸素を含むガスを用いた反応性スパッタリング法により
酸化タンタル層13を形成する(図4(d))。
Next, a tantalum oxide layer 13 is formed on the surfaces of the substrate 11 and the lower electrode layer 12 exposed by the etching by a reactive sputtering method using a Ta target and a gas containing oxygen (FIG. 4 (d)). ).

【0010】次に、酸化タンタル層13の表面にフォト
レジスト17を塗布し(図4(e))、上記したフォト
リソグラフィーの技術を用いてフォトレジスト17を所
定の形状にパターニングする(図4(f))。
Next, a photoresist 17 is applied to the surface of the tantalum oxide layer 13 (FIG. 4 (e)), and the photoresist 17 is patterned into a predetermined shape using the photolithography technique described above (FIG. 4 ( f)).

【0011】次に、フォトレジスト17をマスクとして
フッ酸により酸化タンタル層13のウェットエッチング
を行い(図4(g))、その後フォトレジスト17を剥
離する(図4(h))。
Next, the tantalum oxide layer 13 is wet-etched with hydrofluoric acid using the photoresist 17 as a mask (FIG. 4G), and then the photoresist 17 is peeled off (FIG. 4H).

【0012】次にスパッタリング法を用いて上層電極層
16を形成し(図4(i))、その表面にフォトレジス
ト17を塗布する(図4(j))。その後、上記したフ
ォトリソグラフィーの技術を用いてフォトレジスト17
を所定の形状にパターニングし(図4(k))、このフ
ォトレジスト17をマスクとして所定のパターンになる
ように上層電極層16のエッチングを行い、フォトレジ
スト17を剥離することにより、酸化タンタル内蔵コン
デンサの作製を完了する(図4(l))。
Next, the upper electrode layer 16 is formed by the sputtering method (FIG. 4 (i)), and the photoresist 17 is applied to the surface thereof (FIG. 4 (j)). Then, the photoresist 17 is formed by using the photolithography technique described above.
Is patterned into a predetermined shape (FIG. 4 (k)), the upper electrode layer 16 is etched to have a predetermined pattern by using the photoresist 17 as a mask, and the photoresist 17 is peeled off. The fabrication of the capacitor is completed (FIG. 4 (l)).

【0013】[0013]

【発明が解決しようとする課題】上記した従来からの多
層配線基板における酸化タンタル内蔵コンデンサの作製
方法では、酸化タンタル層13を所定のパターンにエッ
チングするため、高濃度のフッ酸を用いたウェットエッ
チング法を採用していたため、以下のような課題があっ
た。
In the conventional method for manufacturing a capacitor containing tantalum oxide in a multilayer wiring board as described above, since the tantalum oxide layer 13 is etched into a predetermined pattern, wet etching using high-concentration hydrofluoric acid is performed. Since the law was adopted, there were the following problems.

【0014】すなわち、前記高濃度のフッ酸を用いてウ
エットエッチングを行う場合、フッ酸は酸として皮膚を
侵す他、皮膚の内部に浸透する性質を有するため取り扱
いが難しく、また危険である。
That is, when wet etching is performed using the high concentration hydrofluoric acid, hydrofluoric acid not only attacks the skin as an acid, but also has a property of penetrating into the skin, which makes handling difficult and dangerous.

【0015】またエッチング中にフォトレジスト17自
身が侵食され、フッ酸が酸化タンタル層13とフォトレ
ジスト17との界面に浸透し、酸化タンタル層13の表
面よりフォトレジスト17が剥離してしまうことがしば
しばあり、このためにエッチングされるべきでない部分
までエッチングされ、プロセス上の信頼性に欠ける。
Further, during the etching, the photoresist 17 itself is eroded, hydrofluoric acid penetrates into the interface between the tantalum oxide layer 13 and the photoresist 17, and the photoresist 17 is separated from the surface of the tantalum oxide layer 13. This is often the case, and for this reason it is etched to the point where it should not be etched, which is unreliable in the process.

【0016】さらに、フォトレジスト17の剥離にまで
至らなくても、酸化タンタル層13とフォトレジスト1
7との間に浸透したフッ酸により、酸化タンタル層13
が侵食されることになり、酸化タンタル層13をコンデ
ンサ層として形成されたコンデンサのリーク電流値が大
きくなり易い。
Further, the tantalum oxide layer 13 and the photoresist 1 are removed even if the photoresist 17 is not peeled off.
The tantalum oxide layer 13 is formed by the hydrofluoric acid that has penetrated between
Is eroded, and the leakage current value of the capacitor formed by using the tantalum oxide layer 13 as the capacitor layer tends to increase.

【0017】本発明はこのような課題に鑑みなされたも
のであり、安全に、かつリーク電流の小さい信頼性に優
れたコンデンサを形成することが可能な、多層配線基板
における酸化タンタル内蔵コンデンサの作製方法を提供
することを目的としている。
The present invention has been made in view of the above problems, and it is possible to manufacture a capacitor with a built-in tantalum oxide in a multilayer wiring board, which is capable of safely forming a capacitor having a small leak current and excellent reliability. It is intended to provide a way.

【0018】[0018]

【課題を解決するための手段】上記目的を達成するため
に本発明に係る多層配線基板における酸化タンタル内蔵
コンデンサの作製方法は、基板上に所定パターンの下層
電極を形成する下層電極形成工程と、前記下層電極を含
む領域に酸化タンタル層を形成する酸化タンタル層形成
工程と、前記酸化タンタル層の表面に所定パターンのメ
タルマスクを形成するメタルマスク形成工程と、前記メ
タルマスクをマスクとしてプラズマガスにより前記酸化
タンタル層をエッチングするエッチング工程と、前記メ
タルマスクを含む上層電極を形成する上層電極形成工程
とを含むことを特徴としている。
In order to achieve the above object, a method for manufacturing a tantalum oxide-containing capacitor in a multilayer wiring board according to the present invention comprises a lower layer electrode forming step of forming a lower layer electrode of a predetermined pattern on a substrate, A tantalum oxide layer forming step of forming a tantalum oxide layer in a region including the lower electrode, a metal mask forming step of forming a metal mask having a predetermined pattern on the surface of the tantalum oxide layer, and a plasma gas using the metal mask as a mask. The method is characterized by including an etching step of etching the tantalum oxide layer and an upper layer electrode forming step of forming an upper layer electrode including the metal mask.

【0019】以下、本発明に係る多層配線基板における
酸化タンタル内蔵コンデンサの作製方法をより詳細に説
明する。
The method for producing the tantalum oxide-containing capacitor in the multilayer wiring board according to the present invention will be described in more detail below.

【0020】図1は本発明に係る多層配線基板における
酸化タンタル内蔵コンデンサの作製方法の各工程を模式
的に示した多層配線基板の断面図である。
FIG. 1 is a cross-sectional view of a multilayer wiring board schematically showing each step of the method for producing a tantalum oxide built-in capacitor in the multilayer wiring board according to the present invention.

【0021】本発明において用いられる多層配線基板
は、前記多層配線基板内に電源層や接地層などを含む配
線層が多層に形成された基板であり、本発明では前記配
線層等を含む多層配線基板を製造した後、又は前記多層
配線基板を製造する工程の途中で、前記多層配線基板の
一定領域に酸化タンタル内蔵コンデンサを形成する。
The multilayer wiring board used in the present invention is a board in which wiring layers including a power supply layer and a ground layer are formed in multiple layers in the multilayer wiring board. In the present invention, the multilayer wiring board includes the wiring layers and the like. After manufacturing the substrate, or in the process of manufacturing the multilayer wiring board, a tantalum oxide built-in capacitor is formed in a certain region of the multilayer wiring board.

【0022】前記下層電極形成工程及び前記酸化タンタ
ル層形成工程は、上記した従来の方法の場合と同様に行
うことができる。
The lower layer electrode forming step and the tantalum oxide layer forming step can be performed in the same manner as in the above-mentioned conventional method.

【0023】すなわち、基板11上に従来の方法と同様
にして所定パターンの下層電極層12を形成し(図1
(a)〜図1(c))、次に、下層電極層12のエッチ
ングにより露出した基板11及び下層電極層12の表面
に、前記反応性スパッタリング法により酸化タンタル層
13を形成する(図1(d))。
That is, the lower electrode layer 12 having a predetermined pattern is formed on the substrate 11 in the same manner as the conventional method (see FIG. 1).
(A) to FIG. 1 (c)), then, the tantalum oxide layer 13 is formed on the surfaces of the substrate 11 and the lower electrode layer 12 exposed by the etching of the lower electrode layer 12 by the reactive sputtering method (FIG. 1). (D)).

【0024】下層電極層12の材質としては、例えばA
l、Ni等が好ましく、下層電極層12の厚さは0.3
〜0.4μm程度が好ましい。また、酸化タンタル層1
3の厚さは0.2〜0.8μm程度が好ましい。
The material of the lower electrode layer 12 is, for example, A
1, Ni, etc. are preferable, and the thickness of the lower electrode layer 12 is 0.3.
It is preferably about 0.4 μm. Also, the tantalum oxide layer 1
The thickness of 3 is preferably about 0.2 to 0.8 μm.

【0025】次に、メタルマスク形成工程として、酸化
タンタル層13の表面に所定パターンのメタルマスク層
14を形成するが、その方法としては、まずスパッタリ
ング法により、例えばAl、Ni等の金属からなるメタ
ルマスク層14を0.3〜0.6μmの厚さに形成し、
その上にフォトレジスト17を塗布する(図1
(e))。
Next, in the metal mask forming step, the metal mask layer 14 having a predetermined pattern is formed on the surface of the tantalum oxide layer 13. As a method of forming the metal mask layer, first, a metal such as Al or Ni is formed by a sputtering method. The metal mask layer 14 is formed to a thickness of 0.3 to 0.6 μm,
Photoresist 17 is applied thereon (FIG. 1).
(E)).

【0026】次に、フォトレジスト17をフォトリソグ
ラフィーの技術により所定の形状にパターニングし(図
1(f))、このフォトレジストをマスクとしてリン酸
と硝酸と酢酸と水とを混合した溶液等によるエッチング
を行い、所定パターンのメタルマスク層14を形成する
(図1(g))。
Next, the photoresist 17 is patterned into a predetermined shape by a photolithography technique (FIG. 1 (f)), and the photoresist is used as a mask to form a solution of phosphoric acid, nitric acid, acetic acid, and water. Etching is performed to form a metal mask layer 14 having a predetermined pattern (FIG. 1G).

【0027】次に、エッチング工程として、メタルマス
ク層14をマスクとしてプラズマガス15により酸化タ
ンタル層13をエッチングする(図1(h))。
Next, as an etching step, the tantalum oxide layer 13 is etched with the plasma gas 15 using the metal mask layer 14 as a mask (FIG. 1 (h)).

【0028】本発明において、前記したプラズマガス1
5によるエッチングとは、高周波放電等によりプラズマ
を発生させ、又は一層効率良くプラズマを発生させるた
め若しくはプラズマを一定領域に封じこめるために磁界
も同時に作用させ、これらにより発生したプラズマガス
15を用いてエッチングを行う方法をいう。また、前記
方法は高周波のみでなく、例えば2.45GHzのマイ
クロ波を用いて放電を行いプラズマを発生させる方法を
も含むものとする。これらのプラズマガス15によりエ
ッチングを行う際に用いられる装置としては、例えば平
行平板型の高周波及びマイクロ波プラズマ処理装置、有
磁場マイクロ波プラズマ処理装置、電子サイクロトロン
共鳴(ECR;Electron Cyclotron Resonance)励起に
よりプラズマを発生させる装置等が挙げられる。
In the present invention, the plasma gas 1 described above is used.
The etching by 5 means that plasma is generated by high frequency discharge or the like, or a magnetic field is simultaneously acted to generate plasma more efficiently or to confine the plasma in a certain region, and the plasma gas 15 generated by these is used. It refers to a method of etching. In addition, the method includes not only high frequency but also a method of generating plasma by discharging using microwave of 2.45 GHz, for example. As an apparatus used when etching is performed with these plasma gases 15, for example, a parallel plate type high frequency and microwave plasma processing apparatus, a magnetic field microwave plasma processing apparatus, and electron cyclotron resonance (ECR) excitation Examples include a device for generating plasma.

【0029】高周波エッチングの装置を用いる場合に
は、エッチングガスとしてAr等の不活性ガスを使用す
るのが好ましく、マイクロ波によりプラズマを発生させ
てエッチングを行う場合には、酸素とフッ化物ガス(例
えばCF4 等)を用いる方法が好ましい。
When a high frequency etching apparatus is used, it is preferable to use an inert gas such as Ar as an etching gas. When etching is performed by generating plasma by microwaves, oxygen and fluoride gas ( For example, a method using CF 4 etc.) is preferable.

【0030】高周波エッチングの条件としては、例えば
2 ガス流量:40sccm、Arガス流量:10sc
cm、系内の全圧:2mtorr、高周波の周波数:1
3.56MHz、高周波のパワー:2kW、基板の温
度:20℃等が挙げられる。
The conditions of the high frequency etching are, for example, O 2 gas flow rate: 40 sccm and Ar gas flow rate: 10 sc.
cm, total pressure in the system: 2 mtorr, high frequency: 1
3.56 MHz, high frequency power: 2 kW, substrate temperature: 20 ° C., and the like.

【0031】また、マイクロ波エッチングの条件として
は、O2 ガス流量:360sccm、CF4 :40sc
cm、全圧:1torr、マイクロ波のパワー:1k
W、基板温度:100℃等が挙げられる。
The conditions for the microwave etching are as follows: O 2 gas flow rate: 360 sccm, CF 4 : 40 sc
cm, total pressure: 1 torr, microwave power: 1k
W, substrate temperature: 100 ° C., and the like.

【0032】次に、上層電極形成工程として、まずスパ
ッタリング法により、メタルマスク層14の形成に用い
た金属と同様の金属を用いてメタルマスクを含めた上層
電極層16を厚さ1.5〜2μmの範囲で形成し(図1
(i))、この上層電極層16の表面にフォトレジスト
17を形成する(図1(j))。
Next, in the upper electrode forming step, first, the upper electrode layer 16 including the metal mask is formed to a thickness of 1.5 to 5 by the sputtering method using the same metal as that used for forming the metal mask layer 14. It is formed in the range of 2 μm (see FIG.
(I)), a photoresist 17 is formed on the surface of the upper electrode layer 16 (FIG. 1 (j)).

【0033】次に、このフォトレジスト17をフォトリ
ソグラフィーの技術を用いて所定の形状にパターニング
し(図1(k))、このフォトレジストをマスクとして
エッチングを施し、所定パターンの上層電極層16を形
成して酸化タンタル内蔵コンデンサの作製を完了する
(図1(l))。
Next, the photoresist 17 is patterned into a predetermined shape by using a photolithography technique (FIG. 1 (k)), and etching is performed using the photoresist as a mask to form the upper electrode layer 16 of a predetermined pattern. The formation of the capacitor containing tantalum oxide is completed (FIG. 1 (l)).

【0034】[0034]

【作用】上記した構成の多層配線基板における酸化タン
タル内蔵コンデンサの作製方法によれば、基板上に所定
パターンの下層電極を形成する下層電極形成工程と、前
記下層電極を含む領域に酸化タンタル層を形成する酸化
タンタル層形成工程と、前記酸化タンタル層の表面に所
定パターンのメタルマスクを形成するメタルマスク形成
工程と、前記メタルマスクをマスクとしてプラズマガス
により前記酸化タンタル層をエッチングするエッチング
工程と、前記メタルマスクを含む上層電極を形成する上
層電極形成工程とを含むので、前記エッチング工程にお
いては、従来の湿式法と比べて安全にかつ高い信頼性で
エッチングがなされ、また前記上層電極形成工程におい
ては、メタルマスクをそのまま上層電極の一部として使
用できるので、コンデンサの作製工程が簡略化される。
According to the method of manufacturing the tantalum oxide built-in capacitor in the multilayer wiring board having the above-described structure, the lower electrode forming step of forming the lower electrode of a predetermined pattern on the substrate and the tantalum oxide layer in the region including the lower electrode are performed. A tantalum oxide layer forming step to form, a metal mask forming step of forming a metal mask of a predetermined pattern on the surface of the tantalum oxide layer, an etching step of etching the tantalum oxide layer with plasma gas using the metal mask as a mask, Since the upper layer electrode forming step of forming the upper layer electrode including the metal mask is included, in the etching step, etching is performed safely and with higher reliability than the conventional wet method, and in the upper layer electrode forming step. The metal mask can be used as it is as part of the upper layer electrode. Capacitor fabrication process is simplified.

【0035】このため、前記した酸化タンタル内蔵コン
デンサの作製方法によれば、製品の歩留が従来に比べて
良くなり、また作製されたコンデンサは、リーク電流が
小さく、信頼性の高いものとなる。
Therefore, according to the above-described method of manufacturing the tantalum oxide built-in capacitor, the product yield is improved as compared with the conventional one, and the manufactured capacitor has a small leak current and high reliability. .

【0036】[0036]

【実施例及び比較例】以下、本発明に係る多層配線基板
における酸化タンタル内蔵コンデンサの作製方法の実施
例を説明する。なお、「課題を解決するための手段」に
おいて、本発明の各工程を図面に基づいて説明したの
で、本実施例における酸化タンタル内蔵コンデンサの作
製方法については、図面を省略して説明することにす
る。
EXAMPLES AND COMPARATIVE EXAMPLES Examples of a method of manufacturing a tantalum oxide built-in capacitor in a multilayer wiring board according to the present invention will be described below. Since each step of the present invention has been described in “Means for Solving the Problems” based on the drawings, the method for manufacturing the tantalum oxide-containing capacitor in the present embodiment will be described with the drawings omitted. To do.

【0037】[実施例1]通常の薄膜形成装置を用い、
まず下層電極形成工程として、Al金属板をターゲット
とし、スパッタリング法により基板上にAlよりなる下
層電極層を0.4μmの厚さに形成した。この後、フォ
トレジストを前記下層電極層の表面に塗布し、フォトリ
ソグラフィーの技術により一定形状にパターニングした
後、このフォトレジストをマスクとしてリン酸と硝酸と
酢酸と水とを混合した溶液等によるエッチングにより、
前記下層電極層を所定の形状にパターニングした。
Example 1 Using a normal thin film forming apparatus,
First, in the lower layer electrode forming step, a lower electrode layer made of Al was formed to a thickness of 0.4 μm on the substrate by sputtering using an Al metal plate as a target. After that, a photoresist is applied to the surface of the lower electrode layer and patterned into a certain shape by a photolithography technique, and then the photoresist is used as a mask for etching with a solution of a mixture of phosphoric acid, nitric acid, acetic acid, and water. Due to
The lower electrode layer was patterned into a predetermined shape.

【0038】次に、酸化タンタル層形成工程として、前
記エッチングにより露出した前記基板及び前記下層金属
層の表面に反応性スパッタリング法により4000Åの
厚さの酸化タンタル層を形成した。該酸化タンタル層の
形成は、Ta板をターゲットとして用い、O2 が40s
ccm、Arが10sccm、全圧が2mtorr、高
周波放電の周波数が13.65MHzでそのパワーが2
kW、基板の温度が20℃の条件で行った。
Next, in the tantalum oxide layer forming step, a tantalum oxide layer having a thickness of 4000 Å was formed on the surfaces of the substrate and the lower metal layer exposed by the etching by the reactive sputtering method. The tantalum oxide layer was formed by using a Ta plate as a target and using O 2 for 40 s.
ccm, Ar 10 sccm, total pressure 2 mtorr, high frequency discharge frequency 13.65 MHz, power 2
It was carried out under the conditions of kW and a substrate temperature of 20 ° C.

【0039】次に、メタルマスク形成工程として、スパ
ッタリング法によりAl金属よりなるメタルマスク層を
0.6μmの厚さに形成した。この後、フォトレジスト
を前記メタルマスク層の表面に塗布し、フォトリソグラ
フィーの技術により一定形状にパターニングした後、こ
のフォトレジストパターンをマスクとしてリン酸と硝酸
と酢酸と水とを混合した溶液等によるエッチングによ
り、前記メタルマスク層を所定の形状にパターニングし
た。
Next, as a metal mask forming step, a metal mask layer made of Al metal was formed to a thickness of 0.6 μm by a sputtering method. After that, a photoresist is applied to the surface of the metal mask layer and patterned into a certain shape by a photolithography technique. Then, using this photoresist pattern as a mask, a solution of phosphoric acid, nitric acid, acetic acid, and water is mixed. The metal mask layer was patterned into a predetermined shape by etching.

【0040】次に、エッチング工程として、前記メタル
マスクをマスクとして用い、Arガスを高周波放電によ
りプラズマガスとし、前記プラズマによるスパッタを利
用して、前記酸化タンタル層のエッチングを行った。
Next, in the etching step, the tantalum oxide layer was etched using the metal mask as a mask, Ar gas as a plasma gas by high-frequency discharge, and sputtering by the plasma.

【0041】このエッチング工程においては、平行平板
型のプラズマエッチング装置を使用した。図2は本実施
例に用いられたプラズマエッチング装置を模式的に示し
た断面図であり、図中20はプラズマエッチング装置を
示している。
In this etching process, a parallel plate type plasma etching apparatus was used. FIG. 2 is a cross-sectional view schematically showing the plasma etching apparatus used in this embodiment, and 20 in the figure shows the plasma etching apparatus.

【0042】処理室21の上方には上部電極22がセラ
ミック製シールド30により支持されており、この上部
電極22の上方にはシ−ルプレ−ト25が配設されてい
る。このシ−ルプレ−ト25の中央部にはエッチングガ
ス導入路26が形成されており、エッチングガス導入路
26はガス供給源(図示せず)に接続されている。ま
た、セラミックシールド30には半導体ウエハ24を下
部電極23に固定するためのクランプ板29が取り付け
られているが、このクランプ板29には金属汚染を防止
するためにアルマイト処理が施されたアルミニウムの金
属が用いられている。さらに、シ−ルプレ−ト25と上
部電極22との間にはバッフル板31が介装されてお
り、このバッフル板31に形成された開口部31a及び
上部電極22に形成された開口部32aから処理室21
にエッチングガスが拡散されて供給されるようになって
いる。
An upper electrode 22 is supported above the processing chamber 21 by a ceramic shield 30, and a seal plate 25 is disposed above the upper electrode 22. An etching gas introducing passage 26 is formed in the center of the seal plate 25, and the etching gas introducing passage 26 is connected to a gas supply source (not shown). A clamp plate 29 for fixing the semiconductor wafer 24 to the lower electrode 23 is attached to the ceramic shield 30, and the clamp plate 29 is made of alumite-treated aluminum to prevent metal contamination. Metal is used. Further, a baffle plate 31 is interposed between the seal plate 25 and the upper electrode 22, and an opening 31a formed in the baffle plate 31 and an opening 32a formed in the upper electrode 22 are provided. Processing room 21
The etching gas is diffused and supplied.

【0043】一方、上部電極22に対向して処理室21
の下部には所定の距離を保って下部電極23が配設され
ており、下部電極23の内部には冷却水を循環させるた
めの冷媒循環路28が形成されている。また、下部電極
23の上面には半導体ウエハ24が載置されている。下
部電極23の周囲は下部電極23以外の金属が露出しな
いようにテフロンまたはセラミックで覆われており、下
部電極23の外周下方には排気路27が形成されてい
る。また、上部電極22及び下部電極23には高周波電
源33が接続されており、上部電極22をアースし、下
部電極23に高周波電力を印加する場合はRIEモード
となり、下部電極23をアースし、上部電極22に高周
波電力を印加する場合はプラズマモードとなる。
On the other hand, the processing chamber 21 is opposed to the upper electrode 22.
A lower electrode 23 is arranged under a predetermined distance from the lower electrode 23, and a coolant circulation path 28 for circulating cooling water is formed inside the lower electrode 23. A semiconductor wafer 24 is placed on the upper surface of the lower electrode 23. The periphery of the lower electrode 23 is covered with Teflon or ceramic so that the metal other than the lower electrode 23 is not exposed, and an exhaust passage 27 is formed below the outer periphery of the lower electrode 23. A high frequency power source 33 is connected to the upper electrode 22 and the lower electrode 23. When the upper electrode 22 is grounded and the high frequency power is applied to the lower electrode 23, the RIE mode is set, and the lower electrode 23 is grounded. When high frequency power is applied to the electrode 22, the plasma mode is set.

【0044】このように構成されたプラズマエッチング
装置20を用い、まずこのプラズマエッチング装置20
をプラズマモードに設定し、前記工程により前記酸化タ
ンタル層の上に所定形状のメタルマスクが形成された基
板24を被エッチング面を上にして下部電極23上に載
置した。次に、上部電極22とクランプ板29とを備え
たセラミックシールド30を降下させ、クランプ板29
によりこの基板24を押圧固定した。この後、下部電極
23をアースし、エッチングガスの導入路26からAr
ガスを処理室21内に供給し、2mTorrの真空度に
設定した。次に、高周波電源33から上部電極22に、
その周波数が13.56MHzの高周波電力を2kWの
パワーで60分間印加することによりエッチングガスを
プラズマ化し、このプラズマガスを前記した酸化タンタ
ル層の上に所定形状のメタルマスクが形成された基板2
4の表面に衝突させてエッチングし、前記酸化タンタル
層を所定の形状にパターニングした。
The plasma etching apparatus 20 having the above structure is used.
Was set to the plasma mode, and the substrate 24 having the metal mask of a predetermined shape formed on the tantalum oxide layer by the above step was placed on the lower electrode 23 with the surface to be etched up. Next, the ceramic shield 30 including the upper electrode 22 and the clamp plate 29 is lowered to remove the clamp plate 29.
This substrate 24 was pressed and fixed by. After that, the lower electrode 23 is grounded, and Ar is introduced from the etching gas introducing passage 26.
The gas was supplied into the processing chamber 21, and the degree of vacuum was set to 2 mTorr. Next, from the high frequency power source 33 to the upper electrode 22,
A high-frequency power having a frequency of 13.56 MHz is applied at a power of 2 kW for 60 minutes to turn the etching gas into plasma, and the plasma gas is used to form the substrate 2 on which a metal mask having a predetermined shape is formed on the tantalum oxide layer.
The surface of No. 4 was collided with and etched to form the tantalum oxide layer into a predetermined shape.

【0045】次に、この基板24を前記薄膜形成装置に
戻し、上層電極形成工程として、前記メタルマスクを剥
離せず、上記した下層電極形成工程と同様の条件でスパ
ッタ及びエッチングを行い、厚さが1.8μmの所定パ
ターンの上層電極層を形成して、酸化タンタル内蔵コン
デンサの作製を完了した。
Next, the substrate 24 is returned to the thin film forming apparatus, and as the upper layer electrode forming step, sputtering and etching are performed under the same conditions as in the lower layer electrode forming step described above, without removing the metal mask. The upper electrode layer having a predetermined pattern of 1.8 μm was formed to complete the production of the tantalum oxide built-in capacitor.

【0046】このようにして作製された本実施例に係る
酸化タンタル内蔵コンデンサは、電極間の酸化タンタル
層の厚さが4000Åで、電極の面積は6.75mm2
であり、このときのリーク電流は5.08×10-8Aと
小さな値であった。リーク電流の測定は、横河−ヒュー
レットパッカード社製のpAメーター(4140B)を
使用し、25Vの直流電流を60秒間流して行った。
The tantalum oxide built-in capacitor according to this example thus manufactured has a tantalum oxide layer thickness of 4000 Å between electrodes and an electrode area of 6.75 mm 2.
And the leak current at this time was a small value of 5.08 × 10 −8 A. The leak current was measured by using a pA meter (4140B) manufactured by Yokogawa-Hewlett-Packard Company, and applying a direct current of 25 V for 60 seconds.

【0047】[実施例2]次に、実施例2として、酸化
タンタル層の厚さが8000Åである以外は、上記実施
例1の場合と全く同様の条件で酸化タンタル内蔵コンデ
ンサを作製し、リーク電流を測定した。本実施例に係る
コンデンサのリーク電流は9.11×10-9Aと小さい
値であった。
[Example 2] Next, as Example 2, a tantalum oxide built-in capacitor was manufactured under the same conditions as in Example 1 except that the thickness of the tantalum oxide layer was 8000 Å, and leakage was performed. The current was measured. The leakage current of the capacitor according to this example was a small value of 9.11 × 10 -9 A.

【0048】次に、実施例1〜2と同様の条件で、酸化
タンタル内蔵コンデンサをそれぞれ50個製造し、得ら
れた酸化タンタル内蔵コンデンサに1Vの直流電流を1
秒間流し、リーク電流が1mA以上のものを不合格品と
してその歩留を計算したところ、前記実施例1〜2の場
合の製品歩留りは共に70%以上であった。
Next, 50 tantalum oxide built-in capacitors were manufactured under the same conditions as in Examples 1 and 2, and a 1 V DC current was applied to the obtained tantalum oxide built-in capacitors.
The product yield was calculated to be 70% or more in both cases of Examples 1 and 2 when the product was passed for a second and the leak current was 1 mA or more was rejected.

【0049】[実施例3及び4]エッチング工程以外
は、上記実施例1及び2の場合と全く同様の条件で酸化
タンタル内蔵コンデンサを作製した。従って、ここで
は、エッチング工程についてのみ説明する。また、ここ
では酸化タンタル層の厚さが4000Åのものを実施例
3とし、酸化タンタル層の厚さが8000Åのものを実
施例4とする。
[Examples 3 and 4] A tantalum oxide built-in capacitor was manufactured under exactly the same conditions as in Examples 1 and 2 except for the etching step. Therefore, only the etching process will be described here. In addition, here, a tantalum oxide layer having a thickness of 4000 Å is referred to as Example 3 and a tantalum oxide layer having a thickness of 8000 Å is referred to as Example 4.

【0050】本実施例においてはエッチング工程とし
て、ECR励起によりプラズマを発生させる装置を用
い、O2 及びCF4 をプラズマガスとしてエッチングを
行った。
In this example, as the etching process, an apparatus for generating plasma by ECR excitation was used, and etching was performed using O 2 and CF 4 as plasma gas.

【0051】図3は、本実施例に用いられたECR励起
によりプラズマを発生させる装置を模式的に示した断面
図であり、図中51はプラズマ生成室を示している。
FIG. 3 is a sectional view schematically showing an apparatus for generating plasma by ECR excitation used in this embodiment, and 51 in the drawing shows a plasma generating chamber.

【0052】プラズマ生成室51の周壁は2重構造に構
成されており、その内部には冷却水の通流室51aが形
成され、また上部壁中央には石英ガラス板51bにより
封止されたマイクロ波導入口51cが形成され、さらに
下部壁中央にはマイクロ波導入口51cと対向する位置
にプラズマ引き出し窓51dが形成されている。マイク
ロ波導入口51cには他端がマイクロ波発振器(図示せ
ず)に接続された導波管52の一端が接続され、またプ
ラズマ引き出し窓51dに臨ませて試料室53が配設さ
れている。さらにプラズマ生成室51及びこれに接続さ
れた導波管52の一端部にわたってこれらを囲繞する態
様でこれらと同心状に励磁コイル54が配設されてい
る。
The peripheral wall of the plasma generating chamber 51 is constructed in a double structure, a cooling water flow chamber 51a is formed inside the plasma generating chamber 51, and a micro glass sealed by a quartz glass plate 51b at the center of the upper wall. A wave introduction port 51c is formed, and a plasma extraction window 51d is formed at a position facing the microwave introduction port 51c in the center of the lower wall. The microwave inlet 51c is connected to one end of a waveguide 52 whose other end is connected to a microwave oscillator (not shown), and a sample chamber 53 is provided so as to face the plasma extraction window 51d. Further, an exciting coil 54 is arranged concentrically with the plasma generation chamber 51 and the waveguide 52 connected to the plasma generation chamber 51 so as to surround them.

【0053】一方試料室53内にはプラズマ引き出し窓
51dと対向する位置にセラミックス基板55等の試料
を載置するための試料台57が配設されている。また試
料室53の下部壁には、図示しない排気装置に接続され
る排気口53aが形成されている。
On the other hand, in the sample chamber 53, a sample table 57 for mounting a sample such as a ceramic substrate 55 is arranged at a position facing the plasma drawing window 51d. An exhaust port 53a connected to an exhaust device (not shown) is formed on the lower wall of the sample chamber 53.

【0054】また図中51gはプラズマ生成室51に連
なる反応ガス供給系を示しており、53gは試料室53
に連なる反応ガス供給系を示しており、51h、51i
は冷却水の供給系、排出系を示している。
In the figure, 51g indicates a reaction gas supply system connected to the plasma generation chamber 51, and 53g indicates a sample chamber 53.
Shows a reaction gas supply system connected to
Indicates a cooling water supply system and a cooling water supply system.

【0055】このように構成された前記装置の試料台5
7に酸化タンタル層の上に所定形状のメタルマスクが形
成された基板55を載置し、プラズマ生成室51及び試
料室53内に反応ガス供給系51g、53gを通じてO
2 を360sccm、CFを40sccm、全圧1t
orrで供給し、励磁コイル54により電子サイクロト
ロン共鳴励起に必要な磁界を形成しつつマイクロ波導入
口51cを通じてプラズマ生成室51内に1kWのパワ
ーで周波数が2.45GHzのマイクロ波を導入し、プ
ラズマ生成室51を空洞共振器としてガスを共鳴励起さ
せてプラズマを生成させた。そして、この生成したプラ
ズマを試料室53内の基板55周辺に投射させ、前記酸
化タンタル層をエッチングして所定の形状にパターニン
グした。
The sample table 5 of the above-configured apparatus
7, a substrate 55 on which a metal mask having a predetermined shape is formed on the tantalum oxide layer is placed, and the reaction gas supply systems 51g and 53g are used to supply O in the plasma generation chamber 51 and the sample chamber 53.
2 for 360 sccm, CF 4 for 40 sccm, total pressure 1t
orr, and a magnetic field necessary for electron cyclotron resonance excitation is formed by the exciting coil 54, and a microwave with a frequency of 2.45 GHz with a power of 1 kW is introduced into the plasma generation chamber 51 through the microwave introduction port 51c to generate plasma. The chamber 51 was used as a cavity resonator to resonantly excite the gas to generate plasma. Then, the generated plasma was projected around the substrate 55 in the sample chamber 53, and the tantalum oxide layer was etched to be patterned into a predetermined shape.

【0056】本実施例に係る方法により作製された酸化
タンタル内蔵コンデンサのリーク電流は、実施例3の場
合が3.04×10−10 A、実施例4の場合が1.
03×10-10 Aと、実施例1、2に係る場合と比較し
てもさらに小さい値であった。
The leakage current of the tantalum oxide built-in capacitor manufactured by the method according to this embodiment is 3.04 × 10 −10 A in the case of the third embodiment, and is 1.40 in the case of the fourth embodiment.
The value was 03 × 10 −10 A, which was even smaller than that in the cases of Examples 1 and 2.

【0057】なお、前記実施例3及び4の場合の製品歩
留りを実施例1〜2と同様に測定したところ、その製品
歩留りは共に80%以上であった。
When the product yields of Examples 3 and 4 were measured in the same manner as in Examples 1 and 2, the product yields were both 80% or more.

【0058】[比較例1及び2]エッチング工程以外
は、上記実施例1〜2と全く同様の条件で酸化タンタル
内蔵コンデンサを作製した。従って、本比較例では、エ
ッチング工程のみを説明する。なお、酸化タンタル層の
厚さが4000Åの厚さのものを比較例1とし、酸化タ
ンタル層の厚さが8000Åの厚さのものを比較例2と
する。
[Comparative Examples 1 and 2] A tantalum oxide built-in capacitor was manufactured under exactly the same conditions as in Examples 1 and 2 except for the etching step. Therefore, in this comparative example, only the etching process will be described. A tantalum oxide layer having a thickness of 4000Å is referred to as Comparative Example 1, and a tantalum oxide layer having a thickness of 8000Å is referred to as Comparative Example 2.

【0059】エッチング工程として、その表面に所定パ
ターンのメタルマスクが形成された酸化タンタル層を有
する基板を、20重量%濃度のフッ酸溶液に15秒浸漬
してエッチングを行った。
In the etching step, a substrate having a tantalum oxide layer on the surface of which a metal mask having a predetermined pattern was formed was immersed in a hydrofluoric acid solution having a concentration of 20% by weight for 15 seconds for etching.

【0060】得られた酸化タンタル内蔵コンデンサのリ
ーク電流は、比較例1の場合が9.21×10-8A、比
較例2の場合が3.12×10-8Aと、実施例1〜4で
酸化タンタル層が同じ厚さのものと比較すると、いずれ
の場合も約2倍以上リーク電流の値が大きかった。
The leakage current of the obtained capacitor containing tantalum oxide was 9.21 × 10 −8 A in the case of Comparative Example 1 and 3.12 × 10 −8 A in the case of Comparative Example 2. In comparison with the case where the tantalum oxide layer had the same thickness in No. 4, the leakage current value was about twice as large in any case.

【0061】なお、前記比較例1〜2の場合の製品歩留
りを実施例1〜2と同様に測定したところ、その製品歩
留りは50%以下と、実施例1〜4と比べて低い値であ
った。
When the product yields of Comparative Examples 1 and 2 were measured in the same manner as in Examples 1 and 2, the product yield was 50% or less, which is a low value as compared with Examples 1 to 4. It was

【0062】以上説明したように実施例に係る多層配線
基板における酸化タンタル内蔵コンデンサの作製方法に
あっては、基板上に所定パターンのAlよりなる下層電
極を形成する下層電極形成工程と、形成された前記下層
電極を含む領域に酸化タンタル層を形成する酸化タンタ
ル層形成工程と、前記酸化タンタル層の表面に所定パタ
ーンのAlよりなるメタルマスクを形成するメタルマス
ク形成工程と、前記メタルマスクをマスクとし、Arを
用いて発生させたプラズマガス、又はO2 とCF4 用い
て発生させたプラズマガスにより前記酸化タンタル層を
エッチングするエッチング工程と、前記メタルマスクを
含むAlよりなる上層電極を形成する上層電極形成工程
とを含むので、前記エッチング工程においては、従来の
湿式法と比べて安全にかつ高い信頼性でエッチングを行
うことができ、また前記上層電極形成工程においては、
メタルマスクをそのまま上層電極の一部として使用でき
るので、コンデンサの作製工程を簡略化することができ
る。
As described above, in the method of manufacturing the tantalum oxide built-in capacitor in the multilayer wiring substrate according to the embodiment, the lower layer electrode forming step of forming the lower layer electrode made of Al in a predetermined pattern on the substrate is performed. And a step of forming a tantalum oxide layer in a region including the lower electrode, a step of forming a metal mask of Al having a predetermined pattern on the surface of the tantalum oxide layer, and a step of masking the metal mask. And an etching step of etching the tantalum oxide layer with a plasma gas generated using Ar or a plasma gas generated using O 2 and CF 4, and an upper layer electrode made of Al including the metal mask is formed. Since it includes an upper layer electrode forming step, the etching step is safer than the conventional wet method. In addition, it is possible to perform etching with high reliability, and in the upper electrode forming step,
Since the metal mask can be used as it is as a part of the upper electrode, the manufacturing process of the capacitor can be simplified.

【0063】このため、実施例に係る酸化タンタル内蔵
コンデンサの作製方法では、製品の歩留を70%以上
と、従来の製品の歩留(50%以下)に比べて向上させ
ることができ、リーク電流が小さく、信頼性の高いコン
デンサを提供することができる。
Therefore, in the method of manufacturing the tantalum oxide built-in capacitor according to the embodiment, the product yield can be improved to 70% or more as compared with the conventional product yield (50% or less), and the leakage It is possible to provide a highly reliable capacitor having a small current.

【0064】[0064]

【発明の効果】以上詳述したように本発明に係る多層配
線基板における酸化タンタル内蔵コンデンサの作製方法
にあっては、基板上に所定パターンの下層電極を形成す
る下層電極形成工程と、下層電極を含む領域に酸化タン
タル層を形成する酸化タンタル層形成工程と、前記酸化
タンタル層の表面に所定パターンのメタルマスクを形成
するメタルマスク形成工程と、前記メタルマスクをマス
クとしてプラズマガスにより前記酸化タンタル層をエッ
チングするエッチング工程と、前記メタルマスクを含む
上層電極を形成する上層電極形成工程とを含むので、前
記エッチング工程においては、従来の湿式法と比べて安
全にかつ高い信頼性でエッチングを行うことができ、ま
た前記上層電極形成工程においては、メタルマスクをそ
のまま上層電極の一部として使用できるので、コンデン
サの作製工程を簡略化することができる。
As described above in detail, in the method of manufacturing a tantalum oxide built-in capacitor in a multilayer wiring board according to the present invention, a lower layer electrode forming step of forming a lower layer electrode of a predetermined pattern on the substrate, and a lower layer electrode A tantalum oxide layer forming step of forming a tantalum oxide layer in a region including a metal mask forming step of forming a metal mask having a predetermined pattern on the surface of the tantalum oxide layer; Since the method includes an etching step of etching a layer and an upper electrode forming step of forming an upper electrode including the metal mask, the etching step is safer and more reliable than the conventional wet method. In addition, in the upper electrode forming step, the metal mask is used as it is for the upper electrode. Since can be used as part, it is possible to simplify the manufacturing process of the capacitor.

【0065】このため、本発明に係る酸化タンタル内蔵
コンデンサの作製方法では、製品の歩留を従来に比べて
向上させることができ、リーク電流が小さく、信頼性の
高いコンデンサを提供することができる。
Therefore, in the method of manufacturing a tantalum oxide-containing capacitor according to the present invention, the product yield can be improved as compared with the conventional product, and a capacitor having a small leak current and high reliability can be provided. .

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明に係る多層配線基板における酸化タンタ
ル内蔵コンデンサの作製方法の各工程を模式的に示した
断面図である。
FIG. 1 is a cross-sectional view schematically showing each step of a manufacturing method of a tantalum oxide built-in capacitor in a multilayer wiring board according to the present invention.

【図2】実施例に用いられたプラズマエッチング装置を
模式的に示した断面図である。
FIG. 2 is a cross-sectional view schematically showing a plasma etching apparatus used in an example.

【図3】実施例に用いられたECR励起によりプラズマ
を発生させる装置を模式的に示した断面図である。
FIG. 3 is a cross-sectional view schematically showing an apparatus for generating plasma by ECR excitation used in an example.

【図4】従来の多層配線基板における酸化タンタル内蔵
コンデンサの作製方法の各工程を模式的に示した断面図
である。
FIG. 4 is a cross-sectional view schematically showing each step of a method for manufacturing a tantalum oxide built-in capacitor in a conventional multilayer wiring board.

【符号の説明】[Explanation of symbols]

11 基板 12 下層電極層 13 酸化タンタル層 14 メタルマスク層 15 プラズマガス 16 上層電極層 11 Substrate 12 Lower Electrode Layer 13 Tantalum Oxide Layer 14 Metal Mask Layer 15 Plasma Gas 16 Upper Electrode Layer

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】 基板上に所定パターンの下層電極を形成
する下層電極形成工程と、前記下層電極を含む領域に酸
化タンタル層を形成する酸化タンタル層形成工程と、前
記酸化タンタル層の表面に所定パターンのメタルマスク
を形成するメタルマスク形成工程と、前記メタルマスク
をマスクとしてプラズマガスにより前記酸化タンタル層
をエッチングするエッチング工程と、前記メタルマスク
を含む上層電極を形成する上層電極形成工程とを含むこ
とを特徴とする多層配線基板における酸化タンタル内蔵
コンデンサの作製方法。
1. A lower electrode forming step of forming a lower electrode of a predetermined pattern on a substrate, a tantalum oxide layer forming step of forming a tantalum oxide layer in a region including the lower electrode, and a predetermined surface of the tantalum oxide layer. A metal mask forming step of forming a patterned metal mask, an etching step of etching the tantalum oxide layer with a plasma gas using the metal mask as a mask, and an upper layer electrode forming step of forming an upper layer electrode including the metal mask A method of manufacturing a tantalum oxide-containing capacitor in a multilayer wiring board, comprising:
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Cited By (3)

* Cited by examiner, † Cited by third party
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JP2006128309A (en) * 2004-10-27 2006-05-18 Shinko Electric Ind Co Ltd Capacitor device and its manufacturing method
JP2006156934A (en) * 2004-12-01 2006-06-15 Samsung Electro Mech Co Ltd Printed board with built-in capacitor and its manufacturing method

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006032658A (en) * 2004-07-16 2006-02-02 Toppan Printing Co Ltd Manufacturing method of multilayer wiring board with built-in capacitor
JP4501570B2 (en) * 2004-07-16 2010-07-14 凸版印刷株式会社 Manufacturing method of multilayer wiring board with built-in capacitor
JP2006128309A (en) * 2004-10-27 2006-05-18 Shinko Electric Ind Co Ltd Capacitor device and its manufacturing method
JP2006156934A (en) * 2004-12-01 2006-06-15 Samsung Electro Mech Co Ltd Printed board with built-in capacitor and its manufacturing method

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