JPH07334539A - 論理回路合成処理方法 - Google Patents

Abstract

(57)【要約】 【目的】機能マクロで表される機能図からゲートセルで
表される回路図を作成する自動回路合成方法に関し、入
力が機能図のときでも論理圧縮処理ができ、また局所的
な変更をした機能図のレイアウトやり直し時に、回路図
の素子名，ネット名が変更箇所以外変わらないようにし
て、部分的レイアウトを可能にするものである。 【構成】 組合せ回路からなるサブ回路を自動的に括り
出して論理式を生成し、論理圧縮する。機能図内の任意
の一つの組合せ論理素子に着目し、該着目した論理素子
に接続する全てのネットについて、該ネットの反対側に
接続される素子が組合せ論理素子か否かを調べ、組合せ
論理素子の場合には、括りださんとする組合せ回路の構
成素子として取込み、非組合せ論理素子の場合には入出
力端子として組合せ回路に取込むとともにそれ以上の探
索を打切り、次いで上記処理により新たに取り込まれた
組合せ論理素子について、上記処理を順次行い、所定の
制限値に達したら括り出し終了とする。またマッピング
時に機能マクロとセルとの対応関係テーブルを生成し
て、参照しながら関連する名前をセルに付与する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、テクノロジーに依存し
ない素子で構成される機能図からテクノロジーに依存す
る素子で構成される回路を作成する自動回路合成方法に
関する。

【０００２】ＬＳＩ回路設計において、入力機能記述
（機能図）の機能をシミュレーションで確認した後、テ
クノロジーに依存した素子（スタンダードセルやゲート
アレイのセル等）からなる回路を自動合成する。そのと
き、機能図と同一機能をもつセルによる論理回路を、冗
長度を無くしてなるべく小さい面積で実現できるように
する必要がある。そして、そのようにして得られた回路
図を基に、トランジスタの配置，信号線の配線等を決め
る処理（以後レイアウトと呼ぶ）を行う。その結果、Ｌ
ＳＩ回路が正しく動作できるようにレイアウトできない
場合があるので、元の機能図を変更して、再合成後に再
レイアウトを行う。再レイアウト処理は、以前のレイア
ウト結果にを基に、変更後の回路の差分を素子とネット
を名前で識別し、差分の部分のみを配置，配線しなおせ
ば処理時間の短縮をはかることができる。

【０００３】本発明は、機能図からテクノロジーに依存
した回路図を生成するときに、冗長性を排除する論理圧
縮処理が適用できるようにして、生成された論理回路が
小面積で実現できるようにし、また局所的な変更をした
機能図のレイアウトやり直し時に、回路図の素子名，ネ
ット名が変更箇所以外変わらないようにして、部分的レ
イアウトを可能にするものである。

【０００４】

【従来の技術】論理回路合成処理の一般的流れを図17に
示す。入力１は、対象とする論理機能を表す真理値表、
２段積和形論理式、またはその真理値表や論理式がつな
がった多段ネットワーク等を機能記述言語で記述したも
のであり、最終出力はゲートアレイやスタンダードセル
等のテクノロジーに依存したゲートセルのネットリスト
で表された回路図 5である。

【０００５】このような論理合成処理における内部処理
方式として、さまざまなものが提案されているが、一般
的にはテクノロジー非依存な論理式の多段ネットワーク
を生成する部分２と、そのネットワークを実際の回路に
変換する部分４とに分けられる。

【０００６】テクノロジー非依存な処理では、与えられ
た論理式をより簡単な論理式に変換したり、論理式の中
の共通部分を括り出すことによって、論理の冗長度を排
除した多段論理ネットワークを生成する論理圧縮処理２
１と、論理圧縮された多段論理式を機能マクロ（ＡＮ
Ｄ、ＯＲ等）の接続関係で表すネットリスト生成処理２
２が行われる。機能マクロのネットワークで表現された
論理回路を機能図と称する。

【０００７】論理圧縮処理２１は、論理機能を論理式の
形で表現する機能記述言語を用いて記述された対象とす
る論理回路を、論理の冗長性を削除して同一出力論理を
有するより素子数の少ない論理回路に圧縮するものであ
り、これまでに種々の効果的な論理圧縮処理が実用化さ
れている。

【０００８】そしてこのようにして論理圧縮された多段
論理式から、テクノロジー非依存の基本論理素子（機能
マクロ）とその接続関係を示すネットとで表現される機
能図３を生成し、該機能図をテクノロジー依存のゲート
アレイセル等とその接続関係を示すネットとで表現され
る回路図に変換（マッピング）する。この変換におい
て、素子やネットが生成、消滅するので機能図上のそれ
とは異なる新たな名前を付与する。このようにして生成
された回路図について、実際のＬＳＩチップ上でのセル
の配置と配線とを決定するレイアウト処理が行われる。

【０００９】ところで、場合によってはこれらの一連の
処理の対象となる論理回路を機能記述言語を用いて表現
することを行わずに、当初から、テクノロジー非依存の
機能マクロ（ＡＮＤ、ＯＲ、Ｄ−ＦＦ等の機能を示す素
子名）とそれらの間の接続関係を指定するネットとから
表現された機能図１' で表現されることがある。この機
能図の例を図10に示す。しかし、この機能図は、機能記
述言語で表現されていないため、図17のルートＡの手順
で既存の論理圧縮処理２１を行うことが困難でありこれ
まではほとんど行われていなかった。

【００１０】また、テクノロジー依存の合成処理におい
ては、図18(a) に示すように、入力記述である機能図a-
1 をテクノロジー依存の素子（ゲートアレイのセル等）
からなる回路図a-2 にマッピングする。そして、該マッ
ピングされた回路図の素子やネットに名称を付与する。
従来技術においては、マッピング後の回路図を構成する
素子やネットに対する素子名, ネット名の付与方法とし
ては、右側に示すように該回路内で識別可能なユニーク
な名前であればよいということで、プリフックス＋追番
で名前を付与する。、回路図を表現する内部データの並
びの順に追番を付加する( 例えば図右側に示す如く、合
成後の回路図上の素子について〜の順に素子名を追
番で付与する) 等で行っていた。

【００１１】そして最初の機能図から生成した回路図a-
2 を実際のゲートアレイ上で実現するためのレイアウト
を行った結果、回路の動作条件等を満足するようにはレ
イアウトできなかった場合には、図18(b) に示す如く、
該レイアウト不能の部分に対応する論理機能を別の論理
回路で表現する変更( 素子Ａ，Ｃ間に素子Ｂを追加）を
行った機能図b-1 で再度マッピングの処理を行い、b-2
の回路図にマッピングする( 図17のルートＢ参照）。し
かし、上記の如き回路図の素子、ネットの名称付加方法
では、入力記述の局所的な変更により、回路図を表現す
るための内部データ並びの途中に変更箇所のデータが挿
入されるので、それ以降の追番を付与している内部デー
タの順番がズレてしまい、機能図や回路図が変更してい
ないにも拘わらず、図の右側に示すようにマッピング後
の素子の名称が変化してしまうという問題があった

【００１２】

【発明が解決しようとする課題】前述の如く、対象とす
る論理回路が機能図で表現されている場合には、論理式
が生成されないため、論理圧縮処理を施すことが困難で
あり、論理回路の最適化が行われず冗長な回路が合成さ
れるという問題があった。

【００１３】また、機能図から回路図にマッピングする
際に、論理ゲートやネットが追加されると、機能図と回
路図とで機能マクロと回路図上の素子名との関連が失わ
れるため、合成工程以降で発生したエラー箇所と元の機
能図との対応が判りにくくなり、自動合成結果の解析に
面倒になる。また、入力記述である機能図の局所的な回
路変更の後の再合成をすると、回路変更部分以外の素子
名, ネット名にも変更が波及するので、変更後の回路に
ついて再レイアウト時に全体を対象としたレイアウトを
最初からやり直す必要があり、レイアウト処理時間がか
かるという問題もあった。

【００１４】本発明は上記課題に鑑み、創出されたもの
で、機能図表現の論理回路に対して論理圧縮を可能と
し、また回路図上でのテクノロジー依存素子やネットの
名前を機能図と関連付けられるようにした論理合成処理
方法を提供することを目的とする。

【００１５】

【課題を解決するための手段】図１は、本発明の論理回
路自動合成処理方法の原理構成図である。第一発明にお
いては、入力された機能図1'から論理式で表現可能な組
合せ論理素子のみで構成されるサブ回路を括りだす（Ｓ
１）。

【００１６】このサブ回路の括り出しは、機能図内の任
意の一つの組合せ論理素子( 組合せ論理素子とは、入力
値だけから出力値が決まるAND,NAND,OR,NOR,INV,CONST
等のゲートを言う) に着目し、該着目した論理素子に接
続する全てのネットについて、該ネットの反対側に接続
される素子が組合せ論理素子か否かを調べ、組合せ論理
素子の場合には、括りださんとする組合せ回路の構成素
子として取込み、非組合せ論理素子の場合には入出力端
子として組合せ回路に取込むとともにそれ以上の探索を
打切る。

【００１７】次いで上記処理により新たに取り込まれた
組合せ論理素子について、上記処理を順次行い、所定の
制限値に達したら、ネットの反対側を入出力端子として
括り出し終了とするようにして行う。この所定の制限値
として、サブ回路に含まれる組合せ論理素子数、入出力
端子数、論理式の段数等を指定することによって、サブ
回路の規模を適宜に制限する。

【００１８】次いで、上記により括り出されたサブ回路
を論理式で表現し（S2) 、次いで該論理式で表現された
サブ回路に対して論理圧縮処理を行い（S3) 、論理圧縮
後の論理式で表されたサブ回路をテクノロジー非依存の
機能マクロとネットとで表現された機能図に変換する(S
4)。

【００１９】そして、この機能図をテクノロジー依存の
ゲートセル等で表現された回路図に変換( マッピング)
する(S5)。第二発明においては、マッピング（S5) の際
に、変換後の素子およびネットと、機能図上の機能マク
ロおよびネットとの対応関係を管理する対応関係テーブ
ルＴを設けて変換を行い、生成された回路図の素子，ネ
ットに名前を付与する際には、該対応関係テーブルを参
照して、機能図における元の機能マクロまたはネットの
名前を含む名前を付与するようにする。また、元の機能
図の機能マクロと非関連に、回路図上のネットに新たに
挿入された素子に対しては、該ネットの名前を含む素子
名を付与し、さらに、変換途中で新たに発生したネット
に対しては、該ネットの信号供給側の素子と端子の名前
を含む名前を付与するようにする。

【００２０】

【作用】上記サブ回路括り出し処理を機能図内の括り出
し可能なすべてのサブ回路に対して繰り返し行うこと
で、機能記述言語からの論理データに使用しいている論
理圧縮処理を機能図からの回路データに対して適用させ
ることが可能となる。また現用されている論理圧縮処理
は、処理対象となる論理データの論理素子数・入出力端
子数等によって、処理時間及び使用メモリ等に大きく影
響し、大規模な回路によっては、論理圧縮処理が物理的
に不可能になる場合もある。本発明では、機能図からの
サブ回路の括りだしを自動的に行う際に、作成する論理
データの論理素子数、段数、及び入出力端子数等の上限
を指定する事によって括りだす論理回路の回路規模の設
定を可能とするものである。これにより、論理圧縮処理
が物理的に不可能となる事は無くなる。また機能図上の
任意の組合せ論理素子から出発して接続するネットを辿
って接続するゲートを取り込むことによって芋づる式に
組合せ論理回路部分を括り出すので、再試行することな
く一度で所望規模のサブ回路を括りだすことができ、効
率が良い。

【００２１】また、第二発明によれば、生成したテクノ
ロジ依存の回路図上の素子( セル)やネットは、全て元
の機能図の機能マクロやネットの名前を含んでいるの
で、生成した回路と機能図の詳細を調べなくても素子名
から一目で元の機能マクロがわかる。これにより、合成
工程以降で発生したエラー 箇所と元の機能図との対応がす
ぐわかり、自動合成結果の解析が行いやすい。また、入
力記述である機能図の局所的な回路変更後に再合成をし
ても、素子名, ネット名の変更が、回路変更箇所以外に
波及しづらく、再レイアウト時を局部的に行えば良いの
で、レイアウト処理時間の大幅な短縮をはかることがで
きる。厳密に、機能図の変更箇所以外は、変更されない
ようにするためには、合成処理において、元の機能図と
変更後の機能図を比較し、変更箇所のみ再合成して、そ
の回路と元の機能図から生成された回路の該当部分を置
換する等の大掛かりな仕組みが必要だが、本発明による
名前付与方式によれば、レイアウト工程に発生する局所
的な機能図の変更は、合成後の回路にも局所的な変更に
とどめることができる。

【００２２】

【実施例】以下、図２〜図16により本発明の実施例を説
明する。図２〜図８は、第一発明である論理圧縮処理に
ついての実施例である。

【００２３】図２は論理圧縮の対象となる機能図の一部
を示すもので、この図内のゲート素子（組合せ論理素子
の機能マクロ）を括り出しながら、図３に示す論理式を
表す論理データに変換する手順を、図４〜６の括り出し
／論理データ生成の処理フローを参照しつつ説明する。

【００２４】論理データは、図３中の端子テーブル、
接続テーブル、論理テーブルからなり、このように
変換された論理データは、論理式を表現しており、次工
程の論理圧縮処理の入力としてそのまま用いることがで
きるものである。

【００２５】ゲートの括り出しに際して、着目したゲー
ト（組合せ論理素子の機能マクロ）について、該ゲート
に関するデータを収納したゲートテーブルのポインタで
あるgate−list、そのゲートの端子に関するデータを収
納した端子テーブルのポインタであるex−list、そのゲ
ートと同一論理の論理式を示す論理テーブルとを作成
し、このゲートに接続されているネットを辿って、次次
にゲートを括り出し、該括り出したゲートとその端子を
gate−listとex−listに追加登録し、論理テーブルを新
たに作成する。図２、図３の具体例では、ゲートg1から
括りだしを開始するので、gate−lsitにg1を登録する。
ex−listには、そのゲートの入出力端子、即ちg1-0、g1
-1、g1-2、g1-3を登録する。そして、図３の論理式とし
て、g1と同論理の論理テーブルG1 <AND>を作成する。

【００２６】次に、図４に示すように、ex−listに登録
した端子を先頭から順に読みだし(S11,S12) 、その端子
の接続するネットを読出し(S13) て、そのネットの入力
側の接続先について処理する（S14)。

【００２７】入力側の処理（S14)のフローの詳細( 図5)
は、以下の如くである。入力側に接続されているゲート
素子が、gate−listに登録済のゲート（論理テーブル作
成済）かを調べ(S141)、登録ずみの場合(S147)、変数CO
N1に該当論理テーブルのアドレスを登録する(S148)。

【００２８】S141にて論理テーブル未作成の新規のゲー
トの場合、ゲート数が以内なら( S142) 、gate−lsit、
ex−listに追加登録し( S143,144) 、ゲートカウント数
を１増やし( S 145)、そのゲートの論理テーブルを新た
に作成し、変数CON1に新規作成した論理テーブルを登録
する(S146)。

【００２９】S149にてゲート以外の素子の場合、入力の
端子テーブル作成、変数CON1に作成した端子テーブルを
登録する(S150)。当該ネットの出力側に、作成した論理
式の端子テーブルを接続する（S151) 。この接続によ
り、括り出されたサブ回路がこの端子テーブルを介して
元のままの機能図にブランチ接続された状態となる。

【００３０】図３の場合、端子g1-1のネットn1の入力側
に接続しているのは外部端子であるから、論理式に入力
の端子テーブルE1を作成し、ネットn1の出力側にE1を追
加接続する。

【００３１】次いで、図４に戻り、当該ネットの出力側
に未処理の接続先があるかどうかを調べる。（S15)。次
いで当該ネットの出力側の接続先が有る場合(S15) に
は、その接続先について図６に示すように以下の如く処
理する（S16)。

【００３２】出力側に接続されているゲート素子が、ga
te−listに登録済のゲート（論理テーブル作成済）かを
調べ(S161)、登録ずみの場合(S167)、変数CON2に該当論
理テーブルのアドレスを登録する(S168)。

【００３３】S161にて論理テーブル未作成の新規のゲー
トの場合、ゲート数が以内なら( S162) 、gate−lsit、
ex−listに追加登録し( S163,164) 、ゲートカウント数
を１増やし(S165)、そのゲートの論理テーブルを新たに
作成し、変数CON2に新規作成した論理テーブルを登録す
る(S166)。

【００３４】S169にてゲート以外の素子の場合、出力の
端子テーブルを作成、変数CON2に作成した端子テーブル
を登録する(S170)。当該ネットの出力側に、作成した論
理式の端子テーブルを接続する（S171) 。この接続によ
り、括り出されたサブ回路がこの端子テーブルを介して
元のままの機能図にブランチ接続された状態となる。

【００３５】次いで、図４に戻り、変数CON1、CON2に登
録した論理テーブルと端子テーブルにそれぞれ接続テー
ブルを作成し、二つの接続テーブルをリンクする(S17)
。ネットの出力先が幾つもある場合、各接続先につい
てS16 、S17 の処理を繰り返す。

【００３６】図２の機能図から図３の論理式への具体的
な処理は以下の通りである。ex＿listの先頭から端子g1
-0を読みだす。端子g1-0のネットn1の入力側に接続して
いるのは外部端子、出力側はゲートg3である。論理式に
入力の端子テーブルE1を作成し、ネットn1の出力側にE1
を追加接続する。gate＿lsitにg3を登録、ex＿listにg3
-0、g3-1、g3-2を登録、図３の論理式として、g3と同論
理の論理テーブルG3 <AND>を作成する。n1の出力側に接
続しているのはゲートg1、ゲートg3および図３の論理式
である。

【００３７】端子テーブルE1とg1の論理テーブルG1を接
続し、ネットn1は処理済とする。ex＿listから次の端子
g1-1を取り出す。g1-1の接続ネットn2について、入力側
はゲート素子ではないので論理式に入力の端子テーブル
E2を作成し、ネットn2の出力側にE2を追加接続する。n2
の出力側に接続しているのはg1と新規ゲートg2と論理式
である。端子テーブルE2と論理テーブルG1を接続する。

【００３８】次いで、新規ゲートg2については、gate＿
listにg2を登録、ゲートg2の端子のうちネットn2に接続
していない端子g2-1、g2-2をex＿listに追加登録、論理
テーブルG2 <AND>を作成する。

【００３９】端子テーブルE2と論理テーブルG2を接続
し、n2を処理済とする。以上の処理をex＿listの端子に
ついて行うと、ゲート素子で構成された組み合わせ回路
を自動的に括りだし、その組み合わせ回路に対応した図
３で示される論理式を作成することができる。

【００４０】図３の論理式に対して、論理圧縮処理を行
った後の論理式が図７であり、その論理式を機能図に戻
すと図８になる。括り出した組合せ回路の論理式に対し
て論理圧縮処理を行い、その処理が成功した場合はgate
−listに登録したゲート素子をネットリストから削除す
る。論理圧縮処理が失敗する等で、元のゲート素子に戻
したい場合には、作成した論理式を削除する。

【００４１】ネットリストに対して、未処理ゲート素子
の検索・組み合わせ回路の括り出し及び論理式作成・論
理圧縮処理を繰り返すことで、機能図で入力された場合
でも論理圧縮処理を行うことができる。

【００４２】回路規模の調整等を行う場合、図５、図６
のS142、S162における指定ゲート数を、段数・端子数等
に変更する。括り出したサブ回路の論理式の状態がS14
2、S162のに指定した数の上限に達したら、ネットを
追って新規のゲートにぶつかっても、そのゲート素子
は、ゲート以外の素子及び外部端子とぶつかったものと
して処理を行う。その際括らなかったゲート素子は、未
処理ゲートとして別のサブ回路に括り出される。

【００４３】次に、図９〜図１6 により、第二発明であ
るマッピンク時の名前付与法の実施例を説明する。この
実施例では、図10に示す機能マクロで表された機能図か
ら、最終的には図11に示すテクノロジー依存素子を用い
た回路図を生成する場合について説明する。図10の論理
回路の機能は、４ビットの入力データＡ、ＢをＭ００１
のＡＤＤＥＲ機能マクロで加算し、その結果をＭ００３
のＤＦＦ機能マクロでラッチする。そして、ＤＡＴＡ
０，ＤＡＴＡ１の２ビットのコントロールデータをＭ０
０２のデコーダ機能マクロのデコードした結果をＭ００
４のＤＦＦでラッチする。Ｍ００５のＡＮＤ機能マクロ
はコントロールデータで指定されたビットを出力すると
いうものである。そしてこの機能図は、機能マクロの素
子名M001〜M005とそれらの間の接続関係を示すネットN1
〜N13 とから記述されている。

【００４４】図９のマッピング処理フローに従って説明
する。 S51: 先ず機能図を読み込む。 S52: 各機能マクロおよびネットのそれぞれについて、
対応関係データテーブルを作成し、機能マクロおよびネ
ットの名前で参照できるようにしておく。

【００４５】具体的には、図12に示すように、機能図管
理テーブルに、外部端子テーブル、素子テーブル、ネッ
トテーブルそれぞれの先頭テーブルを示すポインタを格
納した外部端子リスト、素子リスト、ネットリスト（以
上は従来技術）に加えて、素子関係対応テーブル、ネッ
ト関係対応テーブルの先頭テーブルを指すポインタを格
納した対応関係データリストを設ける。そして、素子テ
ーブルａ〜ｅ，ネットテーブル ア ，イ ・・・から参照
可能な素子関係対応テーブルＭ００１，Ｍ００２，・・
・とネット関係対応テーブル［0 ］，［１］・・・を準
備し、もとの機能図上での素子名称、ネット名称を覚え
させておくとともに、追番管理データを追番０にセット
する。

【００４６】S53: 各機能マクロのそれぞれに対して、
機能が等価なセルの回路にマッピングする。この結果、
図13の回路図が得られる。例えば、機能図におけるデコ
ーダ機能マクロM002 は二つのインバータセル「い」,
「う」と４つのAND ゲートセル「え」〜「き」に置き換
えられる。

【００４７】マッピング後のテーブル構造は、図13に示
すように、素子リストからM001〜M005のテーブル a〜e
が削除され、ア 〜コ のテーフ゛ルにおきかわる。ネットにつ
いては、N1[3:0] 〜N13 までそのままで、N14,N15 のネ
ットテーブルが追加される。これらのテーブルに機能マク
ロ および元のネットで覚えておいた、対応関係テーブル
を示すポインタがセットされる。N14,N15 上の信号は、
それぞれN3,N4 の信号の論理が反転したものなので、N1
4,N15 のネットテーブルには論理反転のフラグをセット
した上でN3,N4 の対応関係テーブルをセットする。

【００４８】S54: 以上の対応関係テーブルを基に、
以下の如く素子( セル) ア 〜コ とネットに名称を付加す
る。素子( セル) に素子名を付与する。

【００４９】(a) 素子ア の対応関係テーブルから、元の
機能マクロの名前がM001, 追番が０がわかるので、素子
ア の素子名をM00100とし、対応関係テーブル上の追番を
1 にインクリメントしておく。

【００５０】次いで、素子イ の対応関係テーブルから、
元の機能マクロの名前がM002, 追番が0 がわかるので、
素子イ の素子名をM00200とし、対応関係テーブルの追番
を1にインクリメントしておく。

【００５１】次いで、素子ウ の対応関係テーブルから、
元の機能マクロの名前がM002, 追番が1 がわかるので、
素子ウ の素子名をM00201とし、対応関係テーブルの追番
を2にインクリメントする。

【００５２】以下同様にして、回路図上の全ての素子 ア
〜コ に図15で示す如く素子名が付与される。 (b)回路図上のネットにネット名を付与する。

【００５３】N1[0]〜N1[3] は、信号の供給元が外部端
子でヒ゛ット 位置情報があるので、外部端子名とビット位
置情報とかららなるネット名を付与する。即ち、N1[0]
にA0を、N1[1] にA1, N1[2] にA2の如くネット名を付与
する。N2,N3,N4,N5,N13の全ビットのネットに対して同
様にしてネット名を付与する。外部端子に接続していな
いその他のネットには、信号の供給元の素子名＋端子名
からなるネット名を付与する。その結果ネット名は図15
の如くなる。

【００５４】Ｓ55; 次にファンアウト調整を行う。セル
はその採用しているテクノロジーに対応して、出力端子
側に接続可能の負荷の数（ファンアウト数）が決まって
おり、この制限を越えた負荷数を接続すると、回路の正
常な動作が保証されない。そこで、接続される負荷数が
この制限を越える場合には、出力端子側のネットにバッ
ファ素子を新たに追加して、該バッファ素子を介して負
荷に出力を分配する必要がある。そこで、以下の手順に
よりファンアウトの調整を行う。 (a) 各ネットに対して、ファンアウトエラー( 上記の制
限を越えているか否か)をチェックする。

【００５５】例えば、ネットN14,N15 の信号供給元の素
子 イ , ウ に対して、一つの素子しか駆動できないとい
うファンアウト制約があるとすると、N14,N15 はファン
アウトエラーとなる。 (b) そこで、ネットN14,N15 にファンアウト調整用のバ
ッファ素子「さ」, 「し」を挿入し、新たなネットN16,
N17 を生成する。この結果、ファンアウト調整後の回路
図は図11、テーブル構造は図16の如くなる。

【００５６】新たに挿入されたこのバッファ素子に対し
ては、対応する対応関係テーブルがない。また新たなネ
ットN16,N17 は N14,N15と同様になる。 S56: 新たに挿入された素子、ネットに名称を付与す
る。新たに挿入された素子「さ」には、ファンアウト調
整したネットN14 のネット 名＋追番の名前「M00200I00 」
を付与する。そして対応関係テーブルの追番をインクリ
メントして１にしておく。素子「し」についても同様に
「M00201I00 」を付与する。新たに発生したネットN16
には、信号の供給元の素子名が「M00200I00,」端子名が
「A 」なので「M00200I00A」を付加し、N17 には同様に
して「M00201I00A」を付与する。

【００５７】以上の如く、素子名は、機能マクロ の名前＋
追番で付与されるため、生成した回路と機能図の詳細を
調べなくても素子名から一目で元の機能マクロがわか
る。これにより、合成工程以降で発生したエラー箇所と
元の機能図との対応がすぐわかり、自動合成結果の解析
が行いやすい。また、入力記述である機能図の局所的な
回路変更の後の再合成をしても、素子名, ネット名の変
更が回路変更箇所以外に波及しずらく、再レイアウトは
その部分だけを対象とすればよいので、レイアウト処理
時間の大幅な短縮をはかることができる。厳密に、機能
図の変更箇所以外は、変更されないようにするために
は、合成処理において、元の機能図と変更後の機能図を
比較し、変更箇所のみ再合成して、その回路と元の機能
図から生成された回路の該当部分を置換する等の大掛か
りな仕組みが必要だが、本発明による名前付与方式によ
れば、レイアウト工程に発生する局所的な機能図の変更
は、合成後の回路にも局所的な変更にとどめることがで
きる。

【００５８】

【発明の効果】以上説明した如く本発明によれば、機能
図で表現された対象論理回路から任意規模の組合せ論理
回路を自動的に括り出し論理データを生成して論理圧縮
処理を行うので、冗長部分の全く無い品質のよい回路が
生成できる。また、機能図から回路図をマッピングする
際に、回路図上でのテクノロジー依存素子やネットの名
前を機能図の機能マクロやネットと関連付けられるよう
にしたので、回路図の解析の容易化や、再レイアウト時
の処理時間が短縮が可能となる効果がある。

【図面の簡単な説明】

【図１】 本発明の論理合成処理方法の原理図

【図２】 機能マクロで表現された機能図の例

【図３】 図２の機能図から作成した論理式（テーブ
ル）

【図４】 括り出しに関する処理フロー

【図５】 ネットの入力側に対する処理フロー

【図６】 ネットの出力側の処理フロー

【図７】 図３の論理式に論理圧縮処理を施した後の論
理式

【図８】 論理圧縮後の機能図

【図９】 マッピング処理の処理フロー

【図１０】 マッピングの対象とする機能図

【図１１】 ファンアウト調整後の最終回路図

【図１２】 機能マクロと対応関係テーブル

【図１３】 機能マクロからセルへ変換した回路図

【図１４】 サブ回路括り出しに関する処理フロー

【図１５】 付与された素子, ネット名

【図１６】 図11の回路に対応するテーブル構造

【図１７】 論理合成処理の一般的な流れを示す図

【図１８】 素子名が変更される例

【符号の説明】

1'…機能図による入力、５…回路図による出力、Ｓ１…
サブ回路括り出し処理、Ｔ…対応関係テーブル

Claims (8)

【特許請求の範囲】
1. 【請求項１】 テクノロジー非依存の論理素子とネット
   とで表される機能図からテクノロジーに依存する素子に
   基づく回路図に変換する論理回路合成処理方法におい
   て、 前記機能図から論理式で表現可能な組合せ論理素子のみ
   で構成されるサブ回路を括りだし（Ｓ１）、 該括り出されたサブ回路を論理式で表現し（Ｓ２）、 該論理式で表現されたサブ回路に対して論理圧縮処理を
   行い（Ｓ３）、 該論理圧縮されたサブ回路を機能図に変換する（Ｓ
   ４）、処理を含むことを特徴とする論理回路合成処理方
   法。
2. 【請求項２】 前記サブ回路の括りだしは、機能図内の
   任意の一つの組合せ論理素子に着目し、該着目した論理
   素子に接続する全てのネットについて、該ネットの反対
   側に接続される素子が組合せ論理素子か否かを調べ、組
   合せ論理素子の場合には、括りださんとする組合せ回路
   の構成素子として取込み、非組合せ論理素子の場合には
   入出力端子として組合せ回路に取込むとともにそれ以上
   の探索を打切り、次いで上記処理により新たに取り込ま
   れた組合せ論理素子について、上記処理を順次行い、所
   定の制限値に達したらネットの反対側を入出力端子とし
   て、括り出し終了とするようにして行うことを特徴とす
   る請求項１記載の論理回路合成処理方法。
3. 【請求項３】 前記所定の制限値が、括り出したサブ回
   路に含まれる組合せ論理素子数であることを特徴とする
   請求項２記載の論理回路合成処理方法。
4. 【請求項４】 前記所定の制限値が、括り出したサブ回
   路に含まれる入出力端子数であることを特徴とする請求
   項２記載の論理回路合成処理方法。
5. 【請求項５】 前記所定の制限値が、括り出したサブ回
   路に含まれる論理式の段数であることを特徴とする請求
   項２記載の論理回路合成処理方法。
6. 【請求項６】 テクノロジ非依存の機能図からテクノロ
   ジーに依存する素子に基づく回路図に変換する論理回路
   合成処理方法において、 回路図に変換後の素子およびネットと、機能図上の素子
   およびネットとの対応関係を管理する対応関係テーブル
   を生成しつつ変換を行い、変換された回路図の素子，ネ
   ットに名前を付与する際には、該対応関係テーブルを参
   照して、機能図における元の素子またはネットの名前を
   含む名前を付与するようにした処理を含むことを特徴と
   する論理回路合成処理方法。
7. 【請求項７】元の機能図の機能マクロと非関連に、回路
   図上のネットに新たに挿入された素子に対しては、該ネ
   ットの名前を含む素子名を付与するようにしたことを特
   徴とする請求項６記載の論理回路合成処理方法。
8. 【請求項８】変換途中で新たに発生したネットに対して
   は、該ネットの信号供給側の素子と端子の名前を含む名
   前を付与するようにしたことを特徴とする請求項６記載
   の論理回路合成処理方法。