JPH07311758A - Semiconductor integrated circuit and portable electronic equipment using the same - Google Patents
Semiconductor integrated circuit and portable electronic equipment using the sameInfo
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- JPH07311758A JPH07311758A JP6101301A JP10130194A JPH07311758A JP H07311758 A JPH07311758 A JP H07311758A JP 6101301 A JP6101301 A JP 6101301A JP 10130194 A JP10130194 A JP 10130194A JP H07311758 A JPH07311758 A JP H07311758A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】この発明はマイクロプロセッサお
よびこれを利用した機器またはメモリおよびこれを利用
した機器に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a microprocessor and a device using the same, or a memory and a device using the same.
【0002】[0002]
【発明の概要】この発明はマイクロプロセッサあるいは
メモリにおいてデコーダを分割しデコーダのプリチャー
ジをデコードしようとする命令またはアドレス信号に対
応した分割されたデコーダのみに行うことによりプリチ
ャージの電流を節電し動作時の半導体集積回路の消費電
流を低減するようにしたものである。SUMMARY OF THE INVENTION The present invention saves precharge current by operating a microprocessor or memory by dividing a decoder and precharging the decoder only for the divided decoder corresponding to an instruction or address signal to be decoded. In this case, the current consumption of the semiconductor integrated circuit is reduced.
【0003】[0003]
【従来の技術】従来、マイクロプロセッサの消費電力を
低減する手段として低電圧化、あるいはCMOS化があ
り、さらにはマイクロプロセッサの処理を必要としない
間クロック信号を停止いわゆるスリープ状態にする方法
が知られていた。2. Description of the Related Art Conventionally, there have been known methods for reducing the power consumption of a microprocessor, such as lowering of voltage or CMOS, and further, a method of suspending a clock signal while the processing of the microprocessor is not required, a so-called sleep state is known. It was being done.
【0004】[0004]
【発明が解決しようとする課題】しかし、従来の技術の
スリープは、マイクロプロセッサが動作時には無効とい
う欠点があった。この発明は、従来のこのような欠点を
解決するために、マイクロプロセッサ動作時に消費電流
の低減をすることを目的としている。However, the prior art sleep has a drawback that it is disabled when the microprocessor is operating. SUMMARY OF THE INVENTION The present invention has an object to reduce current consumption during microprocessor operation in order to solve the conventional drawbacks described above.
【0005】[0005]
【課題を解決するための手段】上記課題を解決するため
に、この発明はマイクロプロセッサの中のインストラク
ションデコーダに着目しこの消費電流を低減すべくイン
ストラクションデコーダを分割しインストラクションデ
コーダのプリチャージをデコードしようとする命令に対
応した分割されたインストラクションデコーダのみに行
うことによりプリチャージの電流を節電し動作時のマイ
クロプロセッサの消費電流を低減するようにしたもので
ある。In order to solve the above problems, the present invention focuses on an instruction decoder in a microprocessor and divides the instruction decoder to reduce the current consumption and decode the precharge of the instruction decoder. Is performed only in the divided instruction decoder corresponding to the instruction to save the precharge current and reduce the current consumption of the microprocessor during operation.
【0006】本発明の半導体集積回路は低消費電流なの
で、電池で駆動する携帯電子機器にこの半導体集積回路
を用いた場合、電池寿命が長くなる効果がある。携帯電
子機器としては、電池で駆動される電子機器であれば何
でもよい。本発明を適用できる携帯電子機器としては、
リモコン、電子手帳、パソコン、ワープロ、VTR、携
帯電話、カメラ、CDプレイヤー、MDプレイヤー、ラ
ジオ、ゲーム機などがあげられる。Since the semiconductor integrated circuit of the present invention has a low current consumption, when this semiconductor integrated circuit is used in a portable electronic device driven by a battery, it has an effect of prolonging the battery life. The portable electronic device may be any electronic device that is driven by a battery. As a portable electronic device to which the present invention can be applied,
Examples include remote controllers, electronic notebooks, personal computers, word processors, VTRs, mobile phones, cameras, CD players, MD players, radios, and game consoles.
【0007】[0007]
【作用】マイクロプロセッサに入力される命令は、この
命令を一時保存するインストラクションレジスタを経て
インストラクションデコーダにより命令がデコードされ
各種演算あるいはデータの転送がおこなわれる。With respect to the instruction input to the microprocessor, the instruction is decoded by the instruction decoder via the instruction register for temporarily storing the instruction, and various operations or data transfer are performed.
【0008】インストラクションデコーダで命令をデコ
ードさせるためにタイミングコントローラによりPLA
構造のインストラクションデコーダを所定の期間プリチ
ャージする必要がある。ここで、インストラクションデ
コーダを複数のグループに分割し、インストラクション
レジスタに入力される命令をインストラクションレジス
タ前で分割されたインストラクションデコーダに対応す
る選択信号デコーダ回路により発生させ、この選択信号
とタイミングコントローラにより生成された信号によ
り、分割されたインストラクションデコーダのうち必要
部分のみにプリチャージする。このとき、必要でない分
割されたインストラクションデコーダにはプリチャージ
が行われない。これにより、プリチャージで消費される
電流を節電することができる。In order to decode the instruction in the instruction decoder,
It is necessary to precharge the structured instruction decoder for a predetermined period. Here, the instruction decoder is divided into a plurality of groups, and an instruction input to the instruction register is generated by a selection signal decoder circuit corresponding to the instruction decoder divided in front of the instruction register, and is generated by this selection signal and the timing controller. Signal is used to precharge only a necessary part of the divided instruction decoder. At this time, the precharge is not performed on the unnecessary divided instruction decoders. As a result, the current consumed by precharging can be saved.
【0009】[0009]
【実施例】以下添付図を参照しながら本発明の実施例を
説明する。図1は本発明の実施例を示す。図1中5は命
令信号群である。これらの信号はラッチ群8のD入力に
入力される。ラッチのクロックはクロック信号6をイン
バータ11で反転したものとなっておりクロック信号6
の立ち下がりのタイミングで命令信号群をラッチする。
出力信号はラッチ群8のQ出力から出力され、ラッチ出
力信号群15となりこれらははインストラクションデコ
ーダ1と2に入力される。Embodiments of the present invention will be described below with reference to the accompanying drawings. FIG. 1 shows an embodiment of the present invention. Reference numeral 5 in FIG. 1 denotes a command signal group. These signals are input to the D input of the latch group 8. The clock of the latch is obtained by inverting the clock signal 6 by the inverter 11, and the clock signal 6
The command signal group is latched at the falling edge of.
The output signals are output from the Q output of the latch group 8 and become the latch output signal group 15, which are input to the instruction decoders 1 and 2.
【0010】インストラクションデコーダ1、2の出力
であるインストラクションデコーダ出力信号群16はラ
ッチ群14のD入力に入力されクロック信号6によりラ
ッチされる。この出力はラッチ群14のQ出力から出力
され制御信号として使われる。命令信号群5のうちMS
B(Most Significant Bit)にあたる信号線4はプリチャ
ージデコード回路7に入力される。プリチャージデコー
ド回路7の他方の入力はプリチャージ3が入力される。
プリチャージデコード回路7の出力は12と13でおの
おのプリチャージコントロールトランジスタ群9と10
に接続される。プリチャージコントロールトランジスタ
群9と10はおのおのインストラクションデコーダ1と
2に接続される。このプリチャージデコード回路によ
り、いま入力されている命令に対応したプリチャージ信
号12または13がアクティブになりそれぞれプリチャ
ージコントロールトランジスタ群9または10を制御す
る。The instruction decoder output signal group 16 which is the output of the instruction decoders 1 and 2 is input to the D input of the latch group 14 and latched by the clock signal 6. This output is output from the Q output of the latch group 14 and used as a control signal. MS of command signal group 5
The signal line 4 corresponding to B (Most Significant Bit) is input to the precharge decoding circuit 7. The precharge 3 is input to the other input of the precharge decode circuit 7.
The outputs of the precharge decode circuit 7 are 12 and 13, respectively, and the precharge control transistor groups 9 and 10 respectively.
Connected to. Precharge control transistor groups 9 and 10 are connected to instruction decoders 1 and 2, respectively. The precharge decode circuit activates the precharge signal 12 or 13 corresponding to the instruction that is being input, and controls the precharge control transistor group 9 or 10, respectively.
【0011】これによりインストラクションデコーダ1
と2のうち必要とするものだけ給電することができる。As a result, the instruction decoder 1
Only the one you need can be supplied.
【0012】[0012]
【発明の効果】以上説明したように、この発明は動作中
のマイクロプロセッサの消費電流を低減する効果があ
る。また、本発明の半導体集積回路を用いた携帯電子機
器の消費電流も低減できるので、電源として使用される
電池寿命も長くなる効果がある。As described above, the present invention has the effect of reducing the current consumption of the operating microprocessor. Further, since the current consumption of the portable electronic device using the semiconductor integrated circuit of the present invention can be reduced, the life of the battery used as a power source can be extended.
【図1】本発明の実施例を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of the present invention.
【図2】本発明のタイミング図である。FIG. 2 is a timing diagram of the present invention.
【図3】従来の技術を解説する回路図である。FIG. 3 is a circuit diagram illustrating a conventional technique.
1、2 インストラクションデコーダ 3 プリチャージ信号 4 命令信号MSB(Most Significant Bit) 5 命令信号群 6 クロック信号 7 プリチャージデコード回路 8 ラッチ群 9、10 プリチャージコントロールトランジスタ群 11 インバータ 12、13 プリチャージデコード回路出力 14 ラッチ群 15 ラッチ出力信号群 16 インストラクションデコーダ出力信号群 1, 2 Instruction decoder 3 Precharge signal 4 Command signal MSB (Most Significant Bit) 5 Command signal group 6 Clock signal 7 Precharge decode circuit 8 Latch group 9, 10 Precharge control transistor group 11 Inverter 12, 13 Precharge decode circuit Output 14 Latch group 15 Latch output signal group 16 Instruction decoder output signal group
Claims (8)
一時保存するインストラクションレジスタと、この命令
をデコードするインストラクションデコード部と、イン
ストラクションデコーダを動作させるために必要なタイ
ミングコントローラを有するマイクロプロセッサにおい
て、前記インストラクションデコーダを複数のグループ
に分割し、インストラクションレジスタに入力される命
令をインストラクションレジスタ前で分割されたインス
トラクションデコーダに対応する選択信号を発生させこ
の信号と前記タイミングコントローラにより生成された
信号により、前記インストラクションデコーダのうち必
要部分のみにプリチャージすることを特徴とする半導体
集積回路。1. A microprocessor having an instruction register for temporarily storing an instruction input to a microprocessor, an instruction decoding unit for decoding the instruction, and a timing controller necessary for operating the instruction decoder, wherein the instruction decoder is provided. Is divided into a plurality of groups, an instruction input to the instruction register is generated with a selection signal corresponding to the instruction decoder divided in front of the instruction register, and this signal and the signal generated by the timing controller cause the instruction decoder A semiconductor integrated circuit characterized by precharging only a necessary part of the above.
ンストラクションデコーダの分けかたをマイクロプロセ
ッサを動作させるプログラムに使われる命令の使用頻度
に合わせて分割したことを特徴とする請求項1記載の半
導体集積回路。2. The semiconductor integrated circuit according to claim 1, wherein the instruction grouping and the instruction decoder corresponding to the instruction grouping are divided according to the frequency of use of the instructions used in the program for operating the microprocessor. circuit.
するアドレスラッチと、このアドレスをデコードするア
ドレスデコード部と、アドレスデコーダを動作させるた
めに必要なタイミングコントローラを有するメモリにお
いて、前記アドレスデコーダを複数のグループに分割
し、アドレスラッチに入力されるアドレスをアドレスラ
ッチ前で分割されたアドレスデコーダに対応する選択信
号を発生させこの信号と前記タイミングコントローラに
より生成された信号により、前記アドレスデコーダに選
択される必要部分のみにプリチャージすることを特徴と
する半導体集積回路。3. A memory having an address latch for temporarily storing an address input to the memory, an address decoding unit for decoding the address, and a timing controller necessary for operating the address decoder, wherein a plurality of the address decoders are provided. The address input to the address latch is divided into groups, and a selection signal corresponding to the address decoder divided before the address latch is generated. This signal and the signal generated by the timing controller select the address decoder. A semiconductor integrated circuit characterized by precharging only necessary portions.
るアドレスデコーダの分けかたをメモリを動作させるプ
ログラムに使われるアドレスの使用頻度に合わせて分割
したことを特徴とする請求項1記載の半導体集積回路。4. The semiconductor integrated circuit according to claim 1, wherein the grouping of the addresses and the corresponding grouping of the address decoders are divided according to the frequency of use of the addresses used in the program for operating the memory. .
一時保存するインストラクションレジスタと、この命令
をデコードするインストラクションデコード部と、イン
ストラクションデコーダを動作させるために必要なタイ
ミングコントローラを有するマイクロプロセッサにおい
て、前記インストラクションデコーダを複数のグループ
に分割し、インストラクションレジスタに入力される命
令をインストラクションレジスタ前で分割されたインス
トラクションデコーダに対応する選択信号を発生させこ
の信号と前記タイミングコントローラにより生成された
信号により、前記インストラクションデコーダのうち必
要部分のみにプリチャージする半導体集積回路を用いた
ことを特徴とする携帯電子機器。5. A microprocessor having an instruction register for temporarily storing an instruction input to the microprocessor, an instruction decoding section for decoding the instruction, and a timing controller necessary for operating the instruction decoder, wherein the instruction decoder is provided. Is divided into a plurality of groups, an instruction input to the instruction register is generated with a selection signal corresponding to the instruction decoder divided in front of the instruction register, and this signal and the signal generated by the timing controller cause the instruction decoder A portable electronic device characterized by using a semiconductor integrated circuit for precharging only a necessary part of the circuit.
ンストラクションデコーダの分けかたをマイクロプロセ
ッサを動作させるプログラムに使われる命令の使用頻度
に合わせて分割した半導体集積回路を用いたことを特徴
とする請求項5記載の携帯電子機器。6. A semiconductor integrated circuit is used in which instruction groups and instruction decoders corresponding thereto are divided according to the frequency of use of instructions used in a program for operating a microprocessor. Item 5. The portable electronic device according to item 5.
するアドレスラッチと、このアドレスをデコードするア
ドレスデコード部と、アドレスデコーダを動作させるた
めに必要なタイミングコントローラを有するメモリにお
いて、前記アドレスデコーダを複数のグループに分割
し、アドレスラッチに入力されるアドレスをアドレスラ
ッチ前で分割されたアドレスデコーダに対応する選択信
号を発生させこの信号と前記タイミングコントローラに
より生成された信号により、前記アドレスデコーダに選
択される必要部分のみにプリチャージする半導体集積回
路を用いたことを特徴とする携帯電子機器。7. A memory having an address latch for temporarily storing an address input to the memory, an address decoding unit for decoding the address, and a timing controller necessary for operating the address decoder, wherein a plurality of the address decoders are provided. The address input to the address latch is divided into groups, and a selection signal corresponding to the address decoder divided before the address latch is generated. This signal and the signal generated by the timing controller select the address decoder. A portable electronic device using a semiconductor integrated circuit for precharging only a necessary portion.
るアドレスデコーダの分けかたをメモリを動作させるプ
ログラムに使われるアドレスの使用頻度に合わせて分割
した半導体集積回路を用いたことを特徴とする請求項5
記載の携帯電子機器。8. A semiconductor integrated circuit is used in which the grouping of addresses and the corresponding grouping of address decoders are divided according to the frequency of use of addresses used in programs for operating a memory. 5
The portable electronic device described.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6101301A JPH07311758A (en) | 1994-05-16 | 1994-05-16 | Semiconductor integrated circuit and portable electronic equipment using the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6101301A JPH07311758A (en) | 1994-05-16 | 1994-05-16 | Semiconductor integrated circuit and portable electronic equipment using the same |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07311758A true JPH07311758A (en) | 1995-11-28 |
Family
ID=14296996
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6101301A Pending JPH07311758A (en) | 1994-05-16 | 1994-05-16 | Semiconductor integrated circuit and portable electronic equipment using the same |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07311758A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6795930B1 (en) * | 2000-01-14 | 2004-09-21 | Texas Instruments Incorporated | Microprocessor with selected partitions disabled during block repeat |
-
1994
- 1994-05-16 JP JP6101301A patent/JPH07311758A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6795930B1 (en) * | 2000-01-14 | 2004-09-21 | Texas Instruments Incorporated | Microprocessor with selected partitions disabled during block repeat |
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