JPH07297352A - Semiconductor device - Google Patents
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- JPH07297352A JPH07297352A JP9036794A JP9036794A JPH07297352A JP H07297352 A JPH07297352 A JP H07297352A JP 9036794 A JP9036794 A JP 9036794A JP 9036794 A JP9036794 A JP 9036794A JP H07297352 A JPH07297352 A JP H07297352A
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- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、特に樹脂封止形ＬＳＩ
パッケージを用いたＬＯＣ（Lead On Chip）構造を有す
る半導体装置に関する。BACKGROUND OF THE INVENTION The present invention is particularly applicable to resin-sealed LSIs.
The present invention relates to a semiconductor device having a LOC (Lead On Chip) structure using a package.
【０００２】[0002]
【従来の技術】電源電圧供給用および基準電圧供給用の
バスバーリードを備えたＬＯＣ構造を有する半導体装置
については、特開昭６１−２４１９５９号公報、特開平
４−１１４４３８号公報および特開平４−２８７３５６
号公報等に詳しく説明されている。上記特開昭６１−２
４１９５９号公報、特開平４−１１４４３８号公報およ
び特開平４−２８７３５６号公報等に開示された半導体
装置では、半導体チップに形成される電気回路に電源電
圧を供給するバスバーリードと基準電圧を供給するバス
バーリードとがそれぞれ設けられ、これら各々のバスバ
ーリードによって電源電圧と基準電圧とが電気回路にそ
れぞれ供給される構造になっている。2. Description of the Related Art A semiconductor device having a LOC structure having bus bar leads for supplying a power supply voltage and a reference voltage is disclosed in JP-A-61-241959, JP-A-4-114438 and JP-A-4-114438. 287356
It is described in detail in Japanese Patent Publication No. JP-A-61-2
In the semiconductor devices disclosed in JP-A-41959, JP-A-4-114438 and JP-A-4-287356, a bus bar lead for supplying a power supply voltage and a reference voltage are supplied to an electric circuit formed on a semiconductor chip. Busbar leads are respectively provided, and the power supply voltage and the reference voltage are supplied to the electric circuit by the busbar leads.
【０００３】[0003]
【発明が解決しようとする課題】ところで、近年、ＤＲ
ＡＭ（Dynamic Random Access Memory）は、記憶するデ
ータのビット数が８ビットから１６ビットへ、更には３
２ビットへと増えており、これに従って、メモリ回路か
ら読みだされたデータをＤＲＡＭの外部へ出力する出力
バッファの数が８個から１６個へ、更には３２個へと増
大している。そして、これら多数の出力バッファが同時
に動作した場合、メモリ回路に電源電圧あるいは基準電
圧を供給するバスバーリードに出力バッファの数に比例
した大きな電流が流れるため、電源電圧および基準電圧
に電圧変動が生じ、この出力バッファの電圧変動が入力
回路の誤動作を引き起こすという問題がある。By the way, in recent years, DR
In AM (Dynamic Random Access Memory), the number of bits of data to be stored is changed from 8 bits to 16 bits, and further 3 bits.
The number of output buffers has increased to 2 bits, and accordingly, the number of output buffers for outputting the data read from the memory circuit to the outside of the DRAM has increased from 8 to 16 and further to 32. When a large number of these output buffers operate simultaneously, a large current proportional to the number of output buffers flows in the bus bar lead that supplies the power supply voltage or the reference voltage to the memory circuit, causing voltage fluctuations in the power supply voltage and the reference voltage. There is a problem that the voltage fluctuation of the output buffer causes a malfunction of the input circuit.
【０００４】本発明は上述する問題点に鑑みてなされた
もので、バスバーリードを入力回路用と出力回路用とに
それぞれ設け、出力回路の動作による電源電圧あるいは
基準電圧の変動が、入力回路の誤動作を引き起こさない
半導体装置の提供を目的とする。The present invention has been made in view of the above-mentioned problems, and bus bar leads are provided for the input circuit and the output circuit, respectively, and fluctuations in the power supply voltage or the reference voltage due to the operation of the output circuit cause the input circuit to change. An object of the present invention is to provide a semiconductor device that does not cause a malfunction.
【０００５】[0005]
【課題を解決するための手段】請求項１記載の半導体装
置は、上記問題を解決するために、外部からの信号を受
け入れる入力回路と外部へ信号を出力する出力回路が少
なくとも形成された半導体チップ上に、インナーリード
とバスバーリードを配置し、前記インナーリードとバス
バーリードとをボンディングワイヤにより、半導体チッ
プ上のボンディングパッドに結線したリード・オン・チ
ップ構造を有する半導体装置であって、電源電圧供給用
のバスバーリードと基準電圧供給用のバスバーリードの
うち、少なくとも一方が前記出力回路に接続されたもの
と前記入力回路に接続されたものとに分離されているこ
とを特徴とする。In order to solve the above problems, a semiconductor device according to a first aspect of the present invention is a semiconductor chip having at least an input circuit for receiving a signal from the outside and an output circuit for outputting the signal to the outside. A semiconductor device having a lead-on-chip structure in which an inner lead and a bus bar lead are arranged on the upper side, and the inner lead and the bus bar lead are connected to a bonding pad on a semiconductor chip by a bonding wire. At least one of the busbar lead for supplying the reference voltage and the busbar lead for supplying the reference voltage is separated into one connected to the output circuit and one connected to the input circuit.
【０００６】請求項２記載の半導体装置は、上記問題を
解決するために、外部からの信号を受け入れる入力回路
と外部へ信号を出力する出力回路が少なくとも形成され
た半導体チップ上に、インナーリードとバスバーリード
を配置し、前記インナーリードとバスバーリードとをボ
ンディングワイヤにより、半導体チップ上のボンディン
グパッドに結線したリード・オン・チップ構造を有する
半導体装置であって、前記バスバーリードに複数の突出
部を設け、ボンディングワイヤは、この突出部に結線さ
れることを特徴とする。In order to solve the above-mentioned problems, a semiconductor device according to a second aspect of the present invention has an inner lead and an inner lead on a semiconductor chip having at least an input circuit for receiving a signal from the outside and an output circuit for outputting the signal to the outside. A semiconductor device having a lead-on-chip structure in which a busbar lead is arranged, and the inner lead and the busbar lead are connected to a bonding pad on a semiconductor chip by a bonding wire. The bonding wire is provided and is connected to the protruding portion.
【０００７】[0007]
【作用】請求項１および請求項２記載の半導体装置によ
れば、入力回路と出力回路との電源電圧インピーダンス
あるいは基準電圧インピーダンスに占める共通インピー
ダンスがそれぞれ低減される。これにより、出力回路の
動作によって入力回路が誤動作することが防止できる。According to the semiconductor device of the first and second aspects, the common impedance occupied by the power supply voltage impedance or the reference voltage impedance of the input circuit and the output circuit is reduced. This can prevent the input circuit from malfunctioning due to the operation of the output circuit.
【０００８】[0008]
【実施例】図１から図５を参照して、記憶するデータの
ビット数が８ビットのＤＲＡＭを例に取り、本発明によ
る半導体装置について説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS A semiconductor device according to the present invention will be described with reference to FIGS. 1 to 5 by taking a DRAM in which the number of bits of stored data is 8 bits as an example.
【０００９】〔実施例１〕図１は本実施例による半導体
装置１の平面図、また図２は半導体装置１のＸ−Ｘ’面
の断面図である。図において、２は半導体チップであ
る。半導体チップ２は、シリコン等の単結晶からなる平
板な長方形状のチップであり、内部に微細なメモリ回路
が形成されている。また、このメモリ回路は、記憶する
データを入力する回路と記憶されたデータを読み出して
出力する出力バッファ回路、およびこれらの入力回路と
出力バッファ回路の動作を制御する制御回路等によって
構成されている。[Embodiment 1] FIG. 1 is a plan view of a semiconductor device 1 according to this embodiment, and FIG. 2 is a sectional view of the semiconductor device 1 taken along the line XX ′. In the figure, 2 is a semiconductor chip. The semiconductor chip 2 is a flat rectangular chip made of a single crystal such as silicon, and has a fine memory circuit formed therein. The memory circuit is composed of a circuit for inputting data to be stored, an output buffer circuit for reading and outputting the stored data, a control circuit for controlling the operations of these input circuit and output buffer circuit, and the like. .
【００１０】３はボンディングパッドである。ボンディ
ングパッド３は、半導体チップ２の主面中央部に、長辺
に平行して一列に多数形成されている。ボンディングパ
ッド３は、半導体チップ２に形成されたメモリ回路を半
導体装置１の外部回路と接続する接続端子であり、メモ
リ回路を構成する上記出力バッファ回路や入力回路等の
各回路は、ボンディングパッド３を通して電源電圧およ
び基準電圧を供給されている。Reference numeral 3 is a bonding pad. A large number of bonding pads 3 are formed in a line at the center of the main surface of the semiconductor chip 2 in parallel with the long sides. The bonding pad 3 is a connection terminal for connecting the memory circuit formed on the semiconductor chip 2 to an external circuit of the semiconductor device 1, and each circuit such as the output buffer circuit and the input circuit forming the memory circuit has the bonding pad 3 The power supply voltage and the reference voltage are supplied through.
【００１１】また、１０は絶縁テープである。半導体チ
ップ２の主面上には、例えば２枚の絶縁テープ１０が、
一列に形成されたボンディングパッド３を挟んでそれぞ
れ接着されている。４はＬＳＩリードである。ＬＳＩリ
ード４は、半導体チップ２の長辺に沿って２列に多数配
置されており、半導体チップ２に形成されたメモリ回路
を半導体装置１の外部回路と接続する。また、各々のＬ
ＳＩリード４は、ＬＳＩパッケージ１２によって封止さ
れるインナーリード４ａと、外部に露出するアウターリ
ード４ｂとに分けられ、インナーリード４ａの先端部
は、絶縁テープ１０を挟んで半導体チップ２の主面上
に、それぞれ載置されている。Reference numeral 10 is an insulating tape. On the main surface of the semiconductor chip 2, for example, two insulating tapes 10,
The bonding pads 3 formed in a row are sandwiched and bonded. Reference numeral 4 is an LSI lead. A large number of LSI leads 4 are arranged in two rows along the long side of the semiconductor chip 2, and connect the memory circuit formed on the semiconductor chip 2 to an external circuit of the semiconductor device 1. Also, each L
The SI lead 4 is divided into an inner lead 4a which is sealed by the LSI package 12 and an outer lead 4b which is exposed to the outside. The tip of the inner lead 4a sandwiches the insulating tape 10 and the main surface of the semiconductor chip 2 is sandwiched. On top of each.
【００１２】また、各々のＬＳＩリード４は、その機能
から以下のように分類される。５ａ〜５ｈは記憶するデ
ータを入力し、また記憶されたデータを読み出して出力
するデータ入出力用リードである。６ａ〜６ｄは半導体
装置１の動作を制御する制御用リードである。７ａ〜７
ｌは記憶するデータのアドレス、あるいは記憶されたデ
ータを読み出すアドレスを指定するアドレス用リードで
ある。８ａ、８ｂは電源電圧を半導体装置１に供給する
電源電圧供給用リードである。９ａ、９ｂは基準電圧を
半導体装置１に供給する基準電圧供給用リードである。Further, each LSI lead 4 is classified as follows according to its function. Reference numerals 5a to 5h are data input / output leads for inputting data to be stored and for reading and outputting the stored data. 6a to 6d are control leads for controlling the operation of the semiconductor device 1. 7a-7
1 is an address read for designating an address of data to be stored or an address for reading the stored data. Reference numerals 8a and 8b are power supply voltage supply leads for supplying a power supply voltage to the semiconductor device 1. Reference numerals 9a and 9b are reference voltage supply leads for supplying a reference voltage to the semiconductor device 1.
【００１３】また、１３ａ、１３ｂは電源電圧供給用バ
スバーリード、また１３ｃ、１３ｄは基準電圧供給用バ
スバーリードである。電源電圧供給用バスバーリード１
３ａ、１３ｂは、電源電圧供給用リード８ａ、８ｂのイ
ンナーリード４ａ、４ａをボンディングパッド３に沿っ
て引き伸ばした形状であり、ボンディングパッド３とイ
ンナーリード４ａの先端部との間にそれぞれ配置されて
いる。また、基準電圧供給用バスバーリード１３ｃ、１
３ｄは、基準電圧供給用リード８ａ、８ｂのインナーリ
ード４ａ、４ａを半導体チップ２に主面上のボンディン
グパッド３に沿って引き伸ばした形状であり、ボンディ
ングパッド３とインナーリード４ａの先端部との間にそ
れぞれ配置されている。また、電源電圧供給用バスバー
リード１３ａと基準電圧供給用バスバーリード１３ｃと
は、半導体チップ２に形成されたメモリ回路のうち出力
バッファ回路に接続され、電源電圧供給用バスバーリー
ド１３ｂと基準電圧供給用バスバーリード１３ｄとは、
上記メモリ回路の入力回路に接続されている。また、各
々のバスバーリード１３ａ〜１３ｃには、ボンディング
ワイヤ１１を接続する突出部２０が多数形成されてい
る。Further, 13a and 13b are power supply voltage supply bus bar leads, and 13c and 13d are reference voltage supply bus bar leads. Busbar lead for power supply voltage 1
Reference numerals 3a and 13b each have a shape in which the inner leads 4a and 4a of the power supply voltage supply leads 8a and 8b are extended along the bonding pad 3, and are arranged between the bonding pad 3 and the tip of the inner lead 4a. There is. In addition, reference voltage supply bus bar leads 13c, 1
3d has a shape in which the inner leads 4a and 4a of the reference voltage supply leads 8a and 8b are extended along the bonding pad 3 on the main surface of the semiconductor chip 2, and the bonding pad 3 and the tips of the inner leads 4a are formed. They are arranged in between. The power supply voltage supply busbar lead 13a and the reference voltage supply busbar lead 13c are connected to the output buffer circuit of the memory circuit formed in the semiconductor chip 2, and the power supply voltage supply busbar lead 13b and the reference voltage supply busbar lead 13b are connected. What is the bus bar lead 13d?
It is connected to the input circuit of the memory circuit. In addition, each of the bus bar leads 13a to 13c is formed with a large number of protrusions 20 for connecting the bonding wires 11.
【００１４】ボンディングワイヤ１１は、バスバーリー
ド１３ａ〜１３ｃに形成された上記各突出部２０とボン
ディングパッド３、および各インナーリード４ａとボン
ディングパッド３とを電気的に接続する貴金属製のワイ
ヤである。１２はＬＳＩパッケージである。ＬＳＩパッ
ケージ１２は、エポキシ系樹脂からなり、半導体装置１
が置かれる周囲環境に対して、半導体装置１を構成する
上記各部材を樹脂内に封止している。The bonding wire 11 is a wire made of a noble metal that electrically connects each of the above-mentioned protrusions 20 formed on the bus bar leads 13a to 13c to the bonding pad 3 and each inner lead 4a to the bonding pad 3. 12 is an LSI package. The LSI package 12 is made of epoxy resin and is used as the semiconductor device 1.
With respect to the surrounding environment where is placed, each of the above-mentioned members constituting the semiconductor device 1 is sealed in resin.
【００１５】このような構成において、制御用リード６
ａ〜６ｄに半導体チップ２に形成されたメモリ回路に記
憶されているデータを読み出す指示信号が加えられ、ア
ドレス用リード７ａ〜７ｌにアドレスを指定する信号が
加えられると、各々のデータ入出力用リード５ａ〜５ｈ
には、８ビットデータの各ビットに相当するデータがそ
れぞれ同時に読み出される。このとき、半導体チップ２
に形成された前記出力バッファ回路が同時に動作し、電
源電圧供給用バスバーリード１３ａと基準電圧供給用バ
スバーリード１３ｃには過渡的に大きな電流が流れる。
そして、この電流によって電源電圧あるいは基準電圧が
変動する。In such a structure, the control lead 6
When a signal for reading the data stored in the memory circuit formed in the semiconductor chip 2 is applied to a to 6d and a signal for designating an address is applied to the address leads 7a to 7l, the data input / output for each data is performed. Leads 5a-5h
, The data corresponding to each bit of the 8-bit data is simultaneously read. At this time, the semiconductor chip 2
The output buffer circuits formed in 1) operate simultaneously, and a transiently large current flows through the power supply voltage supply bus bar lead 13a and the reference voltage supply bus bar lead 13c.
Then, the power supply voltage or the reference voltage is changed by this current.
【００１６】しかし、本実施例による半導体装置によれ
ば、電源電圧あるいは基準電圧を供給するバスバーリー
ドは、出力バッファ回路用と入力回路用とに分離されて
おり、出力バッファ回路は、出力バッファ回路用の電源
電圧供給用バスバーリードと基準電圧供給用バスバーリ
ードとに接続され、入力回路は、入力回路用の電源電圧
供給用バスバーリードと基準電圧供給用バスバーリード
とに接続されている。したがって、出力バッファ回路の
電源電圧および基準電圧が変動しても、入力回路にその
の電圧変動が伝搬せず、入力回路の誤動作が防止でき
る。However, according to the semiconductor device of the present embodiment, the bus bar leads for supplying the power supply voltage or the reference voltage are separated for the output buffer circuit and the input circuit, and the output buffer circuit is the output buffer circuit. Is connected to the power supply voltage supply bus bar lead and the reference voltage supply bus bar lead, and the input circuit is connected to the power supply voltage supply bus bar lead and the reference voltage supply bus bar lead for the input circuit. Therefore, even if the power supply voltage and the reference voltage of the output buffer circuit fluctuate, the voltage fluctuation does not propagate to the input circuit, and the malfunction of the input circuit can be prevented.
【００１７】〔実施例２〕本発明に係わる半導体装置
は、実施例１に示すようなバスバーリードの分離方法に
限定されるものではなく、以下に示すような形状に形成
されたバスバーリードによっても電源電圧あるいは基準
電圧の共通インピーダンスを低減することができる。図
３は本実施例による半導体装置１の平面図である。な
お、実施例１と構成の同一部分には同一符号を付して説
明を省略する。[Embodiment 2] The semiconductor device according to the present invention is not limited to the method of separating the bus bar leads as shown in the embodiment 1, but may be formed by the bus bar leads formed as described below. The common impedance of the power supply voltage or the reference voltage can be reduced. FIG. 3 is a plan view of the semiconductor device 1 according to this embodiment. The same parts as those of the first embodiment are designated by the same reference numerals and the description thereof will be omitted.
【００１８】本実施例では、電源電圧用バスバーリード
１３ａの先端部と電源電圧用バスバーリード１３ｂの付
け根部を接続し、また電源電圧用バスバーリード１３ａ
の付け根部と電源電圧用バスバーリード１３ｂの先端部
とをそれぞれ接続した形状とされている。また、基準電
圧用バスバーリード１３ｃ、１３ｄについても同様の形
状とされている。In this embodiment, the tip of the power supply voltage busbar lead 13a is connected to the root of the power supply voltage busbar lead 13b, and the power supply voltage busbar lead 13a is connected.
It has a shape in which the root portion of the power supply voltage is connected to the tip of the power supply voltage bus bar lead 13b. The reference voltage bus bar leads 13c and 13d have the same shape.
【００１９】このような構成の半導体装置によれば、出
力バッファ回路による電源電圧および基準電圧の変動
が、入力回路の電源電圧あるいは基準電圧に伝搬するま
でに時間を要するため、入力回路の誤動作が防止でき
る。According to the semiconductor device having such a configuration, it takes time for the variation of the power supply voltage and the reference voltage due to the output buffer circuit to propagate to the power supply voltage of the input circuit or the reference voltage, so that the input circuit malfunctions. It can be prevented.
【００２０】[0020]
【発明の効果】請求項１および請求項２記載の半導体装
置によれば、出力回路および入力回路の電源電圧インピ
ーダンスあるいは基準電圧インピーダンスに占める共通
インピーダンスがそれぞれ低減されるため、出力回路が
動作することによって生じる入力回路の誤動作が防止で
きる。According to the semiconductor device of the first and second aspects, since the common impedance occupying the power supply voltage impedance or the reference voltage impedance of the output circuit and the input circuit is respectively reduced, the output circuit operates. It is possible to prevent malfunction of the input circuit caused by the above.
【図１】本発明による実施例１の半導体装置の平面図で
ある。FIG. 1 is a plan view of a semiconductor device according to a first embodiment of the present invention.
【図２】図１に示す本発明による半導体装置におけるＸ
−Ｘ’面の断面図である。2 is an X in the semiconductor device according to the present invention shown in FIG.
It is a sectional view of the -X 'surface.
【図３】本発明による実施例２の半導体装置の平面図で
ある。FIG. 3 is a plan view of a semiconductor device according to a second embodiment of the present invention.
１ 半導体装置 ２ 半導体チップ ３ ボンディングパッド ４ａ インナーリード １１ ボンディングワイヤ １３ａ〜１３ｄ バスバーリード DESCRIPTION OF SYMBOLS 1 Semiconductor device 2 Semiconductor chip 3 Bonding pad 4a Inner lead 11 Bonding wire 13a-13d Bus bar lead
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 Continuation of front page (51) Int.Cl. 6 Identification code Office reference number FI technical display location H01L 21/822
Claims (2)
外部へ信号を出力する出力回路が少なくとも形成された
半導体チップ上に、インナーリードとバスバーリードを
配置し、前記インナーリードとバスバーリードとをボン
ディングワイヤにより、半導体チップ上のボンディング
パッドに結線したリード・オン・チップ構造を有する半
導体装置であって、 電源電圧供給用のバスバーリードと基準電圧供給用のバ
スバーリードのうち、少なくとも一方が前記出力回路に
接続されたものと前記入力回路に接続されたものとに分
離されていることを特徴とする半導体装置。1. An inner lead and a bus bar lead are arranged on a semiconductor chip having at least an input circuit for receiving a signal from the outside and an output circuit for outputting the signal to the outside, and the inner lead and the bus bar lead are bonded to each other. A semiconductor device having a lead-on-chip structure connected to a bonding pad on a semiconductor chip by a wire, wherein at least one of a bus bar lead for supplying a power supply voltage and a bus bar lead for supplying a reference voltage is the output circuit. A semiconductor device characterized by being separated into one connected to the input circuit and one connected to the input circuit.
外部へ信号を出力する出力回路が少なくとも形成された
半導体チップ上に、インナーリードとバスバーリードを
配置し、前記インナーリードとバスバーリードとをボン
ディングワイヤにより、半導体チップ上のボンディング
パッドに結線したリード・オン・チップ構造を有する半
導体装置であって、 前記バスバーリードに複数の突出部を設け、ボンディン
グワイヤは、この突出部に結線されることを特徴とする
半導体装置。2. An inner lead and a bus bar lead are arranged on a semiconductor chip having at least an input circuit for receiving a signal from the outside and an output circuit for outputting the signal to the outside, and the inner lead and the bus bar lead are bonded to each other. A semiconductor device having a lead-on-chip structure, which is connected to a bonding pad on a semiconductor chip by a wire, wherein the bus bar lead is provided with a plurality of protrusions, and the bonding wire is connected to the protrusion. Characteristic semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6090367A JP2919265B2 (en) | 1994-04-27 | 1994-04-27 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6090367A JP2919265B2 (en) | 1994-04-27 | 1994-04-27 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07297352A true JPH07297352A (en) | 1995-11-10 |
| JP2919265B2 JP2919265B2 (en) | 1999-07-12 |
Family
ID=13996586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6090367A Expired - Fee Related JP2919265B2 (en) | 1994-04-27 | 1994-04-27 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2919265B2 (en) |
-
1994
- 1994-04-27 JP JP6090367A patent/JP2919265B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2919265B2 (en) | 1999-07-12 |
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| Date | Code | Title | Description |
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