JPH07282718A - Display using field emission element - Google Patents
Display using field emission elementInfo
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- JPH07282718A JPH07282718A JP9584794A JP9584794A JPH07282718A JP H07282718 A JPH07282718 A JP H07282718A JP 9584794 A JP9584794 A JP 9584794A JP 9584794 A JP9584794 A JP 9584794A JP H07282718 A JPH07282718 A JP H07282718A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、フィールドエミッショ
ン素子を用いたフラットパネル形式の表示装置に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flat panel type display device using field emission elements.
【０００２】[0002]
【従来の技術】現在主流の陰極線管を用いたＣＲＴに代
わる画像表示装置として、フラットパネル形式の表示装
置が種々検討されている。このようなフラットパネル形
式の表示装置としては、液晶表示装置（ＬＣＤ）、エレ
クトロルミネッセンス表示装置（ＥＬＤ）、プラズマ表
示装置（ＰＤＰ）等が挙げられる。また、画面の明るさ
の点から、フィールドエミッション（電界放出）型の表
示装置が注目されている。2. Description of the Related Art Various flat panel type display devices have been studied as an image display device replacing the CRT using a cathode ray tube which is currently the mainstream. Examples of such a flat panel type display device include a liquid crystal display device (LCD), an electroluminescence display device (ELD), a plasma display device (PDP), and the like. In addition, a field emission type display device has been attracting attention from the viewpoint of screen brightness.
【０００３】このフィールドエミッション型の表示装置
は、図７に模式的な一部断面図を示すように、複数の画
素から構成されており、各画素は、２次元マトリックス
状に配列された複数のスピント型のフィールドエミッシ
ョン素子から成る。各フィールドエミッション素子は、
カソード部１０に電気的に接続されたフィールドエミッ
ションチップ２０と、フィールドエミッションチップの
上方に開口部を有するゲート部１４と、フィールドエミ
ッションチップ２０に対向して設けられたアノード部４
０から成る。尚、参照番号１２は絶縁層であり、４２は
透明基板である。As shown in the schematic partial sectional view of FIG. 7, this field emission type display device is composed of a plurality of pixels, and each pixel is arranged in a two-dimensional matrix. It is composed of a Spindt-type field emission element. Each field emission element is
A field emission chip 20 electrically connected to the cathode part 10, a gate part 14 having an opening above the field emission chip, and an anode part 4 provided so as to face the field emission chip 20.
It consists of zero. Incidentally, reference numeral 12 is an insulating layer, and 42 is a transparent substrate.
【０００４】カソード部１０は、例えばタングステンシ
リサイド（ＷＳｉ2）から成る。フィールドエミッショ
ンチップ２０は、半導体製造プロセスを利用して、カソ
ード部１０の上に形成された直径１．０μｍ以下のモリ
ブデン等から成る円錐状のチップである。フィールドエ
ミッションチップ２０の先端側にはゲート部１４が設け
られており、フィールドエミッションチップ２０とゲー
ト部１４との間に高電圧が印加され、その結果生じた高
電界によって、フィールドエミッションチップ２０の先
端から電子が引き出される。この電子は、アノード部４
０に引かれ、アノード部４０上に形成された蛍光体（発
光体）（図示せず）に衝突する。これによって蛍光体が
発光し、所望の画像を得ることができる。ゲート部１４
に印加される電圧によって、フィールドエミッション素
子の動作が基本的には制御される。このようなフィール
ドエミッション型の表示装置に関しては、例えば米国特
許第３６６５２４１号公報に開示されている。また、特
開平１−２９４３３６号公報等には、フィールドエミッ
ション型の表示装置の製造方法が開示されている。The cathode portion 10 is made of, for example, tungsten silicide (WSi 2 ). The field emission chip 20 is a conical chip made of molybdenum or the like having a diameter of 1.0 μm or less formed on the cathode portion 10 by utilizing a semiconductor manufacturing process. The gate portion 14 is provided on the tip side of the field emission chip 20. A high voltage is applied between the field emission chip 20 and the gate portion 14, and the high electric field generated as a result thereof causes the tip of the field emission chip 20 to end. An electron is drawn from. This electron is generated in the anode part 4
It is pulled to 0 and collides with a phosphor (light emitter) (not shown) formed on the anode part 40. As a result, the phosphor emits light, and a desired image can be obtained. Gate part 14
The operation of the field emission element is basically controlled by the voltage applied to. Such a field emission type display device is disclosed in, for example, US Pat. No. 3,665,241. Further, Japanese Patent Laid-Open No. 1-294336 discloses a method for manufacturing a field emission type display device.
【０００５】[0005]
【発明が解決しようとする課題】図７に示した構造を有
する従来のフィールドエミッション型の表示装置におい
ては、各画素の周辺部のフィールドエミッション素子
が、隣接する画素の周辺部のフィールドエミッション素
子によって影響を受けるという問題がある。即ち、各画
素の周辺部のフィールドエミッション素子を構成するフ
ィールドエミッションチップ２０から放出された電子
が、隣接する画素の周辺部のフィールドエミッション素
子を構成するアノード部４０に到達する。その結果、各
画素の周辺部において、所望の発光状態を得ることがで
きなくなり、鮮明な画像を形成することができなくな
る。このような問題は、表示装置を構成する画素数が多
くなり、１つの画素の大きさが小さくなるほど、顕著に
なる。In the conventional field emission type display device having the structure shown in FIG. 7, the field emission element in the peripheral portion of each pixel is replaced by the field emission element in the peripheral portion of the adjacent pixel. There is a problem of being affected. That is, the electrons emitted from the field emission chip 20 forming the field emission element in the peripheral portion of each pixel reach the anode section 40 forming the field emission element in the peripheral portion of the adjacent pixel. As a result, a desired light emission state cannot be obtained in the peripheral portion of each pixel, and a clear image cannot be formed. Such a problem becomes more remarkable as the number of pixels forming the display device increases and the size of one pixel decreases.
【０００６】従って、本発明の目的は、各画素の周辺部
のフィールドエミッション素子が、隣接する画素の周辺
部のフィールドエミッション素子によって影響を受ける
ことがなく、鮮明な画像を得ることができる、フィール
ドエミッション素子を用いた表示装置を提供することに
ある。Therefore, it is an object of the present invention to provide a clear image without the field emission elements in the peripheral portion of each pixel being influenced by the field emission element in the peripheral portion of an adjacent pixel. It is to provide a display device using an emission element.
【０００７】[0007]
【課題を解決するための手段】上記の目的を達成するた
めの本発明の表示装置は複数の画素から構成されてお
り、各画素は、複数のスピント型のフィールドエミッシ
ョン素子から成る。そして、各フィールドエミッション
素子は、カソード部に電気的に接続されたフィールドエ
ミッションチップと、フィールドエミッションチップの
上方に開口部を有するゲート部と、フィールドエミッシ
ョンチップに対向して設けられたアノード部とから成
り、隣接する画素の間に、電圧を印加し得る偏向手段が
設けられていることを特徴とする。The display device of the present invention for achieving the above object is composed of a plurality of pixels, and each pixel is composed of a plurality of Spindt type field emission elements. Each field emission element is composed of a field emission chip electrically connected to the cathode part, a gate part having an opening above the field emission chip, and an anode part provided facing the field emission chip. It is characterized in that a deflection means capable of applying a voltage is provided between adjacent pixels.
【０００８】偏向手段は、各画素に対応した領域に開口
部を有する金属板から構成することができ、あるいは
又、表面が電気的に絶縁されたワイヤから構成すること
ができる。更には、ゲート部とアノード部の間に偏向電
極を設けることが好ましい。The deflecting means can be composed of a metal plate having an opening in a region corresponding to each pixel, or can be composed of a wire whose surface is electrically insulated. Furthermore, it is preferable to provide a deflection electrode between the gate portion and the anode portion.
【０００９】[0009]
【作用】本発明の表示装置においては、隣接する画素の
間に偏向手段が設けられているので、各画素の周辺部の
フィールドエミッション素子は、隣接する画素の周辺部
のフィールドエミッションチップから放出された電子に
よって影響を受けることがなくなる。その結果、本発明
の表示装置においては、鮮明な画像を得ることができ
る。また、偏向手段によって、ゲート部とアノード部と
の間の距離を所定の値に保持することができ、ゲート部
とアノード部との間の距離を制御するための所謂スペー
サが不要である。更に、ゲート部とアノード部の間に偏
向電極を設けることで、一層鮮明な画像を得ることがで
きる。In the display device of the present invention, since the deflection means is provided between the adjacent pixels, the field emission element in the peripheral portion of each pixel is emitted from the field emission chip in the peripheral portion of the adjacent pixel. No longer affected by the electrons. As a result, in the display device of the present invention, a clear image can be obtained. Further, the deflecting means can maintain the distance between the gate portion and the anode portion at a predetermined value, and a so-called spacer for controlling the distance between the gate portion and the anode portion is unnecessary. Furthermore, by providing a deflection electrode between the gate portion and the anode portion, a clearer image can be obtained.
【００１０】[0010]
【図５】以下、図面を参照して、実施例に基づき本発明
を説明する。FIG. 5 illustrates the present invention based on embodiments with reference to the drawings.
【００１１】（実施例１）実施例１の表示装置の模式的
な一部断面図を図１に示す。実施例１の表示装置は、複
数の画素から構成されており、各画素は、複数のスピン
ト型のフィールドエミッション素子から成る。各画素
は、２次元マトリックス状に配列されている。１画素の
大きさは、例えば４００μｍ×４００μｍである。１つ
の画素中には、フィールドエミッション素子が、例えば
２５×２５個、２次元マトリックス状に配列されてい
る。(Embodiment 1) FIG. 1 is a schematic partial cross-sectional view of a display device according to Embodiment 1. The display device of Example 1 is composed of a plurality of pixels, and each pixel is composed of a plurality of Spindt-type field emission elements. The pixels are arranged in a two-dimensional matrix. The size of one pixel is, for example, 400 μm × 400 μm. For example, 25 × 25 field emission elements are arranged in a two-dimensional matrix in one pixel.
【００１２】各フィールドエミッション素子は、カソー
ド部１０に電気的に接続されたフィールドエミッション
チップ２０と、フィールドエミッションチップの上方に
開口部１８を有するゲート部１４と、フィールドエミッ
ションチップに対向して設けられたアノード部４０から
成る。Each field emission element is provided so as to face the field emission chip, a field emission chip 20 electrically connected to the cathode section 10, a gate section 14 having an opening 18 above the field emission chip. And an anode part 40.
【００１３】カソード部１０は、例えばシリコン半導体
基板上に形成された絶縁膜の上に設けられており、例え
ばタングステンシリサイド（ＷＳｉ2）から成る。カソ
ード部１０は所望のパターン形状を有する。尚、図１に
はシリコン半導体基板や絶縁膜の図示は省略した。フィ
ールドエミッションチップ２０は、例えばモリブデン
（Ｍｏ）から構成することができ、その形状は円錐形で
ある。フィールドエミッションチップ２０が形成されて
いないカソード部の上には、例えばＳｉＯ2から成る第
１の絶縁層１２が形成されている。第１の絶縁層１２上
には、例えばＷＳｉ2から成りそして所望のパターン形
状を有するゲート部１４が形成されている。ゲート部１
４は、フィールドエミッションチップ２０の上方に開口
部１８を有する。開口部１８の平面形状は円形である。
フィールドエミッションチップ２０の底部の直径は、
０．７〜１．０μｍ程度である。また、隣接するフィー
ルドエミッションチップ２０の間の距離は、約１０μｍ
である。尚、参照番号１６は第２の絶縁層である。The cathode portion 10 is provided, for example, on an insulating film formed on a silicon semiconductor substrate, and is made of, for example, tungsten silicide (WSi 2 ). The cathode part 10 has a desired pattern shape. The silicon semiconductor substrate and the insulating film are not shown in FIG. The field emission chip 20 can be made of, for example, molybdenum (Mo), and has a conical shape. A first insulating layer 12 made of, for example, SiO 2 is formed on the cathode portion where the field emission chip 20 is not formed. On the first insulating layer 12, a gate portion 14 made of, for example, WSi 2 and having a desired pattern shape is formed. Gate part 1
4 has an opening 18 above the field emission chip 20. The planar shape of the opening 18 is circular.
The diameter of the bottom of the field emission chip 20 is
It is about 0.7 to 1.0 μm. The distance between the adjacent field emission chips 20 is about 10 μm.
Is. Note that reference numeral 16 is a second insulating layer.
【００１４】フィールドエミッションチップ２０に対向
して、透明材料から成る基板４２の上にアノード部４０
が設けられている。アノード部４０は、例えばパターニ
ングされたＮＥＳＡ膜やＩＴＯ膜から構成することがで
きる。アノード部４０の上には、所望の色を発光する蛍
光体（発光体）（図示せず）が塗布されている。An anode portion 40 is formed on a substrate 42 made of a transparent material so as to face the field emission chip 20.
Is provided. The anode part 40 can be composed of, for example, a patterned NESA film or an ITO film. On the anode part 40, a phosphor (light emitter) (not shown) that emits a desired color is applied.
【００１５】隣接する画素の間には、電圧を印加し得る
偏向手段３０が設けられている。偏向手段３０と基板４
２の間には、絶縁層３２Ｂが設けられている。実施例１
においては、偏向手段３０は、各画素に対応した領域に
開口部を有する金属板、例えば、厚さ数十μｍの４２％
Ｎｉ−Ｆｅアロイから成る。かかる開口部は、金属板を
パンチングしたり、エッチングすることで形成すること
ができる。Deflection means 30 capable of applying a voltage is provided between adjacent pixels. Deflection means 30 and substrate 4
An insulating layer 32B is provided between the two. Example 1
In the above, the deflecting means 30 is a metal plate having an opening in a region corresponding to each pixel, for example, 42% having a thickness of several tens of μm.
It consists of a Ni-Fe alloy. Such openings can be formed by punching or etching a metal plate.
【００１６】表示装置内は１０-5Ｐａ程度の真空度に保
持されている。図４に、本発明の表示装置の動作中の、
カソード部１０、ゲート部１４、偏向手段３０及びアノ
ード部４０への電圧の印加状態を示す。本発明の表示装
置を動作させる場合、図４に示すように、カソード部１
０とゲート部１４との間に高電圧を印加する。尚、カソ
ード部１０の電位を基準電位としたとき、ゲート部１４
の電位は正である。この結果生じた高電界によって、フ
ィールドエミッションチップ２０の先端から電子が引き
出される。偏向手段３０には負の電圧を印加する。これ
によって、フィールドエミッションチップ２０の先端か
ら引き出された電子は、隣接する画素フィールドエミッ
ション素子に対して影響を及ぼさなくなる。電子は、高
い正の電位を有するアノード部４０に引かれ、アノード
部４０上に形成された蛍光体（発光体）に衝突する。こ
れによって蛍光体が発光し、所望の画像を得ることがで
きる。The inside of the display device is maintained at a vacuum degree of about 10 -5 Pa. FIG. 4 shows the operation of the display device of the present invention.
The voltage application state to the cathode part 10, the gate part 14, the deflecting means 30, and the anode part 40 is shown. When operating the display device of the present invention, as shown in FIG.
A high voltage is applied between 0 and the gate portion 14. When the potential of the cathode portion 10 is used as a reference potential, the gate portion 14
The potential of is positive. Electrons are extracted from the tip of the field emission chip 20 by the resulting high electric field. A negative voltage is applied to the deflection means 30. As a result, the electrons extracted from the tip of the field emission chip 20 do not affect the adjacent pixel field emission element. The electrons are attracted to the anode part 40 having a high positive potential and collide with the phosphor (light emitter) formed on the anode part 40. As a result, the phosphor emits light, and a desired image can be obtained.
【００１７】実施例１の表示装置の製造工程の概要を、
以下、図２及び図３を参照して説明する。An outline of the manufacturing process of the display device of Example 1 will be described.
Hereinafter, description will be given with reference to FIGS. 2 and 3.
【００１８】先ず、シリコン半導体基板６０の表面を酸
化して、ＳｉＯ2から成る絶縁膜６２を形成する。次
に、絶縁膜６２上に、例えばＷＳｉ2層を形成した後、
フォトリソグラフィ技術及びドライエッチング技術を用
いて、ＷＳｉ2層をパターニングし、パターニングされ
たＷＳｉ2層から成るカソード部１０を形成する。First, the surface of the silicon semiconductor substrate 60 is oxidized to form an insulating film 62 made of SiO 2 . Next, after forming, for example, a WSi 2 layer on the insulating film 62,
The WSi 2 layer is patterned by using the photolithography technique and the dry etching technique to form the cathode portion 10 composed of the patterned WSi 2 layer.
【００１９】その後、全面にＳｉＯ2から成る第１の絶
縁層１２を例えばＣＶＤ法にて堆積させ、次いで、第１
の絶縁層１２上にＣＶＤ法にてＷＳｉ2層を形成する。
そして、フォトリソグラフィ技術及びドライエッチング
技術を用いて、このＷＳｉ2層をパターニングし、ＷＳ
ｉ2から成るゲート部１４を形成する。次に、その上に
ＳｉＯ2から成る第２の絶縁層１６をＣＶＤ法にて形成
する（図２の（Ａ）参照）。開口部１８の底部にはカソ
ード部１０が露出する。その後、フォトリソグラフィ技
術及び異方性エッチング技術を用いて、第２の絶縁層１
６からカソード部１０へと延びる開口部１８を形成する
（図２の（Ｂ）参照）。次に、アルミニウムを斜め蒸着
し（図示せず）、更に、モリブデンを垂直蒸着する。そ
して、第２の絶縁層１６上に堆積したモリブデン及びア
ルミニウムをアルカリ溶液でリフトオフすることによっ
て、開口部１８の底部のカソード部１０の上にモリブデ
ンから成り円錐状のフィールドエミッションチップ２０
を形成することができる（図３参照）。Thereafter, a first insulating layer 12 made of SiO 2 is deposited on the entire surface by, for example, the CVD method, and then the first insulating layer 12 is formed.
A WSi 2 layer is formed on the insulating layer 12 by the CVD method.
Then, the WSi 2 layer is patterned by using the photolithography technique and the dry etching technique.
The gate portion 14 made of i 2 is formed. Then, a second insulating layer 16 made of SiO 2 is formed thereon by the CVD method (see FIG. 2A). The cathode portion 10 is exposed at the bottom of the opening 18. After that, the second insulating layer 1 is formed by using the photolithography technique and the anisotropic etching technique.
An opening 18 extending from 6 to the cathode portion 10 is formed (see FIG. 2B). Next, aluminum is obliquely evaporated (not shown), and molybdenum is vertically evaporated. Then, molybdenum and aluminum deposited on the second insulating layer 16 are lifted off with an alkaline solution to form a conical field emission chip 20 made of molybdenum on the cathode portion 10 at the bottom of the opening 18.
Can be formed (see FIG. 3).
【００２０】一方、厚さ数十μｍの４２％Ｎｉ−Ｆｅア
ロイから成る金属板の両面に、例えばＳｉＯ2から成る
絶縁膜３２Ａ，３２Ｂを形成した後、各画素に対応した
領域にパンチングやエッチングすることによって開口部
を形成する。こうして、偏向手段３０を得ることができ
る。尚、偏向手段３０には電圧を印加するための電極
（図示せず）を設けておく。On the other hand, after insulating films 32A and 32B made of, for example, SiO 2 are formed on both surfaces of a metal plate made of 42% Ni--Fe alloy having a thickness of several tens of μm, punching and etching are performed in regions corresponding to respective pixels. By doing so, an opening is formed. In this way, the deflection means 30 can be obtained. The deflecting means 30 is provided with an electrode (not shown) for applying a voltage.
【００２１】また、透明材料から成る基板４２の上に、
ＮＥＳＡ膜やＩＴＯ膜を成膜した後、かかる膜をパター
ニングすることでアノード部４０を形成し、かかるアノ
ード部４０の上に蛍光体（発光体）を塗布する。On the substrate 42 made of a transparent material,
After forming the NESA film or the ITO film, the film is patterned to form the anode section 40, and a phosphor (light-emitting body) is applied onto the anode section 40.
【００２２】こうして得られた、フィールドエミッショ
ンチップ２０等が形成されたシリコン半導体基板６０、
偏向手段３０及び基板４２を積み重ね、加熱処理を施す
ことによって、偏向手段３０に形成された絶縁膜３２Ａ
と第２の絶縁層１６とが接着し、偏向手段３０に形成さ
れた絶縁膜３２Ｂと基板４２とが接着し、これらの部材
が一体化させる。その後、真空封入することで、表示装
置を完成させる。The thus obtained silicon semiconductor substrate 60 on which the field emission chip 20 and the like are formed,
By stacking the deflecting means 30 and the substrate 42 and performing heat treatment, the insulating film 32A formed on the deflecting means 30.
And the second insulating layer 16 adhere to each other, the insulating film 32B formed on the deflecting means 30 adheres to the substrate 42, and these members are integrated. Then, the display device is completed by vacuum sealing.
【００２３】（実施例２）実施例２は、実施例１の表示
装置の変形である。図５に模式的な一部断面図を示すよ
うに、実施例２の表示装置においては、第２の絶縁層１
６の上に、例えばＷＳｉ2から成る偏向電極５０が設け
られており、更に、その上に例えばＳｉＯ2から成る第
３の絶縁層５２が形成されている。これらを除いた他の
構造は、実施例１の表示装置の構造と同様であり、詳細
な説明は省略する。偏向電極５０には負の電圧を印加す
る。また、実施例２の表示装置の作製方法も、実施例１
の表示装置の作製方法に偏向電極５０及び第３の絶縁膜
５２を形成する工程を加えるだけでよく、詳細な説明は
省略する。このように、偏向電極５０を設けることによ
って、フィールドエミッションチップ２０から放出され
た電子の集束性等を向上させることができる。(Embodiment 2) Embodiment 2 is a modification of the display device of Embodiment 1. As shown in the schematic partial sectional view of FIG. 5, in the display device of Example 2, the second insulating layer 1 is used.
A deflection electrode 50 made of, for example, WSi 2 is provided on the substrate 6, and a third insulating layer 52 made of, for example, SiO 2 is further formed thereon. The other structure except these is the same as the structure of the display device of the first embodiment, and detailed description thereof will be omitted. A negative voltage is applied to the deflection electrode 50. In addition, the manufacturing method of the display device of Example 2 is the same as that of Example 1.
It is sufficient to add the step of forming the deflection electrode 50 and the third insulating film 52 to the manufacturing method of the display device of 1. By thus providing the deflection electrode 50, it is possible to improve the focusing property of the electrons emitted from the field emission chip 20.
【００２４】各画素が配列された状態を図６の模式的な
平面図に例示する。各画素の間には、偏向手段３０が形
成されている。図６に示した例では、各画素は矩形の格
子の交点上に配列されている。尚、各画素に付したＲＧ
Ｂという記号は、赤色、緑色及び青色を発色する画素で
あることを意味する。各画素を正三角形の頂点に配列す
ることもできる。A state in which each pixel is arranged is illustrated in a schematic plan view of FIG. A deflection unit 30 is formed between each pixel. In the example shown in FIG. 6, each pixel is arranged on the intersection of a rectangular grid. The RG attached to each pixel
The symbol B means that the pixel emits red, green and blue. Each pixel can also be arranged at the vertices of an equilateral triangle.
【００２５】以上、本発明を好ましい実施例に基づき説
明したが、本発明はこの実施例に限定されるものではな
い。偏向手段３０として、その他、表面が電気的に絶縁
されたワイヤを用いることもできる。この場合、複数の
ワイヤが、一方方向に延びるように配列してもよいし、
格子状に配列してもよい。更には、例えば、第２若しく
は第３の絶縁層上、あるいは又、基板４２上に、ＣＶＤ
法やスパッタ法等の成膜技術を用いて、偏向手段を形成
することも可能である。Although the present invention has been described based on the preferred embodiment, the present invention is not limited to this embodiment. Alternatively, the deflection means 30 may be a wire whose surface is electrically insulated. In this case, the plurality of wires may be arranged so as to extend in one direction,
They may be arranged in a grid pattern. Further, for example, CVD is performed on the second or third insulating layer or on the substrate 42.
It is also possible to form the deflecting means by using a film forming technique such as a sputtering method or a sputtering method.
【００２６】カソード部１０、ゲート部１４あるいは偏
向電極５０を構成する材料もＷＳｉ2に限定されず、導
電材料ならば如何なる材料をも用いることができる。フ
ィールドエミッションチップ２０をタングステンやモリ
ブデンを斜め蒸着することによって形成してもよい。絶
縁層を構成する材料もＳｉＯ2に限定されず、ＢＰＳ
Ｇ、ＰＳＧ、ＢＳＧ、ＡｓＳＧ、ＰｂＳＧ、ＳｂＳＧ、
ＳＯＧ、ＳｉＯＮあるいはＳｉＮ等の公知の絶縁材料、
あるいはこれらの絶縁材料から成る層を積層したものを
挙げることができる。The material forming the cathode portion 10, the gate portion 14 or the deflection electrode 50 is not limited to WSi 2, and any material can be used as long as it is a conductive material. The field emission chip 20 may be formed by obliquely depositing tungsten or molybdenum. The material forming the insulating layer is not limited to SiO 2 and may be BPS.
G, PSG, BSG, AsSG, PbSG, SbSG,
Known insulating materials such as SOG, SiON or SiN,
Alternatively, a laminate of layers of these insulating materials can be given.
【００２７】ゲート部１４を１層の導電材料から構成す
るだけでなく、ＳｉＮ層／ＷＳｉ2層、ＴａＮ層／ＷＳ
ｉ2層等の多層構造とすることもできる。ゲート部１４
とフィールドエミッションチップ２０との間の距離が短
いほど、フィールドエミッションチップ２０に流れるエ
ミッション電流が大きくなり、その結果、他のフィール
ドエミッションチップ２０よりも発熱が多くなり、最悪
の場合、かかるフィールドエミッションチップ２０や対
向するゲート部１４が破壊する。ゲート部１４の下層を
構成する材料よりも上層を構成する材料の熱膨張率を小
さくすることによって、フィールドエミッション素子の
動作中にゲート部が加熱されたとき、ゲート部が上方に
湾曲し、ゲート部１４とフィールドエミッションチップ
２０との間の距離が大きくなる。これによって、フィー
ルドエミッションチップ２０を流れるエミッション電流
が抑制され、ゲート部１４やフィールドエミッションチ
ップ２０の破壊を防止することができる。Not only is the gate portion 14 made of a single layer of conductive material, but also the SiN layer / WSi 2 layer, TaN layer / WS.
It is also possible to have a multilayer structure such as i 2 layer. Gate part 14
The shorter the distance between the field emission chip 20 and the field emission chip 20, the larger the emission current flowing through the field emission chip 20, resulting in more heat generation than the other field emission chips 20, and in the worst case, such field emission chip 20. 20 and the opposing gate portion 14 are destroyed. By lowering the coefficient of thermal expansion of the material forming the upper layer than the material forming the lower layer of the gate portion 14, when the gate portion is heated during the operation of the field emission element, the gate portion bends upward, The distance between the portion 14 and the field emission chip 20 becomes large. As a result, the emission current flowing through the field emission chip 20 can be suppressed, and the gate portion 14 and the field emission chip 20 can be prevented from being destroyed.
【００２８】[0028]
【発明の効果】本発明の表示装置においては、隣接する
画素の間に偏向手段が設けられているので、各画素の周
辺部のフィールドエミッションチップから放出された電
子は確実にその画素内のアノード部に衝突し、隣接する
画素の周辺部のフィールドエミッション素子におけるア
ノード部に到達することを防ぐことができる。従って、
各画素の周辺部のフィールドエミッション素子が、隣接
する画素のフィールドエミッション素子の影響を受ける
ことがなくなる。その結果、本発明の表示装置において
は、色の滲み等の無い鮮明な画像を得ることができる。
また、偏向電極を設けることによって、一層鮮明な画像
を得ることができる。更には、偏向手段や偏向電極に印
加する電圧を制御することによって、画像のシャープネ
スやソフトネスといった画質の調整を容易に行うことが
できる。また、偏向手段によって、ゲート部とアノード
部との間の距離を所定の値に保持することができ、ゲー
ト部とアノード部との間の距離を制御するための所謂ス
ペーサが不要となる。In the display device of the present invention, since the deflecting means is provided between the adjacent pixels, the electrons emitted from the field emission chip in the peripheral portion of each pixel are surely anodes in the pixel. It is possible to prevent the collision with the area and reach the anode section in the field emission element in the peripheral section of the adjacent pixel. Therefore,
The field emission element in the peripheral portion of each pixel is not affected by the field emission element of the adjacent pixel. As a result, in the display device of the present invention, it is possible to obtain a clear image without color bleeding.
Further, by providing the deflection electrode, a clearer image can be obtained. Furthermore, by controlling the voltage applied to the deflecting means and the deflecting electrodes, the image quality such as the sharpness and softness of the image can be easily adjusted. Further, the deflecting means can keep the distance between the gate portion and the anode portion at a predetermined value, and a so-called spacer for controlling the distance between the gate portion and the anode portion is unnecessary.
【図１】実施例１の表示装置の模式的な一部断面図であ
る。FIG. 1 is a schematic partial cross-sectional view of a display device according to a first embodiment.
【図２】実施例１の表示装置の作製工程を説明するため
の模式的な一部断面図である。FIG. 2 is a schematic partial cross-sectional view for explaining a manufacturing process of the display device of Example 1.
【図３】図２に引き続き、実施例１の表示装置の作製工
程を説明するための模式的な一部断面図である。3A and 3B are schematic partial cross-sectional views for explaining the manufacturing process of the display device according to the first embodiment, following FIG.
【図４】本発明の表示装置の各部に印加される電圧の状
態を説明する図である。FIG. 4 is a diagram illustrating a state of a voltage applied to each part of the display device of the present invention.
【図５】実施例２の表示装置の模式的な一部断面図であ
る。FIG. 5 is a schematic partial cross-sectional view of a display device according to a second embodiment.
【図６】本発明の表示装置の画素の配列を模式的に示す
平面図である。FIG. 6 is a plan view schematically showing an array of pixels of the display device of the present invention.
【図７】従来の表示装置の模式的な一部断面図である。FIG. 7 is a schematic partial cross-sectional view of a conventional display device.
１０ カソード部 １２ 第１の絶縁層 １４ ゲート部 １６ 第２の絶縁層 １８ 開口部 ２０ フィールドエミッションチップ ３０ 偏向手段 ３２Ａ，３２Ｂ 絶縁層 ４０ アノード部 ４２ 基板 ５０ 偏向電極 ５２ 第３の絶縁層 ６０ シリコン半導体基板 ６２ 絶縁膜 DESCRIPTION OF SYMBOLS 10 Cathode part 12 1st insulating layer 14 Gate part 16 2nd insulating layer 18 Opening 20 Field emission chip 30 Deflection means 32A, 32B Insulating layer 40 Anode part 42 Substrate 50 Deflection electrode 52 Third insulating layer 60 Silicon semiconductor Substrate 62 Insulation film
Claims (4)
て、 各画素は、複数のスピント型のフィールドエミッション
素子から成り、 各フィールドエミッション素子は、カソード部に電気的
に接続されたフィールドエミッションチップと、該フィ
ールドエミッションチップの上方に開口部を有するゲー
ト部と、該フィールドエミッションチップに対向して設
けられたアノード部とから成り、 隣接する画素の間に、電圧を印加し得る偏向手段が設け
られていることを特徴とする表示装置。1. A display device comprising a plurality of pixels, each pixel comprising a plurality of Spindt-type field emission elements, each field emission element being a field emission element electrically connected to a cathode portion. A deflection unit capable of applying a voltage is provided between adjacent pixels, which includes a chip, a gate unit having an opening above the field emission chip, and an anode unit provided so as to face the field emission chip. A display device provided.
部を有する金属板から成ることを特徴とする請求項１に
記載の表示装置。2. The display device according to claim 1, wherein the deflecting means is made of a metal plate having an opening in a region corresponding to each pixel.
イヤから成ることを特徴とする請求項１に記載の表示装
置。3. The display device according to claim 1, wherein the deflecting means comprises a wire whose surface is electrically insulated.
けられていることを特徴とする請求項１乃至請求項３の
いずれか１項に記載の表示装置。4. The display device according to claim 1, further comprising a deflection electrode provided between the gate portion and the anode portion.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9584794A JPH07282718A (en) | 1994-04-08 | 1994-04-08 | Display using field emission element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9584794A JPH07282718A (en) | 1994-04-08 | 1994-04-08 | Display using field emission element |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000149889A Division JP2001006528A (en) | 2000-01-01 | 2000-05-22 | Field emission element |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07282718A true JPH07282718A (en) | 1995-10-27 |
Family
ID=14148772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9584794A Pending JPH07282718A (en) | 1994-04-08 | 1994-04-08 | Display using field emission element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07282718A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6075315A (en) * | 1995-03-20 | 2000-06-13 | Nec Corporation | Field-emission cold cathode having improved insulating characteristic and manufacturing method of the same |
| US6541905B1 (en) | 1995-04-21 | 2003-04-01 | Canon Kabushiki Kaisha | Image forming apparatus |
| JP2004228084A (en) * | 2003-01-21 | 2004-08-12 | Samsung Sdi Co Ltd | Field emission element |
| KR100474822B1 (en) * | 1998-01-12 | 2005-06-17 | 삼성에스디아이 주식회사 | Field effect display element, its driving method, and its spacer manufacturing method |
| KR100522692B1 (en) * | 2003-07-02 | 2005-10-19 | 삼성에스디아이 주식회사 | Field emission device and manufacturing method thereof |
-
1994
- 1994-04-08 JP JP9584794A patent/JPH07282718A/en active Pending
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