JPH07236025A - Close contact image sensor and its production - Google Patents

Close contact image sensor and its production

Info

Publication number
JPH07236025A
JPH07236025A JP6051181A JP5118194A JPH07236025A JP H07236025 A JPH07236025 A JP H07236025A JP 6051181 A JP6051181 A JP 6051181A JP 5118194 A JP5118194 A JP 5118194A JP H07236025 A JPH07236025 A JP H07236025A
Authority
JP
Japan
Prior art keywords
layer
silicon oxide
etching
image sensor
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP6051181A
Other languages
Japanese (ja)
Inventor
Shusuke Mimura
秀典 三村
Yasumitsu Ota
泰光 太田
Hikari Sakamoto
光 坂本
Seiji Takayama
誠治 高山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Steel Corp
Original Assignee
Nippon Steel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Steel Corp filed Critical Nippon Steel Corp
Priority to JP6051181A priority Critical patent/JPH07236025A/en
Publication of JPH07236025A publication Critical patent/JPH07236025A/en
Withdrawn legal-status Critical Current

Links

Landscapes

  • Solid State Image Pick-Up Elements (AREA)
  • Facsimile Heads (AREA)

Abstract

PURPOSE:To keep a gate insulation film flat by stopping the etching accurately at a boarder with the gate insulation film when an amorphous silicon layer formed on the gate insulation film is etched. CONSTITUTION:A chromium layer is depositted on a glass substrate 10 and the layer is subject to patterning to form a chromium electrode 12 and a silicon nitride layer 14 is depositted on the entire face of the electrode 12. Then a silicon oxide layer 16 is depositted on the layer 14 by a thickness of 100A or over and 500A or below by the plasma CVD method. Then an i-type a-Si layer 20 and an n<+> type a-Si layer 22 are sequentially depositted and the layers are subject to patterning by using the RIE method and etching is applied by leaving a part somewhat wider than the width of the chromium electrode 12. In this case, since the silicon oxide layer is on the silicon nitride layer, the etching for the a-Si layer is stopped accurately at the part of the silicon oxide layer to maintain the flatness of the silicon oxide layer after the etching.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、小型ファクシミリやコ
ピー機等において原稿読み取り装置として使用される密
着型イメージセンサ及びその製造方法に関するものであ
る。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a contact type image sensor used as a document reading device in a small facsimile, a copying machine or the like, and a manufacturing method thereof.

【0002】[0002]

【従来の技術】密着型イメージセンサのセンサ素子は、
通常、光を電荷に変換する光電変換素子と、光電変換素
子に蓄積される電荷を電流として取り出すスイッチング
素子から構成される。従来より、光電変換素子としてホ
トダイオードを用い、スイッチング素子として薄膜トラ
ンジスタ(TFT)を用いて構成される密着型イメージ
センサが知られている(例えば、特開平3─15797
0号公報を参照)。
2. Description of the Related Art The sensor element of a contact image sensor is
Usually, it is composed of a photoelectric conversion element that converts light into an electric charge and a switching element that takes out the electric charge accumulated in the photoelectric conversion element as a current. 2. Description of the Related Art A contact image sensor including a photodiode as a photoelectric conversion element and a thin film transistor (TFT) as a switching element has been conventionally known (for example, JP-A-3-15797).
No. 0 publication).

【0003】図5(a)〜(e)は、ガラス基板上にア
モルファスシリコン(a-Si )からなるpin接合のホ
トダイオード及びa-Si からなるTFTを形成する、従
来の密着型イメージセンサの製造工程の一例を示した部
分断面図である。
FIGS. 5 (a) to 5 (e) show a conventional contact image sensor in which a pin junction photodiode made of amorphous silicon (a-Si) and a TFT made of a-Si are formed on a glass substrate. It is a fragmentary sectional view showing an example of a process.

【0004】この工程では、まず図5(a)において、
ガラス基板60上にクロム層を堆積しパターニングし
て、クロム電極62を形成する。これはTFTのための
ゲート電極となる。次に、同図(b)に示すように、こ
の上に絶縁層となる窒化シリコン(SiN )64を堆積
し、更にこの上にTFTの半導体層となるi型a-Si 層
(i層)66、n+ 型a-Si 層(n+ 層)68を順次堆
積する。次に、リアクティブ・イオン・エッチング(R
IE)法を用い、同図(c)に示すように、クロム電極
62よりも幾分広い幅となるようi層66及びn+ 層6
8をパターニングする。
In this step, first, in FIG.
A chromium layer is deposited and patterned on the glass substrate 60 to form a chromium electrode 62. This will be the gate electrode for the TFT. Next, as shown in FIG. 2B, silicon nitride (SiN) 64, which will be an insulating layer, is deposited on the i-type a-Si layer (i layer) which will be the semiconductor layer of the TFT. 66 and an n + type a-Si layer (n + layer) 68 are sequentially deposited. Next, reactive ion etching (R
(IE) method, the i layer 66 and the n + layer 6 are formed to have a width somewhat wider than that of the chromium electrode 62, as shown in FIG.
8 is patterned.

【0005】そして、図5(d)に示すように、この上
の全体にクロム層70を堆積し、このクロム層の上部右
側に、p型、i型、n型のa-Si 及び透明導電膜である
ITO72を堆積し、そしてこれらをパターニングする
ことにより、pin接合のホトダイオード74が得られ
る。その後、同図(e)に示すようにクロム層70をパ
ターニングしてソース電極76及びドレイン電極78を
形成することにより、TFT80が得られる。この上に
絶縁層となる酸化シリコン層82を堆積したあと、コン
タクトホール84、86、88を形成する。更に、この
上からアルミニウム又はクロムからなる金属層を堆積
し、所定の形状にパターニングして上部電極90、92
を得る。これにより、ホトダイオード74とTFT80
とが接続され、またTFT80の上側が上部電極94に
よって遮光される。
Then, as shown in FIG. 5 (d), a chrome layer 70 is deposited on the entire surface, and p-type, i-type, n-type a-Si and transparent conductive material are formed on the upper right side of the chrome layer. By depositing a film of ITO 72 and patterning them, a pin junction photodiode 74 is obtained. Thereafter, as shown in FIG. 7E, the chrome layer 70 is patterned to form the source electrode 76 and the drain electrode 78, whereby the TFT 80 is obtained. After depositing a silicon oxide layer 82 to serve as an insulating layer, contact holes 84, 86 and 88 are formed. Further, a metal layer made of aluminum or chromium is deposited on this, and patterned into a predetermined shape to form upper electrodes 90, 92.
To get As a result, the photodiode 74 and the TFT 80
And the upper side of the TFT 80 is shielded by the upper electrode 94.

【0006】[0006]

【発明が解決しようとする課題】ところで、i型のa-S
i と窒化シリコンは、RIE法でのエッチングに対する
性質、すなわちエッチングのされ方が近似している。こ
のため、上記図5(b)から(c)に移行する工程で、
i層66とn+ 層68を所定の形状にパターニングして
エッチングする際に、エッチングを窒化シリコン層64
とi層66との境界面で正確に停止することが難しいと
いう問題がある。また、実際のエッチング工程では、場
所によってエッチング速度が完全には同じではなく、場
所によってエッチング速度に分布があるので、エッチン
グの進み具合の速い所と遅い所ができる。
By the way, i-type a-S
i and silicon nitride are similar in property to etching by the RIE method, that is, how they are etched. Therefore, in the step of shifting from FIG. 5B to FIG.
When the i layer 66 and the n + layer 68 are patterned and etched into a predetermined shape, the silicon nitride layer 64 is etched.
There is a problem that it is difficult to stop accurately at the interface between the and i-layer 66. Also, in the actual etching process, the etching rate is not completely the same depending on the location, and the etching rate is distributed depending on the location, so that the progress of etching may be fast and slow.

【0007】このため、図5(c)では、i層66及び
+ 層68をエッチングしたあとの窒化シリコン層64
の表面を平坦に描いてあるが、実際にはこの面にはかな
りの凹凸が生じることは避けられない。このようにエッ
チング後の窒化シリコン層64の表面に凹凸があると、
この上に堆積するホトダイオード64のための半導体層
の部分にも凹凸が生じ易く、歩留りが低下する。
Therefore, in FIG. 5C, the silicon nitride layer 64 after the i layer 66 and the n + layer 68 are etched.
Although the surface of is drawn flat, it is unavoidable that considerable unevenness actually occurs on this surface. Thus, if the surface of the silicon nitride layer 64 after etching has irregularities,
Concavities and convexities are also likely to occur in the portion of the semiconductor layer for the photodiodes 64 deposited on this, and the yield is reduced.

【0008】本発明は上記事情に基づいてなされたもの
であり、TFTのアモルファス層をRIE法によってエ
ッチングしたあとの下層が平坦となる密着型イメージセ
ンサ、及び下層との境界部分で正確にエッチングを停止
させることのできる密着型イメージセンサの作製方法を
提供することを目的とするものである。
The present invention has been made based on the above circumstances, and the etching is performed accurately at the boundary between the contact type image sensor in which the lower layer is flat after the amorphous layer of the TFT is etched by the RIE method and the lower layer is flat. An object of the present invention is to provide a method for manufacturing a contact-type image sensor that can be stopped.

【0009】[0009]

【課題を解決するための手段】前記の課題を解決するた
めに、請求項1記載の発明は、ホトダイオードを光電変
換素子、薄膜トランジスタをスイッチング素子としてセ
ンサ素子を構成した密着型イメージセンサにおいて、前
記薄膜トランジスタのゲート絶縁膜が窒化シリコン及び
酸化シリコンからなり、前記ゲート絶縁膜をゲート電極
側から前記窒化シリコン、酸化シリコンの順に形成した
ことを特徴とするものである。
In order to solve the above-mentioned problems, the invention according to claim 1 is a contact image sensor in which a photodiode is used as a photoelectric conversion element and a thin film transistor is used as a switching element to form a sensor element. The gate insulating film is made of silicon nitride and silicon oxide, and the gate insulating film is formed in this order from the gate electrode side to the silicon nitride and silicon oxide.

【0010】前記の課題を解決するために、請求項2記
載の発明は、請求項1記載の発明において、前記酸化シ
リコンの厚さは100オングストローム以上500オン
グストローム以下であることを特徴とするものである。
In order to solve the above problems, the invention of claim 2 is characterized in that, in the invention of claim 1, the thickness of the silicon oxide is 100 angstroms or more and 500 angstroms or less. is there.

【0011】前記の課題を解決するために、請求項3記
載の発明は、薄膜トランジスタをセンサ素子のスイッチ
ング素子とした密着型イメージセンサの製造方法におい
て、基板上にゲート電極を形成する第一の工程と、前記
ゲート電極の上に窒化シリコン層を形成する第二の工程
と、前記窒化シリコン層の上に酸化シリコン層を形成す
る第三の工程と、前記酸化シリコン層の上にアモルファ
スシリコン層を形成する第四の工程と、前記アモルファ
スシリコン層を所定の形状にパターニングして前記酸化
シリコン層のところまでエッチングする第五の工程と、
前記第五の工程により得られた中間生成物の上に金属層
を形成しこれを所定の形状にパターニングする第六の工
程と、前記パターニングされた金属層の上にホトダイオ
ードとなるアモルファスシリコン層を形成しこれを所定
の形状にパターニングする第七の工程と、前記第七の工
程で得られた中間生成物の上に絶縁膜を形成しこれを所
定の形状にパターニングする第八の工程と、前記第八の
工程で得られた中間生成物の上に配線層を形成する第九
の工程とを具備することを特徴とするものである。
In order to solve the above-mentioned problems, a third aspect of the present invention is a first step of forming a gate electrode on a substrate in a method of manufacturing a contact image sensor using a thin film transistor as a switching element of a sensor element. A second step of forming a silicon nitride layer on the gate electrode, a third step of forming a silicon oxide layer on the silicon nitride layer, and an amorphous silicon layer on the silicon oxide layer. A fourth step of forming, a fifth step of patterning the amorphous silicon layer into a predetermined shape and etching up to the silicon oxide layer,
A sixth step of forming a metal layer on the intermediate product obtained by the fifth step and patterning the metal layer into a predetermined shape, and an amorphous silicon layer to be a photodiode on the patterned metal layer. A seventh step of forming and patterning it into a predetermined shape, and an eighth step of forming an insulating film on the intermediate product obtained in the seventh step and patterning it into a predetermined shape, A ninth step of forming a wiring layer on the intermediate product obtained in the eighth step.

【0012】前記の課題を解決するために、請求項4記
載の発明は、請求項3記載の発明において、前記第三の
工程で、酸化シリコン層の厚さを100オングストロー
ム以上500オングストローム以下に形成することを特
徴とするものである。
In order to solve the above-mentioned problems, in the invention according to claim 4, in the invention according to claim 3, the thickness of the silicon oxide layer is formed to 100 angstroms or more and 500 angstroms or less in the third step. It is characterized by doing.

【0013】[0013]

【作用】請求項1記載の発明は前記の構成により、前記
薄膜トランジスタのゲート絶縁膜が窒化シリコン及び酸
化シリコンからなり、前記ゲート絶縁膜をゲート電極側
から前記窒化シリコン、酸化シリコンの順に形成したこ
とにより、ゲート絶縁膜の上に薄膜トランジスタの活性
層となるアモルファスシリコン層を形成し、これをRI
E法を用いて所定のパターンでエッチングするときに、
アモルファスシリコンと酸化シリコンのエッチングに対
する特性が異なるため、このエッチングの進行は酸化シ
リコンの部分に達したところで正確に停止する。これに
より、エッチングした後の酸化シリコンの表面を平坦に
保つことができる。
According to the invention described in claim 1, the gate insulating film of the thin film transistor is made of silicon nitride and silicon oxide, and the gate insulating film is formed in this order from the gate electrode side to the silicon nitride and silicon oxide. Forming an amorphous silicon layer, which will be the active layer of the thin film transistor, on the gate insulating film by RI.
When etching with a predetermined pattern using the E method,
Due to the different etching characteristics of amorphous silicon and silicon oxide, the progress of this etching stops exactly when it reaches the silicon oxide portion. As a result, the surface of the silicon oxide after etching can be kept flat.

【0014】請求項2記載の発明は前記の構成により、
酸化シリコン層を100オングストローム以上とするこ
とにより、上記RIE法によるアモルファス半導体層の
エッチングを有効に停止させることができるとともに、
500オングストローム以下とすることにより、電気陰
性度に起因する界面特性の低下を防止することができ
る。
According to a second aspect of the present invention, by the above configuration,
By setting the silicon oxide layer to 100 angstroms or more, it is possible to effectively stop the etching of the amorphous semiconductor layer by the RIE method, and
By setting the thickness to 500 angstroms or less, it is possible to prevent deterioration of the interface characteristics due to electronegativity.

【0015】請求項3記載の発明は前記の構成により、
前記窒化シリコン層の上に酸化シリコン層を形成する第
三の工程を設けたことにより、その後の第五の工程にお
いて、アモルファスシリコン層のRIE法によるエッチ
ングを前記酸化シリコン層のところで正確に停止させる
ことができ、エッチングした後の酸化シリコン表面が平
坦になる。
According to a third aspect of the present invention, by the above configuration,
By providing the third step of forming the silicon oxide layer on the silicon nitride layer, in the subsequent fifth step, the etching of the amorphous silicon layer by the RIE method is accurately stopped at the silicon oxide layer. It is possible to flatten the silicon oxide surface after etching.

【0016】請求項4記載の発明は前記の構成により、
前記第三の工程において酸化シリコン層の厚さを100
オングストローム以上とすることにより、第五の工程に
おいて上記RIE法によるアモルファス半導体層のエッ
チングを有効に停止させることができるとともに、50
0オングストローム以下とすることにより、薄膜トラン
ジスタの完成後において電気陰性度に起因する界面特性
の低下を防止することができる。
According to a fourth aspect of the present invention, according to the above configuration,
In the third step, the thickness of the silicon oxide layer is set to 100.
When the thickness is not less than angstrom, it is possible to effectively stop the etching of the amorphous semiconductor layer by the RIE method in the fifth step, and
By setting the thickness to 0 angstrom or less, it is possible to prevent the deterioration of the interface characteristics due to the electronegativity after the completion of the thin film transistor.

【0017】[0017]

【実施例】以下に図面を参照して本発明の一実施例につ
いて説明する。図1及び図2は、本発明の一実施例であ
る密着型イメージセンサの光電変換素子となるホトダイ
オードと、スイッチング素子となる薄膜トランジスタ
(TFT)の作製工程を順を追って描いた部分断面図、
図3及び図4は図1及び図2に対応させて作製工程を描
いた平面図である。尚、図1(a)〜(f)及び図2
(g)〜(j)は、図3(a)の一点鎖線に沿った断面
を示している。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. 1 and 2 are partial cross-sectional views sequentially showing a manufacturing process of a photodiode which is a photoelectric conversion element and a thin film transistor (TFT) which is a switching element of a contact image sensor which is an embodiment of the present invention,
3 and 4 are plan views illustrating a manufacturing process corresponding to FIGS. 1 and 2. 1 (a) to 1 (f) and FIG.
(G)-(j) has shown the cross section along the dashed-dotted line of Fig.3 (a).

【0018】図1(a)において、まず、ガラス基板1
0上にクロム層を堆積し、これをパターニングしてクロ
ム電極12を形成する。図3(a)はこの状態を示した
平面図である。ここで図3(a)の点線部分は、後述す
るホトダイオードの下部電極が形成される領域であるこ
とを示す。クロム電極12が形成されたら、この上の全
体にわたり、図1(b)に示すように絶縁膜となる窒化
シリコン層14を堆積する。尚、ガラス基板10の上に
は、密着型イメージセンサを構成する各種の回路部分が
一括して形成される。
In FIG. 1A, first, the glass substrate 1
A chrome layer is deposited on the O.sub.0 layer and patterned to form a chrome electrode 12. FIG. 3A is a plan view showing this state. Here, the dotted line portion in FIG. 3A indicates a region where a lower electrode of a photodiode described later is formed. After the chromium electrode 12 is formed, a silicon nitride layer 14 serving as an insulating film is deposited on the entire surface of the chromium electrode 12, as shown in FIG. In addition, on the glass substrate 10, various circuit portions forming the contact image sensor are collectively formed.

【0019】ところで、図5に示した従来の工程では、
窒化シリコン層14の上に直ちにTFTの半導体層とな
るi型及びn+ 型のa-Si 層を堆積した。これに対し、
本実施例では図1(c)に示すように、a-Si 層を堆積
する前に、窒化シリコン層14の上にプラズマCVD法
によって酸化シリコン層16を堆積する。このときの酸
化シリコン層16の厚さは、後述の理由により100オ
ングストローム以上500オングストローム以下とす
る。なお、プラズマCVDによって堆積される酸化シリ
コンには、SiO2及びSiO の両方が含まれることがあり、
本実施例ではどちらでも所期の目的を達成することがで
きる。したがって、本明細書ではSiO 又はSiO2もしくは
両方を含んだ意味で酸化シリコンという用語を用いる。
By the way, in the conventional process shown in FIG.
Immediately on the silicon nitride layer 14, i-type and n + -type a-Si layers to be semiconductor layers of the TFT were deposited. In contrast,
In this embodiment, as shown in FIG. 1C, a silicon oxide layer 16 is deposited on the silicon nitride layer 14 by plasma CVD before depositing the a-Si layer. At this time, the thickness of the silicon oxide layer 16 is set to 100 angstroms or more and 500 angstroms or less for the reason described below. Note that the silicon oxide deposited by plasma CVD may contain both SiO 2 and SiO 2 .
In the present embodiment, either one can achieve the intended purpose. Therefore, in this specification, the term "silicon oxide" is used to include SiO 2 or SiO 2 or both.

【0020】これ以降の工程は従来と同様であり、図1
(d)に示すように、TFTの半導体層となるi型a-S
i 層(i層)20及びn+ 型a-Si 層(n+ 層)22を
順次堆積する。そして、このi層20及びn+ 層22を
リアクティブ・イオン・エッチング(RIE)法を用い
てパターニングして、図1(e)に示すように、クロム
電極12よりも幾分幅広い部分だけを残す。これを平面
図で表すと、図3(b)のようになる。
The subsequent steps are the same as those in the prior art, and are shown in FIG.
As shown in (d), the i-type a-S that becomes the semiconductor layer of the TFT
An i layer (i layer) 20 and an n + type a-Si layer (n + layer) 22 are sequentially deposited. Then, the i layer 20 and the n + layer 22 are patterned by using a reactive ion etching (RIE) method so that only a portion somewhat wider than the chromium electrode 12 is formed as shown in FIG. leave. This is shown in a plan view in FIG. 3 (b).

【0021】従来の工程では、i層の下層が直ちに窒化
シリコン層であり、i型a-Si と窒化シリコンのエッチ
ング特性が近似しているため、i層及びn+ 層をエッチ
ングする際に、窒化シリコン層との境界面で正確にエッ
チングを停止させることが困難であった。しかしながら
本実施例では、上記のように窒化シリコン層14の上に
予め酸化シリコン層16を設けたことにより、RIE法
でi層及びn+ 層をエッチングしたときに、エッチング
の進行が酸化シリコン層16に達した時点でこれを確実
に停止することができる。
In the conventional process, since the lower layer of the i layer is a silicon nitride layer immediately and the etching characteristics of the i-type a-Si and the silicon nitride are similar, when the i layer and the n + layer are etched, It was difficult to stop etching accurately at the interface with the silicon nitride layer. However, in this embodiment, since the silicon oxide layer 16 is provided in advance on the silicon nitride layer 14 as described above, when the i layer and the n + layer are etched by the RIE method, the etching progresses. It can be stopped reliably when 16 is reached.

【0022】ところで、a-Si と酸化シリコンとの界面
特性は、a-Si と窒化シリコンとの界面特性に比べて劣
るとされている。これは電気陰性度の関係で、a-Si と
窒化シリコンとの界面では電子がa-Si の方へ引き寄せ
られるのに対し、a-Si と酸化シリコンの界面では電子
が酸化シリコンの側へ引き寄せられるため、TFTの活
性層における電流が減少することによる。しかしなが
ら、本発明者の実験によれば、酸化シリコン層16の厚
さを前述のように500オングストローム程度までに抑
えれば、このようなことが問題とならないことが分かっ
た。また、酸化シリコン層16の厚さを100オングス
トローム以上としたのは、これ以下だとエッチングを停
止させる効果が有効に発揮されないからである。
The interface characteristics between a-Si and silicon oxide are considered to be inferior to those between a-Si and silicon nitride. This is due to electronegativity. While electrons are attracted toward a-Si at the interface between a-Si and silicon nitride, electrons are attracted toward the silicon oxide at the interface between a-Si and silicon oxide. Therefore, the current in the active layer of the TFT is reduced. However, according to the experiments conducted by the present inventor, it has been found that such a problem does not occur if the thickness of the silicon oxide layer 16 is suppressed to about 500 Å as described above. The reason why the thickness of the silicon oxide layer 16 is 100 angstroms or more is that the effect of stopping the etching cannot be effectively exhibited if the thickness is less than 100 angstroms.

【0023】このように、窒化シリコン層14とi層2
0との間に酸化シリコン層を設けたことで、n+ 層22
及びi層20のエッチングを酸化シリコンの部分で確実
に停止することが可能となり、その結果、エッチングを
行ったあとの酸化シリコンの表面の平坦性を維持でき、
従来のように窒化シリコン層の表面に凹凸が生じること
はない。このため、後の工程でこの層の上部に形成され
るホトダイオードのp層、i層、n層を平坦にうまく堆
積できるので、製品の歩留りが向上する。
Thus, the silicon nitride layer 14 and the i layer 2 are
Since the silicon oxide layer is provided between the n + layer 22 and
And, it becomes possible to reliably stop the etching of the i layer 20 at the silicon oxide portion, and as a result, it is possible to maintain the flatness of the surface of the silicon oxide after etching,
There is no unevenness on the surface of the silicon nitride layer as in the conventional case. Therefore, the p-layer, i-layer, and n-layer of the photodiode, which will be formed on this layer in a later step, can be deposited flat and well, so that the product yield is improved.

【0024】RIE法によるエッチング工程が終了した
ら、次に図1(f)に示すように、表面全体にクロム層
24を堆積する。そして、このクロム層24の上部右側
に、図2(g)に示すようにp型、i型、n型のアモル
ファスシリコン及び透明導電膜であるITO26を順次
堆積し、更にこれらをパターニングすることにより、p
in接合のホトダイオード28が得られる。図3(c)
はこの状態を示した平面図である。更に、図2(h)及
び図3(d)に示すように、クロム層24をパターニン
グして、TFT34のためのソース電極30及びドレイ
ン電極32を形成するとともに、ホトダイオード28の
ための下部電極33を形成する。
After the etching process by the RIE method is completed, as shown in FIG. 1 (f), a chromium layer 24 is deposited on the entire surface. Then, as shown in FIG. 2G, p-type, i-type, and n-type amorphous silicon and ITO 26 which is a transparent conductive film are sequentially deposited on the upper right side of the chromium layer 24, and these are patterned. , P
An in-junction photodiode 28 is obtained. Figure 3 (c)
Is a plan view showing this state. Further, as shown in FIGS. 2H and 3D, the chromium layer 24 is patterned to form the source electrode 30 and the drain electrode 32 for the TFT 34, and the lower electrode 33 for the photodiode 28. To form.

【0025】そして、この上に絶縁層となる酸化シリコ
ン層40を堆積したあと、図2(i)及び図4(e)に
示すように、パターニングしてコンタクトホール42、
44、46を形成する。更に、図2(j)及び図4
(f)に示すように、この上からアルミニウム又はクロ
ムからなる金属層を堆積し、所定の形状にパターニング
して上部電極48を得る。この上部電極により、ホトダ
イオード28とTFT34とが接続され、またTFT3
4の上側が上部電極50によって遮光される。更に、ホ
トダイオード28の下部電極のための電極配線52も形
成される。この電極配線52はマトリックス接続部を介
して、アンプ、積分器などからなる出力回路(図示せ
ず)に接続される。
Then, after depositing a silicon oxide layer 40 to be an insulating layer on this, as shown in FIGS. 2 (i) and 4 (e), patterning is performed to form a contact hole 42,
44 and 46 are formed. Furthermore, FIG. 2 (j) and FIG.
As shown in (f), a metal layer made of aluminum or chromium is deposited on this and patterned into a predetermined shape to obtain an upper electrode 48. The upper electrode connects the photodiode 28 and the TFT 34, and the TFT 3
The upper side of 4 is shielded by the upper electrode 50. Further, the electrode wiring 52 for the lower electrode of the photodiode 28 is also formed. The electrode wiring 52 is connected to an output circuit (not shown) including an amplifier, an integrator and the like via a matrix connection section.

【0026】図3及び図4では二組のTFTとホトダイ
オードだけを示してあるが、A4サイズ用でセンサ密度
が8素子/mmの密着型イメージセンサの場合、実際には
1728組の同様のTFTとホトダイオードが横方向、
すなわち主走査方向に配列されている。そして出力回路
が32チャンネルの場合、これらが32組ずつ54個の
ブロックに分割され、それぞれのブロックに含まれる対
応する組が共通の出力回路に接続されるようマトリック
ス接続される。一方、ゲート電極12は、それぞれのブ
ロックごとに設けられた入力回路(図示せず)にブロッ
ク単位で接続されている。入力回路から一つのブロック
のゲートに入力パルスが供給されると、そのブロック内
のTFTはすべてオンとなり、対応するホトダイオード
に蓄積された画像信号に対応する電荷が読み出され出力
回路へ送られる。かかる動作を全てのブロックに対して
行うことにより、1ライン分の画像信号が得られる。
Although only two sets of TFTs and photodiodes are shown in FIGS. 3 and 4, in the case of a contact type image sensor for A4 size with a sensor density of 8 elements / mm, 1728 sets of similar TFTs are actually used. And the photodiode is lateral,
That is, they are arranged in the main scanning direction. When the output circuit has 32 channels, these are divided into 54 blocks each having 32 sets, and the corresponding sets included in each block are matrix-connected so as to be connected to a common output circuit. On the other hand, the gate electrode 12 is connected in block units to an input circuit (not shown) provided in each block. When an input pulse is supplied from the input circuit to the gate of one block, all the TFTs in that block are turned on, and the charges corresponding to the image signal accumulated in the corresponding photodiode are read out and sent to the output circuit. By performing this operation for all blocks, an image signal for one line can be obtained.

【0027】本発明は上記実施例に限定されるものでは
なく、その要旨の範囲内で種々の変更が可能である。
The present invention is not limited to the above embodiments, but various modifications can be made within the scope of the invention.

【0028】[0028]

【発明の効果】以上説明したように請求項1記載の発明
によれば、窒化シリコン層の上に酸化シリコン層を設け
たことにより、この上に堆積したアモルファスシリコン
層をRIE法でエッチングするときに、エッチングの進
行を窒化シリコンの部分で正確に停止させることができ
るので、その下の層まで過度にエッチングするのを防止
できるとともに、エッチング後の酸化シリコン層の表面
を平坦に保つことができるので、その上にホトダイオー
ドを形成するのが容易となり、製造工程における歩留り
が向上する密着型イメージセンサを提供することができ
る。
As described above, according to the first aspect of the invention, since the silicon oxide layer is provided on the silicon nitride layer, when the amorphous silicon layer deposited thereon is etched by the RIE method. In addition, since the progress of etching can be accurately stopped at the silicon nitride portion, it is possible to prevent excessive etching to the layer below it and also to keep the surface of the silicon oxide layer after etching flat. Therefore, it becomes easy to form the photodiode on the photodiode, and it is possible to provide the contact image sensor in which the yield in the manufacturing process is improved.

【0029】請求項2記載の発明によれば、前記酸化シ
リコン層の厚さを100オングストローム以上としたこ
とにより、前記エッチングを有効に停止することができ
るとともに、500オングストローム以下としたことに
より、アモルファスシリコン層と酸化シリコン層との間
の電気陰性度に起因する界面特性の低下を防止すること
ができる密着型イメージセンサを提供することができ
る。
According to the second aspect of the present invention, by setting the thickness of the silicon oxide layer to 100 angstroms or more, the etching can be effectively stopped, and by setting it to 500 angstroms or less, the amorphous It is possible to provide a contact-type image sensor capable of preventing deterioration of interface characteristics due to electronegativity between a silicon layer and a silicon oxide layer.

【0030】請求項3記載の発明によれば、窒化シリコ
ン層の上に酸化シリコン層を形成する工程を設けたこと
により、この上に堆積したアモルファスシリコン層をR
IE法などでエッチングする工程において、エッチング
の進行を窒化シリコンの部分で正確に停止させることが
できるので、その下の層まで過度にエッチングするのを
防止できるとともに、エッチング後の酸化シリコン層の
表面を平坦に保つことができるので、その上にホトダイ
オードを形成するのが容易となり、歩留りが向上する密
着型イメージセンサの製造方法を提供することができ
る。
According to the third aspect of the invention, since the step of forming the silicon oxide layer on the silicon nitride layer is provided, the amorphous silicon layer deposited on the silicon oxide layer is converted into R.
In the step of etching by the IE method or the like, the progress of etching can be accurately stopped at the silicon nitride portion, so that it is possible to prevent excessive etching down to the layer below the surface and the surface of the silicon oxide layer after etching. Since it can be kept flat, it is easy to form a photodiode on it, and it is possible to provide a method for manufacturing a contact image sensor in which the yield is improved.

【0031】請求項4記載の発明によれば、前記酸化シ
リコン層の厚さを100オングストローム以上としたこ
とにより、前記エッチングを有効に停止することができ
るとともに、500オングストローム以下としたことに
より、アモルファスシリコン層と酸化シリコン層との間
の電気陰性度に起因する界面特性の低下を防止すること
ができる密着型イメージセンサの製造方法を提供するこ
とができる。
According to the fourth aspect of the present invention, by setting the thickness of the silicon oxide layer to 100 angstroms or more, the etching can be effectively stopped, and by setting it to 500 angstroms or less, the amorphous It is possible to provide a method for manufacturing a contact-type image sensor capable of preventing deterioration of interface characteristics due to electronegativity between a silicon layer and a silicon oxide layer.

【図面の簡単な説明】[Brief description of drawings]

【図1】薄膜トランジスタをスイッチング素子とし、ホ
トダイオードを光電変換素子とする密着型イメージセン
サの一連の製造工程を示した部分断面図である。
FIG. 1 is a partial cross-sectional view showing a series of manufacturing steps of a contact image sensor using a thin film transistor as a switching element and a photodiode as a photoelectric conversion element.

【図2】図1に続けて、密着型イメージセンサの製造工
程を示した部分断面図である。
FIG. 2 is a partial cross-sectional view showing the manufacturing process of the contact image sensor, following FIG. 1;

【図3】図1及び図2に対応させて描いた密着型イメー
ジセンサの一連の製造工程を示した部分平面図である。
FIG. 3 is a partial plan view showing a series of manufacturing steps of the contact image sensor drawn corresponding to FIGS. 1 and 2.

【図4】図3に続けて、図1及び図2に対応させて描い
た密着型イメージセンサの一連の製造工程を示した部分
平面図である。
FIG. 4 is a partial plan view showing a series of manufacturing steps of the contact image sensor drawn in correspondence with FIGS. 1 and 2, following FIG. 3;

【図5】従来の密着型イメージセンサの一連の製造工程
を示した部分断面図である。
FIG. 5 is a partial cross-sectional view showing a series of manufacturing steps of a conventional contact image sensor.

【符号の説明】[Explanation of symbols]

10、60 ガラス基板 12、62 クロム電極 14、64 窒化シリコン層 16 酸化シリコン 20、66 i型アモルファスシリコン層 22、68 n+ 型アモルファスシリコン層 28、74 ホトダイオード 30、76 ソース電極 32、78 ドレイン電極 33 下部電極 34、80 薄膜トランジスタ(TFT) 40、82 酸化シリコン層 48、50、90、94 上部電極10, 60 Glass substrate 12, 62 Chrome electrode 14, 64 Silicon nitride layer 16 Silicon oxide 20, 66 i-type amorphous silicon layer 22, 68 n + -type amorphous silicon layer 28, 74 Photodiode 30, 76 Source electrode 32, 78 Drain electrode 33 lower electrode 34, 80 thin film transistor (TFT) 40, 82 silicon oxide layer 48, 50, 90, 94 upper electrode

───────────────────────────────────────────────────── フロントページの続き (72)発明者 坂本 光 神奈川県相模原市淵野辺5丁目10番1号 新日本製鐵株式会社エレクトロニクス研究 所内 (72)発明者 高山 誠治 神奈川県相模原市淵野辺5丁目10番1号 新日本製鐵株式会社エレクトロニクス研究 所内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Mitsuru Sakamoto 5-10-1, Fuchinobe, Sagamihara-shi, Kanagawa Inside the Electronics Research Laboratory, Nippon Steel Corporation (72) Seiji Takayama 5--10, Fuchinobe, Sagamihara, Kanagawa No. 1 Nippon Steel Corporation Electronics Research Laboratory

Claims (4)

【特許請求の範囲】[Claims] 【請求項1】 ホトダイオードを光電変換素子、薄膜ト
ランジスタをスイッチング素子としてセンサ素子を構成
した密着型イメージセンサにおいて、 前記薄膜トランジスタのゲート絶縁膜が窒化シリコン及
び酸化シリコンからなり、前記ゲート絶縁膜をゲート電
極側から前記窒化シリコン、酸化シリコンの順に形成し
たことを特徴とする密着型イメージセンサ。
1. A contact type image sensor in which a photodiode is used as a photoelectric conversion element and a thin film transistor is used as a switching element to form a sensor element, wherein a gate insulating film of the thin film transistor is made of silicon nitride and silicon oxide, and the gate insulating film is provided on a gate electrode side. To the silicon nitride and the silicon oxide in this order.
【請求項2】 前記酸化シリコンの厚さは100オング
ストローム以上500オングストローム以下であること
を特徴とする請求項1記載の密着型イメージセンサ。
2. The contact image sensor according to claim 1, wherein the thickness of the silicon oxide is 100 angstroms or more and 500 angstroms or less.
【請求項3】 薄膜トランジスタをセンサ素子のスイッ
チング素子とした密着型イメージセンサの製造方法にお
いて、 基板上にゲート電極を形成する第一の工程と、前記ゲー
ト電極の上に窒化シリコン層を形成する第二の工程と、
前記窒化シリコン層の上に酸化シリコン層を形成する第
三の工程と、前記酸化シリコン層の上にアモルファスシ
リコン層を形成する第四の工程と、前記アモルファスシ
リコン層を所定の形状にパターニングして前記酸化シリ
コン層のところまでエッチングする第五の工程と、前記
第五の工程により得られた中間生成物の上に金属層を形
成しこれを所定の形状にパターニングする第六の工程
と、前記パターニングされた金属層の上にホトダイオー
ドとなるアモルファスシリコン層を形成しこれを所定の
形状にパターニングする第七の工程と、前記第七の工程
で得られた中間生成物の上に絶縁膜を形成しこれを所定
の形状にパターニングする第八の工程と、前記第八の工
程で得られた中間生成物の上に配線層を形成する第九の
工程とを具備することを特徴とする密着型イメージセン
サの製造方法。
3. A method of manufacturing a contact image sensor using a thin film transistor as a switching element of a sensor element, comprising: a first step of forming a gate electrode on a substrate; and a step of forming a silicon nitride layer on the gate electrode. The second step,
A third step of forming a silicon oxide layer on the silicon nitride layer, a fourth step of forming an amorphous silicon layer on the silicon oxide layer, and patterning the amorphous silicon layer into a predetermined shape. A fifth step of etching to the silicon oxide layer, a sixth step of forming a metal layer on the intermediate product obtained by the fifth step and patterning it into a predetermined shape, A seventh step of forming an amorphous silicon layer to be a photodiode on the patterned metal layer and patterning it into a predetermined shape, and forming an insulating film on the intermediate product obtained in the seventh step. And an eighth step of patterning this into a predetermined shape, and a ninth step of forming a wiring layer on the intermediate product obtained in the eighth step. Method for producing a contact type image sensor according to claim.
【請求項4】 前記第三の工程で、酸化シリコン層を1
00オングストローム以上500オングストローム以下
の厚さに形成することを特徴とする請求項3記載の密着
型イメージセンサの製造方法。
4. A silicon oxide layer is formed in the third step.
The method for manufacturing a contact image sensor according to claim 3, wherein the contact image sensor is formed to have a thickness of not less than 00 Å and not more than 500 Å.
JP6051181A 1994-02-24 1994-02-24 Close contact image sensor and its production Withdrawn JPH07236025A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP6051181A JPH07236025A (en) 1994-02-24 1994-02-24 Close contact image sensor and its production

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP6051181A JPH07236025A (en) 1994-02-24 1994-02-24 Close contact image sensor and its production

Publications (1)

Publication Number Publication Date
JPH07236025A true JPH07236025A (en) 1995-09-05

Family

ID=12879679

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6051181A Withdrawn JPH07236025A (en) 1994-02-24 1994-02-24 Close contact image sensor and its production

Country Status (1)

Country Link
JP (1) JPH07236025A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8324624B2 (en) 2008-12-26 2012-12-04 Samsung Display Co., Ltd. Thin film transistor array substrate for an X-ray detector and method of fabricating the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8324624B2 (en) 2008-12-26 2012-12-04 Samsung Display Co., Ltd. Thin film transistor array substrate for an X-ray detector and method of fabricating the same

Similar Documents

Publication Publication Date Title
US4889983A (en) Image sensor and production method thereof
US11522090B2 (en) Flat panel detection substrate, fabricating method thereof and flat panel detector
US7973311B2 (en) Isolated sensor structures such as for flexible substrates
CN101345246B (en) Active-matrix-drive display unit including TFT
US6214684B1 (en) Method of forming a semiconductor device using an excimer laser to selectively form the gate insulator
US10629834B2 (en) Thin film transistor, method for preparing the same, and display device
US5663576A (en) Photoelectic conversion element with islands
JPH07236025A (en) Close contact image sensor and its production
JPH0746721B2 (en) Image sensor and manufacturing method thereof
JP2634505B2 (en) Thin film transistor and method of manufacturing the same
US5340766A (en) Method for fabricating charge-coupled device
JPH04343472A (en) Solid-state image pickup element
JP2001156282A (en) Image sensor and its manufacturing method
CN217588932U (en) TFT array substrate structure for improving metal residue
JP2692144B2 (en) Line sensor
KR970004494B1 (en) A method for manufacture for image sensor
JP2712847B2 (en) Method for manufacturing charge transfer device
JP2661672B2 (en) Thin film transistor and method of manufacturing the same
JPH08321621A (en) Thin film transistor
JPH0556027B2 (en)
KR100273340B1 (en) Vertical thin film transistor and manufacturing method thereof
JP2709214B2 (en) Method for manufacturing thin film transistor
KR100232154B1 (en) Thin film transistor and manufacturing thereof
JPS62172755A (en) Manufacture of photosensor
CN114678384A (en) TFT array substrate structure for improving Taper side metal residue and manufacturing method thereof

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20010508