JPH07219746A - Five input three output adder - Google Patents
Five input three output adderInfo
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- JPH07219746A JPH07219746A JP3325794A JP3325794A JPH07219746A JP H07219746 A JPH07219746 A JP H07219746A JP 3325794 A JP3325794 A JP 3325794A JP 3325794 A JP3325794 A JP 3325794A JP H07219746 A JPH07219746 A JP H07219746A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、乗算器と多入力加算器
において、Wallace トリーを構成するために用いられる
４入力桁上げ保存加算器の構成要素として使用される５
入力３出力加算器に関するものである。BACKGROUND OF THE INVENTION The present invention is used in multipliers and multi-input adders as a component of a 4-input carry save adder used to construct a Wallace tree.
The present invention relates to an input 3-output adder.
【０００２】[0002]
［従来例１］全加算器（ＦＡ）１の構成例を図８に示
す。この加算器１は、２入力の論理積の否定をとるＮＡ
ＮＤ１〜３と、２入力の排他的論理和をとるＥＸＯＲ１
〜２から構成され、３ビットデータ（Ｘ0 、Ｘ1 、Ｘ
2 ）を入力して１ビットの和ＳとキャリーＣを出力す
る。図９は図８に示した加算器１を２個列接続して構成
した５入力３出力加算器２を示す図であり、ここでは５
ビットデータ（Ｘ0 、Ｘ1 、Ｘ2 、Ｘ3 、Ｄ0 ）を入力
して１ビットの和Ｓと２ビットのキャリーＣ0 、Ｃ1を
出力する。[Conventional Example 1] FIG. 8 shows a configuration example of a full adder (FA) 1. This adder 1 is an NA that negates the logical product of two inputs.
EXOR1 which takes the exclusive OR of ND1 to 3 and 2 inputs
2 to 3 bits of data (X 0 , X 1 , X
2 ) is input and 1-bit sum S and carry C are output. FIG. 9 is a diagram showing a 5-input 3-output adder 2 configured by connecting two adders 1 shown in FIG.
Bit data (X 0 , X 1 , X 2 , X 3 , D 0 ) is input and a 1-bit sum S and 2-bit carries C 0 and C 1 are output.
【０００３】この図９に示した５入力３出力加算器２を
ｍ個並べ、出力Ｃ0 を左隣（１桁上位）の入力Ｄ0 に接
続することにより、ｍ個の４ビット長データを加算しキ
ャリーと和を生成するｍ入力桁上げ保存加算器を構成す
ることができる。図１０に、４個の４ビット長データを
加算し、４ビットの和と４ビットのキャリーを生成する
４入力桁上げ保存加算器（４ＣＳＡ）３の回路例を示
す。By arranging m 5-input 3-output adders 2 shown in FIG. 9 and connecting the output C 0 to the input D 0 on the left side (one digit higher), m 4-bit length data is obtained. An m-input carry save adder can be constructed that adds and produces a carry and a sum. FIG. 10 shows a circuit example of a 4-input carry save adder (4CSA) 3 that adds four 4-bit length data to generate a 4-bit sum and a 4-bit carry.
【０００４】出力Ｃ0 は入力Ｄ0 に無関係であり、また
通常、排他的論理和（ＥＸＯＲ）ゲートの遅延は、論理
積の否定（ＮＡＮＤ）ゲートの遅延の２倍より長いの
で、４入力桁上げ保存加算器３のクリティカルパスは、
排他的論理和ゲートが４段となる（図９参照）。The output C 0 is independent of the input D 0 , and typically, the delay of an exclusive-or (EXOR) gate is longer than twice the delay of a NOT-AND (NAND) gate, so four input digits. The critical path of the up-save adder 3 is
The exclusive OR gate has four stages (see FIG. 9).
【０００５】図１０に示した４入力桁上げ保存加算器３
を、Wallace トリー方式で接続した８入力２出力加算器
４の構成を図１１に示す。この８入力２出力加算器４を
ｎ個並べ、出力Ｃ2 とＣ3 をそれぞれ左隣（１桁上位）
の入力Ｄ2 、Ｄ3 に接続することにより、ｎ個の８ビッ
ト長データを加算し、キャリーと和を生成する８入力桁
上げ保存加算器（図示せず）を構成することができる。The 4-input carry save adder 3 shown in FIG.
FIG. 11 shows the configuration of the 8-input 2-output adder 4 in which is connected in the Wallace tree system. These eight-input two-output adders 4 are arranged in n lines, and the outputs C 2 and C 3 are adjacent to the left (one digit higher).
It is possible to configure an 8-input carry save adder (not shown) which adds n pieces of 8-bit length data and generates a carry and a sum by connecting the inputs D 2 and D 3 of the above.
【０００６】全加算器をWallace トリー方式で接続して
８入力桁上げ保存加算器を構成する場合に比べて、４入
力桁上げ保存加算器３をWallace トリー方式で接続して
８入力桁上げ保存加算器を構成すると、配線が規則的に
なるという特徴がある。Compared to the case of configuring an 8-input carry save adder by connecting the full adders in the Wallace tree system, the 4-input carry save adder 3 is connected in the Wallace tree system to save the 8-input carry save The structure of the adder is characterized by regular wiring.
【０００７】上記５入力３出力加算器２については、例
えば、MARK R. SANTORO, MARK A.HOROWITZ,^SPIM : A P
ipelined 64x64-bit Iterative Multiplier ”, IEEE
J.Solid-State Circuits, vol.SC-24, no.2, pp.487-49
3, Apr.1989 に記載されている。Regarding the 5-input / 3-output adder 2, for example, MARK R. SANTORO, MARK A. HOROWITZ, ^ SPIM: AP
ipelined 64x64-bit Iterative Multiplier ”, IEEE
J. Solid-State Circuits, vol.SC-24, no.2, pp.487-49
3, Apr.1989.
【０００８】［従来例２］前述した従来例１の図９の５
入力３出力加算器２からは、２ビットのキャリーＣ0 、
Ｃ1 が出力される。この出力の一方が０、他方が１のと
き、どちらを１としても機能は等価である。この点に着
目した５入力３出力加算器の真理値を図１５に示す。こ
こで説明する従来例２の５入力３出力加算器５の構成を
図１２に示す。[Conventional Example 2] 5 in FIG. 9 of the above-mentioned Conventional Example 1
From the input 3 output adder 2, a 2-bit carry C 0 ,
C 1 is output. When one of the outputs is 0 and the other is 1, whichever is 1, the functions are equivalent. The truth value of the 5-input 3-output adder focusing on this point is shown in FIG. FIG. 12 shows the configuration of the 5-input 3-output adder 5 of the conventional example 2 described here.
【０００９】この５入力３出力加算器５は、２入力の論
理和をとるＯＲ１〜２、２入力の論理積をとるＡＮＤ１
〜３、２入力の排他的論理和をとるＥＸＯＲ３〜６、２
入力の論理和の否定をとるＮＯＲ１〜３、２入力の論理
積の否定をとるＮＡＮＤ４、インバータＩＮＶ１〜２か
らなる。この５入力３出力加算器５は、上記した図１５
に示す真理値の論理を実現する。The 5-input 3-output adder 5 has OR1 and OR2 that take the logical sum of 2 inputs and AND1 that takes the logical product of 2 inputs.
EXOR 3 to 6, which takes the exclusive OR of 3 to 2 inputs
It is composed of NORs 1 to 3 that take the negation of the logical sum of the inputs, and NAND 4 that takes the negation of the logical product of the inputs, and inverters INV 1 and 2. This 5-input / 3-output adder 5 is the same as that shown in FIG.
The logic of the truth value shown in is realized.
【００１０】前述した従来例１の５入力３出力加算器２
（図９）の和Ｓが排他的論理和ゲート４段を通って生成
されたのに対し、この従来例２の５入力３出力加算器５
の和Ｓは排他的論理和ゲート３段を通って生成される。
本例においては、クリティカルパスは排他的論理和ゲー
ト２段＋ＮＯＲゲート＋ＡＮＤ・ＮＯＲ複合ゲート＋イ
ンバータとなり、その遅延は従来例１のものより短くな
る。The 5-input 3-output adder 2 of the above-mentioned conventional example 1
The sum S of FIG. 9 is generated through four stages of exclusive OR gates, while the 5-input 3-output adder 5 of the conventional example 2 is used.
, S is generated through three stages of exclusive OR gates.
In this example, the critical path is the exclusive OR gate two stages + NOR gate + AND / NOR composite gate + inverter, and the delay thereof is shorter than that of the conventional example 1.
【００１１】この回路については、例えば、J.Mori, M.
Nagamatsu, M.Hirano, S.Tanaka, M.Noda, Y.Toyoshim
a, K.Hashimoto, H.Hayashida, K.Maeguchi, ^A 10-ns
54x54-bit Parallel Structured Full Array Multiplie
r with 0.5-μm CMOSTechnology” IEEE J. Solid-Stat
e Circuits, vol.SC-26, no.4，pp.600-606,Apr.1991に
記載されている。Regarding this circuit, for example, J. Mori, M.
Nagamatsu, M.Hirano, S.Tanaka, M.Noda, Y.Toyoshim
a, K. Hashimoto, H. Hayashida, K. Maeguchi, ^ A 10-ns
54x54-bit Parallel Structured Full Array Multiplie
r with 0.5-μm CMOS Technology ”IEEE J. Solid-Stat
e Circuits, vol.SC-26, no.4, pp.600-606, Apr.1991.
【００１２】［従来例３］従来例３の５入力３出力加算
器６の構成を図１３に示す。この５入力３出力加算器６
は、２入力の論理和をとるＯＲ３〜４、２入力の論理積
をとるＡＮＤ４、２入力の論理和の否定をとるＮＯＲ
４、２入力の論理積の否定をとるＮＡＮＤ５〜８、２入
力の排他的論理和をとるＥＸＯＲ７〜８、２入力の排他
的否定論理和をとるＥＸＮＯＲ１〜２、インバータＩＮ
Ｖ３からなる。この５入力３出力加算器６は、図１６に
示す真理値を実現する。[Prior Art 3] FIG. 13 shows the configuration of the 5-input 3-output adder 6 of the prior art 3. This 5-input 3-output adder 6
Is OR3 to 4 that takes the logical sum of two inputs, AND4 that takes the logical product of the two inputs, NOR that takes the negation of the logical sum of the two inputs
NAND 5 to 8 for inverting AND of 4 and 2 inputs EXOR 7 to 8 for exclusive OR of 2 inputs EXNOR 1 and 2 for exclusive NOR of 2 inputs and inverter IN
It consists of V3. The 5-input / 3-output adder 6 realizes the truth value shown in FIG.
【００１３】ここで、ＥＸＮＯＲ１〜２は、図１４に示
すように、２入力の論理積の否定をとるＮＡＮＤ９とＯ
Ｒ・ＮＡＮＤ複合ゲート７で構成することができる。こ
の従来例３の５入力３出力加算器６中のＥＸＮＯＲ１〜
２として、図１４に示した回路を用いると、図１３中の
ＮＡＮＤ５とＥＸＮＯＲ１中のＮＡＮＤ９とを、またＮ
ＡＮＤ６とＥＸＮＯＲ２中のＮＡＮＤ９とを、それぞれ
共通化できるので、トランジスタ数を削減することがで
きる。Here, EXNOR1 and EXNOR2 are NAND 9 and O that take the negation of the logical product of 2 inputs, as shown in FIG.
It can be configured by the R / NAND composite gate 7. EXNOR1 in the 5-input 3-output adder 6 of the conventional example 3
If the circuit shown in FIG. 14 is used as 2, the NAND 5 in FIG. 13 and the NAND 9 in EXNOR 1 are
Since the AND 6 and the NAND 9 in the EXNOR 2 can be made common to each other, the number of transistors can be reduced.
【００１４】この従来例３のクリティカルパスは、排他
的否定論理和（ＥＸＮＯＲ）ゲート１段＋排他的論理和
（ＥＸＯＲ）ゲート２段となる。通常、排他的否定論理
和ゲートの遅延時間は排他的論理和ゲートのものより短
く、また、ＮＡＮＤゲートの共通化により入力側（Ｘ
0 、Ｘ1 、Ｘ2 、Ｘ3 ）からみた負荷が減少するので、
クリティカルパスの遅延は従来例２のものよりも短くな
る。The critical path of the prior art example 3 is one stage of exclusive-NOR gates (EXNOR) + two stages of exclusive-OR (EXOR) gates. Usually, the delay time of the exclusive-NOR gate is shorter than that of the exclusive-OR gate, and due to the commonization of the NAND gates, the input side (X
Since the load seen from 0 , X 1 , X 2 , X 3 ) decreases,
The delay of the critical path is shorter than that of the conventional example 2.
【００１５】この回路については、例えば、Gensuke Go
to, Tomio Sato, Masao Nakajira,and Takao Sukemura,
^ A 54x54-bit Regularly Structured Tree Multiplie
r "IEEE J. Solid-State Circuits, vol.SC-27, no.9,
pp.1229-1236, Sep.1992 に記載されいてる。Regarding this circuit, for example, Gensuke Go
to, Tomio Sato, Masao Nakajira, and Takao Sukemura,
^ A 54x54-bit Regularly Structured Tree Multiplie
r "IEEE J. Solid-State Circuits, vol.SC-27, no.9,
pp.1229-1236, Sep.1992.
【００１６】[0016]
【発明が解決しようとする課題】ところが、以上の従来
技術においては、従来例１、２、３の順で、クリティカ
ルパスの遅延は短くなっているが、従来例３においても
クリティカルパスは排他的否定論理和ゲート１段＋排他
的論理和ゲート２段であり、その遅延が大きいという問
題がある。また、従来例３（図１３）において５入力３
出力加算器６のトランジスタ数は、例えＮＡＮＤ５〜６
をＥＸＮＯＲ１〜２のＮＡＮＤ９と共通化しても、６０
個（ＯＲ、ＡＮＤ、ＩＮＶの各ゲートは各々２個、ＮＡ
ＮＤ、ＮＯＲの各ゲートは各々４個、排他的論理和ゲー
ト、排他的否定論理和ゲートは各々１０個）であり、ト
ランジスタ数が多いという問題もある。However, in the above conventional technique, the delay of the critical path is shortened in the order of the conventional examples 1, 2, and 3. However, the critical path is exclusive in the conventional example 3 as well. There is a problem that the delay is large because it is one stage of the NOR gate and two stages of the exclusive OR gate. Moreover, in the conventional example 3 (FIG. 13), 5 inputs 3
The number of transistors of the output adder 6 is, for example, NAND5-6.
Even if it is shared with the NAND9 of EXNOR1 and 2,
(2 gates each for OR, AND, INV, NA
Each of the ND and NOR gates has four gates, and each has an exclusive OR gate and an exclusive NOR gate, which is also a problem in that the number of transistors is large.
【００１７】本発明は、上記の問題点を解決するために
なされたものであり、その目的は、トランジスタ数を減
少させ、且つクリティカルパスの遅延を短くした５入力
３出力加算器を提供することである。The present invention has been made to solve the above problems, and an object thereof is to provide a 5-input 3-output adder in which the number of transistors is reduced and the delay of a critical path is shortened. Is.
【００１８】[0018]
【課題を解決するための手段】第１の発明の５入力３出
力加算器は、第１から第５までの５つの入力信号が入力
可能で、該第１から第４までの４つの入力信号から生成
される第１のキャリー信号と、上記第１から第５までの
５つの入力信号から生成される第２のキャリー信号と、
上記第１から第５までの５つの入力信号から生成される
和信号とを出力する５入力３出力加算器において、上記
第１と第２の入力信号の論理積の否定をとる第１の回路
と、上記第３と第４の入力信号の論理積の否定をとる第
２の回路と、上記第１の回路の出力と上記第２の回路の
出力の論理積の否定をとる第３の回路と、上記第１回路
の出力と上記第２の回路の出力の論理和の否定をとる第
４の回路と、上記第１と第２の入力信号の排他的否定論
理和をとる第５の回路と、上記第３と第４の入力信号の
排他的否定論理和をとる第６の回路と、上記第５の回路
の出力と上記第６の回路の出力の論理積の否定をとる第
７の回路と、上記第５の回路の出力と上記第６の回路の
出力の排他的否定論理和をとる第８の回路と、上記第４
の回路の出力と上記第７の回路の出力との論理和を第１
の中間結果とし、上記第８の回路の出力と上記第５の入
力信号との論理和を第２の中間結果とし、上記第１の中
間結果と上記第２の中間結果の論理積をとる第９の回路
と、上記第８の回路の出力と上記第５の入力信号との排
他的否定論理和をとる第１０の回路とを有し、上記第３
の回路の出力を上記第１のキャリー信号として出力し、
上記第９の回路の出力を上記第２のキャリー信号として
出力し、上記第１０の回路の出力を上記和信号として出
力するように構成した。The 5-input 3-output adder of the first invention is capable of inputting five input signals from the first to fifth, and four input signals from the first to fourth. A first carry signal generated from the first carry signal and a second carry signal generated from the first to fifth input signals
In a 5-input 3-output adder that outputs a sum signal generated from the first to fifth input signals, a first circuit that negates the logical product of the first and second input signals And a second circuit for negating the logical product of the third and fourth input signals, and a third circuit for negating the logical product of the output of the first circuit and the output of the second circuit. A fourth circuit for inverting the logical sum of the outputs of the first circuit and the second circuit; and a fifth circuit for obtaining the exclusive NOR of the first and second input signals And a sixth circuit for taking the exclusive-NOR of the third and fourth input signals, and a seventh circuit for taking the NOT of the logical product of the output of the fifth circuit and the output of the sixth circuit. A circuit, an eighth circuit for exclusive-oring the output of the fifth circuit and the output of the sixth circuit, and the fourth circuit
The logical sum of the output of the above circuit and the output of the above seventh circuit is the first
And the logical sum of the output of the eighth circuit and the fifth input signal as the second intermediate result, and the logical product of the first intermediate result and the second intermediate result is obtained. And a tenth circuit for taking an exclusive NOR of the output of the eighth circuit and the fifth input signal.
The output of the circuit of is output as the first carry signal,
The output of the ninth circuit is output as the second carry signal, and the output of the tenth circuit is output as the sum signal.
【００１９】また、第２の発明の５入力３出力加算器は
第１から第５までの５つの入力信号が入力可能で、該第
１から第４までの４つの入力信号から生成される第１の
キャリー信号と、上記第１から第５までの５つの入力信
号から生成される第２のキャリー信号と、上記第１から
第５までの５つの入力信号から生成される和信号とを出
力する５入力３出力加算器において、上記第１と第２の
入力信号の論理和の否定をとる第１の回路と、上記第３
と第４の入力信号の論理和の否定をとる第２の回路と、
上記第１の回路の出力と上記第２の回路の出力の論理和
の否定をとる第３の回路と、上記第１回路の出力と上記
第２の回路の出力の論理積の否定をとる第４の回路と、
上記第１と第２の入力信号の排他的論理和をとる第５の
回路と、上記第３と第４の入力信号の排他的論理和をと
る第６の回路と、上記第５の回路の出力と上記第６の回
路の出力の論理和の否定をとる第７の回路と、上記第５
の回路の出力と上記第６の回路の出力の排他的論理和を
とる第８の回路と、上記第４の回路の出力と上記第７の
回路の出力との論理積を第１の中間結果とし、上記第８
の回路の出力と上記第５の入力信号との論理積を第２の
中間結果とし、上記第１の中間結果と上記第２の中間結
果の論理和をとる第９の回路と、上記第８の回路の出力
と上記第５の入力信号との排他的論理和をとる第１０の
回路とを有し、上記第３の回路の出力を上記第１のキャ
リー信号として出力し、上記第９の回路の出力を上記第
２のキャリー信号として出力し、上記第１０の回路の出
力を上記和信号として出力するように構成した。The five-input, three-output adder of the second invention can receive five input signals from the first to fifth, and is generated from the four input signals from the first to fourth. 1 carry signal, a second carry signal generated from the first to fifth input signals, and a sum signal generated from the first to fifth input signals In the 5-input 3-output adder, the first circuit for inverting the logical sum of the first and second input signals and the third circuit
And a second circuit for negating the logical sum of the fourth input signal,
A third circuit for inverting the logical sum of the outputs of the first circuit and the second circuit, and a third circuit for inverting the logical product of the outputs of the first circuit and the second circuit 4 circuit,
A fifth circuit for taking an exclusive OR of the first and second input signals, a sixth circuit for taking an exclusive OR of the third and fourth input signals, and the fifth circuit A seventh circuit for inverting the logical sum of the output and the output of the sixth circuit;
8th circuit that takes the exclusive OR of the output of the circuit of 6 and the output of the 6th circuit, and the logical product of the output of the 4th circuit and the output of the 7th circuit, the first intermediate result And above 8th
A ninth circuit for taking a logical sum of the first intermediate result and the second intermediate result by taking the logical product of the output of the circuit of FIG. 6 and the fifth input signal as the second intermediate result, and the eighth circuit. And a tenth circuit that takes the exclusive OR of the fifth input signal and the output of the third input circuit. The output of the third circuit is output as the first carry signal, and the ninth carry signal is output. The output of the circuit is output as the second carry signal, and the output of the tenth circuit is output as the sum signal.
【００２０】[0020]
【作用】クリティカルパルスは、第１の発明では２入力
の排他的否定論理和をとる第５又は第６と第８および第
１０の回路からなる３段となり、第２の発明でも２入力
の排他的論理和をとる第５又は第６と第８および第１０
の回路からなる３段となり、遅延が短くなる。また、第
１の発明では第１、第２、第７の回路を第５、第６、第
８の回路内の同様の回路と共通化でき、第２の発明でも
第１、第２、第７の回路を第５、第６、第８の回路内の
同様の回路と共通化でき、必要トランジスタ数を少なく
することができる。In the first aspect of the invention, the critical pulse has three stages consisting of the fifth or sixth circuits and the eighth and tenth circuits that take the exclusive NOR of the two inputs. 5th or 6th and 8th and 10th logical OR
The delay becomes short because the circuit has three stages. Further, in the first invention, the first, second, and seventh circuits can be shared with the similar circuits in the fifth, sixth, and eighth circuits, and in the second invention, the first, second, and seventh circuits are also provided. The seventh circuit can be shared with the similar circuits in the fifth, sixth, and eighth circuits, and the number of required transistors can be reduced.
【００２１】[0021]
［実施例１］以下、本発明の実施例について説明する。
図１はその実施例１の５入力３出力加算器１１の構成を
示す図である。この回路は、２入力の論理和をとるＯＲ
１１〜１２、２入力の論理積の否定をとるＮＡＮＤ１１
〜１５、２入力の論理和の否定をとるＮＯＲ１１、２入
力の排他的否定論理和をとるＥＸＮＯＲ１１〜１４、お
よびインバータＩＮＶ１１からなる。Example 1 An example of the present invention will be described below.
FIG. 1 is a diagram showing the configuration of the 5-input 3-output adder 11 of the first embodiment. This circuit is an OR that takes the logical sum of two inputs
NAND11 which takes the logical product of 11 to 12 and 2 inputs
˜15, a NOR 11 that takes the negation of the two-input OR, EXNOR11 to 14 that takes the two-input exclusive-NOR, and an inverter INV11.
【００２２】この５入力３出力加算器１１では、図６に
示すように、図１５で示した従来例３の場合と同様な真
理値を実現することができる。ここで、図６中のａとｂ
は、それぞれＸ0 とＸ1 の排他的否定論理和、Ｘ2 とＸ
3 の排他的否定論理和、ｃはａとｂの排他的否定論理
和、ｄとｅはそれぞれＸ0 とＸ1 の論理積の否定、Ｘ2
とＸ3 の論理積の否定、ｆはｄとｅの論理和の否定、ｇ
はａとｂの論理積の否定を示す。As shown in FIG. 6, this 5-input 3-output adder 11 can realize the same truth value as in the case of the conventional example 3 shown in FIG. Here, a and b in FIG.
Are the exclusive ORs of X 0 and X 1 , respectively, and X 2 and X
3 exclusive-NOR, c is exclusive-OR of a and b, d and e are NOTs of the logical product of X 0 and X 1 , respectively, X 2
And the negation of the logical product of X 3 , f is the negation of the logical sum of d and e, g
Indicates the negation of the logical product of a and b.
【００２３】この５入力３出力加算器１１では、ＮＡＮ
Ｄ１１とＥＸＮＯＲ１１内のＮＡＮＤ９（図１４参照）
とを、またＮＡＮＤ１２とＥＸＮＯＲ１２内のＮＡＮＤ
９とを、各々共通化できる。さらに、ＮＡＮＤ１４とＥ
ＸＮＯＲ１３内のＮＡＮＤ９とも共通化できる。従っ
て、必要なトランジスタ数が大幅に削減でき、合計で５
８個となる。In this 5-input / 3-output adder 11, the NAN
NAND9 in D11 and EXNOR11 (see Figure 14)
, And NAND in the NAND12 and EXNOR12
9 and 9 can be made common. In addition, NAND14 and E
It can be shared with the NAND 9 in the XNOR 13. Therefore, the number of required transistors can be greatly reduced, and a total of 5
Eight.
【００２４】またａ点とｂ点からみた負荷が減少する。
ＮＡＮＤ１４からみた負荷は増加するが、通常ＮＡＮＤ
ゲートの負荷駆動能力は大きいので、ａ点とｂ点からみ
た負荷が減少する効果の方が大きく、ＥＸＮＯＲ１３の
遅延は小さくなる。さらに、クリティカルパスは、排他
的否定論理和ゲート３段となるため、遅延は従来例３に
示したものよりも小さくなる。Further, the load seen from the points a and b is reduced.
The load seen from NAND14 increases, but it is normal NAND
Since the load driving capability of the gate is large, the effect of reducing the load seen from the points a and b is greater, and the delay of the EXNOR 13 is smaller. Furthermore, since the critical path has three stages of exclusive-NOR gates, the delay becomes smaller than that shown in Conventional Example 3.
【００２５】図２に示したものは図１に示した５入力３
出力加算器１１の変形例を示す図であり、図１に示した
回路中のＯＲ１１〜１２、ＮＡＮＤ１５およびＩＮＶ１
１をＮＯＲ１２〜１４に置換した５入力３出力加算器１
１′を示すものである。The one shown in FIG. 2 has the five inputs 3 shown in FIG.
It is a figure which shows the modification of the output adder 11, and OR11-12, NAND15 and INV1 in the circuit shown in FIG.
5-input 3-output adder 1 in which 1 is replaced by NOR 12 to 14
1'is shown.
【００２６】［実施例２］図３は実施例２の５入力３出
力加算器１２の構成を示す図である。この回路は、２入
力の論理積をとるＡＮＤ１１〜１２、２入力の論理和の
否定をとるＮＯＲ１５〜１９、２入力の論理積の否定を
とるＮＡＮＤ１６、２入力の排他的論理和をとるＥＸＯ
Ｒ１１〜１４、および入力を反転するＩＮＶ１２からな
る。この構成は、図１におけるＮＡＮＤゲート、ＮＯＲ
ゲート、ＯＲ・ＮＡＮＤ複合ゲート、排他的否定論理和
ゲートを、それぞれＮＯＲゲート、ＮＡＮＤゲート、Ａ
ＮＤ・ＮＯＲ複合ゲート、排他的論理和ゲートに置き換
えた構造である。[Embodiment 2] FIG. 3 is a diagram showing the structure of the 5-input 3-output adder 12 of the second embodiment. This circuit includes AND 11 to 12 that takes the logical product of 2 inputs, NOR 15 to 19 that takes the negative of the logical sum of 2 inputs, NAND 16 that takes the negative of the logical product of 2 inputs, and EXO that takes the exclusive OR of 2 inputs.
R11 to 14 and INV12 inverting the input. This configuration has the NAND gate and NOR in FIG.
The gate, the OR / NAND composite gate, and the exclusive NOR gate are respectively a NOR gate, a NAND gate, and an A gate.
This is a structure in which the ND / NOR composite gate and the exclusive OR gate are replaced.
【００２７】この５入力３出力加算器１２は、図７に示
したように、従来例２の真理値を示す図１５と同じ論理
を実現する。ここで、ＥＸＯＲ１１〜１４の各々は、図
５に示すように、ＮＯＲ２０とＡＮＤ・ＮＯＲ複合ゲー
ト１３で構成することができる。As shown in FIG. 7, the 5-input / 3-output adder 12 realizes the same logic as that of FIG. 15 showing the truth value of the conventional example 2. Here, each of the EXORs 11 to 14 can be composed of a NOR 20 and an AND / NOR composite gate 13, as shown in FIG.
【００２８】この５入力３出力加算器１２では、ＮＯＲ
１５とＥＸＯＲ１１内のＮＯＲ２０とを、またＮＯＲ１
６とＥＸＯＲ１２内のＮＯＲ２０とを、さらにＮＯＲ１
８とＥＸＯＲ１３内のＮＯＡＲ２０とを、各々共通化で
きる。また、この回路でのクリティカルパスは、排他的
論理和ゲート３段となる。In this 5-input / 3-output adder 12, the NOR
15 and NOR20 in EXOR11, NOR1
6 and NOR20 in EXOR12, and NOR1
8 and the NOAR 20 in the EXOR 13 can be shared. Also, the critical path in this circuit is three stages of exclusive OR gates.
【００２９】図４に示したものは図３に示した５入力３
出力加算器１２の変形例を示す図であり、図３に示し回
路中のＡＮＤ１１〜１２、ＮＯＲ１９、ＩＮＶ１２をＮ
ＡＮＤ１７〜１９に置換した５入力３出力加算器１２′
を示すものである。The one shown in FIG. 4 has the five inputs 3 shown in FIG.
It is a figure which shows the modification of the output adder 12, and AND11-12, NOR19, INV12 in the circuit shown in FIG.
5-input 3-output adder 12 'replaced with AND17-19
Is shown.
【００３０】[0030]
【発明の効果】以上説明したように、本発明の５入力３
出力加算器は、従来のものに比べてクリティカルパスの
遅延時間が短く、またその必要トランジスタ数も少なく
なる。従って、この本発明の５入力３出力加算器を用い
て４入力桁上げ保存加算器を構成し、それをWallace ト
リーの構成要素とすることにより、従来例のもので構成
したWallace トリーに比べて、そのWallace トリーの遅
延時間が短縮され、トランジスタ削減の効果も発揮され
る。As described above, the 5 inputs and 3 of the present invention are used.
In the output adder, the delay time of the critical path is shorter than that of the conventional one, and the number of required transistors is also reduced. Therefore, by constructing a 4-input carry save adder using the 5-input 3-output adder of the present invention and using it as a constituent element of the Wallace tree, it is possible to compare with the Wallace tree constructed by the conventional example. , The delay time of the Wallace tree is shortened, and the effect of transistor reduction is also demonstrated.
【図１】 本発明の実施例１の５入力３出力加算器の
構成のブロック図である。FIG. 1 is a block diagram of a configuration of a 5-input 3-output adder according to a first embodiment of the present invention.
【図２】 本発明の実施例１の５入力３出力加算器の
一部を変形した構成のブロック図である。FIG. 2 is a block diagram of a configuration in which a part of the 5-input 3-output adder according to the first embodiment of the present invention is modified.
【図３】 本発明の実施例２の５入力３出力加算器の
構成のブロック図である。FIG. 3 is a block diagram of a configuration of a 5-input 3-output adder according to a second embodiment of the present invention.
【図４】 本発明の実施例２の５入力３出力加算器の
一部を変形した構成のブロック図である。FIG. 4 is a block diagram of a configuration in which a part of the 5-input 3-output adder according to the second embodiment of the present invention is modified.
【図５】 ２入力の排他的論理和をとるＥＸＯＲゲー
トの構成のブロック図である。FIG. 5 is a block diagram of a configuration of an EXOR gate that takes an exclusive OR of two inputs.
【図６】 実施例１の５入力３出力加算器の真理値を
示す説明図である。FIG. 6 is an explanatory diagram showing a truth value of the 5-input 3-output adder according to the first embodiment.
【図７】 実施例２の５入力３出力加算器の真理値を
示す説明図である。FIG. 7 is an explanatory diagram showing a truth value of a 5-input 3-output adder according to the second embodiment.
【図８】 従来の全加算器の構成のブロック図であ
る。FIG. 8 is a block diagram of a configuration of a conventional full adder.
【図９】 従来例１の５入力３出力加算器の構成のブ
ロック図である。FIG. 9 is a block diagram of a configuration of a 5-input 3-output adder of Conventional Example 1.
【図１０】 従来例１の５入力３出力加算器を構成要素
とした４入力桁上げ保存加算器の構成のブロック図であ
る。FIG. 10 is a block diagram of a configuration of a 4-input carry save adder including the 5-input 3-output adder of Conventional Example 1 as a component.
【図１１】 図１０の４入力桁上げ保存加算器をWallce
トリー方式で接続して構成した８入力２出力加算器の構
成を示すブロック図である。11: Wallce the 4-input carry save adder of FIG.
It is a block diagram which shows the structure of the 8-input 2-output adder comprised by connecting by the tree system.
【図１２】 従来例２の５入力３出力加算器の構成のブ
ロック図である。FIG. 12 is a block diagram of a configuration of a 5-input 3-output adder of Conventional Example 2.
【図１３】 従来例３の５入力３出力加算器の構成のブ
ロック図である。FIG. 13 is a block diagram of a configuration of a 5-input 3-output adder of Conventional Example 3.
【図１４】 ２入力の排他的否定論理和をとるＥＸＮＯ
Ｒゲートの構成のブロック図である。FIG. 14: EXNO for exclusive-NOR of two inputs
It is a block diagram of a structure of an R gate.
【図１５】 従来例２の５入力３出力加算器の真理値を
示す説明図である。FIG. 15 is an explanatory diagram showing a truth value of a 5-input 3-output adder of Conventional Example 2.
【図１６】 従来例３の５入力３出力加算器の真理値を
示す説明図である。16 is an explanatory diagram showing a truth value of a 5-input 3-output adder of Conventional Example 3. FIG.
１：全加算器、２：従来例１の５入力３出力加算器、
３：４入力桁上げ保存加算器、４：８入力２出力加算
器、５：従来例２の５入力３出力加算器、６：従来例３
の５入力３出力加算器、７：複合ゲート、１１、１
１′：実施例１の５入力３出力加算器、１２、１２′：
実施例２の５入力３出力加算器、１３：複合ゲート。1: Full adder, 2: 5-input 3-output adder of Conventional Example 1,
3: 4 input carry save adder, 4: 8 input 2 output adder, 5: 5 input 3 output adder of conventional example 2, 6: conventional example 3
5-input 3-output adder, 7: composite gate, 11, 1
1 ': 5-input 3-output adder of the first embodiment, 12, 12':
5-input 3-output adder of the second embodiment, 13: compound gate.
Claims (2)
可能で、該第１から第４までの４つの入力信号から生成
される第１のキャリー信号と、上記第１から第５までの
５つの入力信号から生成される第２のキャリー信号と、
上記第１から第５までの５つの入力信号から生成される
和信号とを出力する５入力３出力加算器において、 上記第１と第２の入力信号の論理積の否定をとる第１の
回路と、 上記第３と第４の入力信号の論理積の否定をとる第２の
回路と、 上記第１の回路の出力と上記第２の回路の出力の論理積
の否定をとる第３の回路と、 上記第１回路の出力と上記第２の回路の出力の論理和の
否定をとる第４の回路と、 上記第１と第２の入力信号の排他的否定論理和をとる第
５の回路と、 上記第３と第４の入力信号の排他的否定論理和をとる第
６の回路と、 上記第５の回路の出力と上記第６の回路の出力の論理積
の否定をとる第７の回路と、 上記第５の回路の出力と上記第６の回路の出力の排他的
否定論理和をとる第８の回路と、 上記第４の回路の出力と上記第７の回路の出力との論理
和を第１の中間結果とし、上記第８の回路の出力と上記
第５の入力信号との論理和を第２の中間結果とし、上記
第１の中間結果と上記第２の中間結果の論理積をとる第
９の回路と、 上記第８の回路の出力と上記第５の入力信号との排他的
否定論理和をとる第１０の回路とを有し、 上記第３の回路の出力を上記第１のキャリー信号として
出力し、上記第９の回路の出力を上記第２のキャリー信
号として出力し、上記第１０の回路の出力を上記和信号
として出力することを特徴とする５入力３出力加算器。1. A first carry signal, which can receive five input signals from first to fifth, is generated from the four input signals from first to fourth, and the first to fifth signals. A second carry signal generated from the five input signals up to
In a 5-input 3-output adder that outputs a sum signal generated from the first to fifth input signals, a first circuit that negates the logical product of the first and second input signals And a second circuit for negating the logical product of the third and fourth input signals, and a third circuit for negating the logical product of the output of the first circuit and the output of the second circuit. A fourth circuit for inverting the logical sum of the outputs of the first circuit and the second circuit; and a fifth circuit for obtaining the exclusive NOR of the first and second input signals And a sixth circuit for taking the exclusive NOR of the third and fourth input signals, and a seventh circuit for taking the NOT of the logical product of the output of the fifth circuit and the output of the sixth circuit. A circuit, an eighth circuit for performing an exclusive NOR of the outputs of the fifth circuit and the sixth circuit, and the output of the fourth circuit. And the output of the seventh circuit as a first intermediate result, and the logical sum of the output of the eighth circuit and the fifth input signal as a second intermediate result. A ninth circuit for taking the logical product of the intermediate result and the second intermediate result; and a tenth circuit for taking the exclusive NOR of the output of the eighth circuit and the fifth input signal. The output of the third circuit is output as the first carry signal, the output of the ninth circuit is output as the second carry signal, and the output of the tenth circuit is output as the sum signal. A 5-input 3-output adder characterized by outputting.
可能で、該第１から第４までの４つの入力信号から生成
される第１のキャリー信号と、上記第１から第５までの
５つの入力信号から生成される第２のキャリー信号と、
上記第１から第５までの５つの入力信号から生成される
和信号とを出力する５入力３出力加算器において、 上記第１と第２の入力信号の論理和の否定をとる第１の
回路と、 上記第３と第４の入力信号の論理和の否定をとる第２の
回路と、 上記第１の回路の出力と上記第２の回路の出力の論理和
の否定をとる第３の回路と、 上記第１回路の出力と上記第２の回路の出力の論理積の
否定をとる第４の回路と、 上記第１と第２の入力信号の排他的論理和をとる第５の
回路と、 上記第３と第４の入力信号の排他的論理和をとる第６の
回路と、 上記第５の回路の出力と上記第６の回路の出力の論理和
の否定をとる第７の回路と、 上記第５の回路の出力と上記第６の回路の出力の排他的
論理和をとる第８の回路と、 上記第４の回路の出力と上記第７の回路の出力との論理
積を第１の中間結果とし、上記第８の回路の出力と上記
第５の入力信号との論理積を第２の中間結果とし、上記
第１の中間結果と上記第２の中間結果の論理和をとる第
９の回路と、 上記第８の回路の出力と上記第５の入力信号との排他的
論理和をとる第１０の回路とを有し、 上記第３の回路の出力を上記第１のキャリー信号として
出力し、上記第９の回路の出力を上記第２のキャリー信
号として出力し、上記第１０の回路の出力を上記和信号
として出力することを特徴とする５入力３出力加算器。2. First to fifth input signals can be input, a first carry signal generated from the first to fourth input signals, and the first to fifth signals. A second carry signal generated from the five input signals up to
In a 5-input 3-output adder that outputs a sum signal generated from the first to fifth input signals, a first circuit that negates the logical sum of the first and second input signals A second circuit for inverting the logical sum of the third and fourth input signals, and a third circuit for inverting the logical sum of the output of the first circuit and the output of the second circuit A fourth circuit for inverting the logical product of the outputs of the first circuit and the second circuit, and a fifth circuit for obtaining the exclusive OR of the first and second input signals. A sixth circuit for taking the exclusive OR of the third and fourth input signals, and a seventh circuit for taking the negation of the logical sum of the output of the fifth circuit and the output of the sixth circuit An eighth circuit that takes an exclusive OR of the output of the fifth circuit and the output of the sixth circuit; the output of the fourth circuit; and the seventh circuit The logical product of the output of the circuit is the first intermediate result, the logical product of the output of the eighth circuit and the fifth input signal is the second intermediate result, and the first intermediate result and the first intermediate result. A ninth circuit for taking the logical sum of the intermediate result of No. 2 and a tenth circuit for taking the exclusive logical sum of the output of the eighth circuit and the fifth input signal; An output of the circuit is output as the first carry signal, an output of the ninth circuit is output as the second carry signal, and an output of the tenth circuit is output as the sum signal. 5 input 3 output adder.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3325794A JPH07219746A (en) | 1994-02-07 | 1994-02-07 | Five input three output adder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3325794A JPH07219746A (en) | 1994-02-07 | 1994-02-07 | Five input three output adder |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07219746A true JPH07219746A (en) | 1995-08-18 |
Family
ID=12381461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3325794A Withdrawn JPH07219746A (en) | 1994-02-07 | 1994-02-07 | Five input three output adder |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07219746A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006106581A1 (en) * | 2005-03-31 | 2006-10-12 | Fujitsu Limited | Csa 5-3 compressing circuit and carrier-save adding circuit using the same |
-
1994
- 1994-02-07 JP JP3325794A patent/JPH07219746A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006106581A1 (en) * | 2005-03-31 | 2006-10-12 | Fujitsu Limited | Csa 5-3 compressing circuit and carrier-save adding circuit using the same |
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Legal Events
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|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010508 |