JPH07212667A - Display controller - Google Patents
Display controllerInfo
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- JPH07212667A JPH07212667A JP6006116A JP611694A JPH07212667A JP H07212667 A JPH07212667 A JP H07212667A JP 6006116 A JP6006116 A JP 6006116A JP 611694 A JP611694 A JP 611694A JP H07212667 A JPH07212667 A JP H07212667A
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- output
- graphic data
- dot
- Prior art date
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- Granted
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Landscapes
- Controls And Circuits For Display Device (AREA)
- Studio Circuits (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、TV(テレビジョン)
画面などに文字(図形を含む。以下、同様)を表示する
ための表示制御装置に関する。BACKGROUND OF THE INVENTION The present invention relates to a TV (television).
The present invention relates to a display control device for displaying characters (including figures; the same applies hereinafter) on a screen or the like.
【0002】[0002]
【従来の技術】従来、表示制御装置として、図11にそ
の要部を示すようなものが知られている。2. Description of the Related Art Conventionally, as a display control device, a device whose main part is shown in FIG. 11 is known.
【0003】図中、1は文字コード、文字色、文字背景
色、文字の属性を記憶する表示用メモリ(VRAM:vi
deo random access memory)、2は表示用メモリ1の動
作を制御するメモリ・シーケンサである。In the figure, 1 is a display memory (VRAM: vi) for storing a character code, a character color, a character background color, and a character attribute.
Deo random access memory) 2 is a memory sequencer for controlling the operation of the display memory 1.
【0004】また、3はドットで構成される文字パター
ンのデータ、いわゆる、ドット文字データを記憶するフ
ォントROM(font read only memory)、4はフォン
トROM3から出力される着色処理されていないドット
文字データを色データに基づいて着色処理する着色回路
である。Further, 3 is a character pattern data composed of dots, that is, a font ROM (font read only memory) for storing so-called dot character data, and 4 is a dot character data which is output from the font ROM 3 and is not subjected to coloring processing. Is a coloring circuit that performs coloring processing on the basis of color data.
【0005】ここに、メモリ・シーケンサ2は、図12
に示すように、水平同期信号HS及びメモリタイミング
系の基本クロック信号であるドットクロック信号ACL
Kに基づいて桁アドレスVC0〜VC4を生成すると共
に、図13に示すように、垂直同期信号VS及び水平同
期信号HSに基づいて行アドレスVR0〜VR3を生成
し、これら桁アドレスVC0〜VC4及び行アドレスV
R0〜VR3を表示用メモリ1に供給するように構成さ
れている。Here, the memory sequencer 2 is shown in FIG.
As shown in, the horizontal synchronization signal HS and the dot clock signal ACL which is the basic clock signal of the memory timing system.
The digit addresses VC0 to VC4 are generated based on K, and the row addresses VR0 to VR3 are generated based on the vertical synchronizing signal VS and the horizontal synchronizing signal HS, as shown in FIG. 13, and these digit addresses VC0 to VC4 and row are generated. Address V
It is configured to supply R0 to VR3 to the display memory 1.
【0006】また、表示用メモリ1は、図14に示すよ
うに、横32桁(1F)×縦16行(F)構成とされて
おり、メモリ・シーケンサ2によって指定されたアドレ
スに記憶されている文字コードC0〜C3及び色データ
RGBを出力するようにされている。As shown in FIG. 14, the display memory 1 has a horizontal 32 digit (1F) × vertical 16 row (F) configuration and is stored at an address designated by the memory sequencer 2. The character codes C0 to C3 and the color data RGB are output.
【0007】また、フォントROM3は、1文字分を横
9ドット×縦8ドットとするドット文字データを記憶
し、表示用メモリ1から供給される文字コードC0〜C
3に対応するドット文字データを1行目から順にパラレ
ルに出力し、これを着色回路4に供給するようにされて
いる。The font ROM 3 stores dot character data in which one character has horizontal 9 dots × vertical 8 dots, and the character codes C0 to C supplied from the display memory 1 are stored.
The dot character data corresponding to No. 3 are sequentially output in parallel from the first line and are supplied to the coloring circuit 4.
【0008】また、着色回路4は、図15に示すように
構成されている。図中、5はフォントROM3からパラ
レルに供給される行単位の9ビットのドット文字データ
D0〜D8をシリアルデータに変換するパラレル/シリ
アル変換回路(P/S回路)、6〜8は切換スイッチ回
路であり、9〜14はAND回路、15〜17はOR回
路である。The coloring circuit 4 is constructed as shown in FIG. In the figure, 5 is a parallel / serial conversion circuit (P / S circuit) that converts 9-bit dot character data D0-D8 in units of lines supplied in parallel from the font ROM 3 into serial data, and 6-8 are changeover switch circuits. And 9 to 14 are AND circuits and 15 to 17 are OR circuits.
【0009】ここに、切換スイッチ回路6〜8は、パラ
レル/シリアル変換回路5の出力に制御されて、文字色
データRGBと、背景色データRGBとを切換えて出力
するものである。The changeover switch circuits 6 to 8 are controlled by the output of the parallel / serial conversion circuit 5 to switch between the character color data RGB and the background color data RGB for output.
【0010】即ち、例えば、パラレル/シリアル変換回
路5の出力=「1」の場合、文字色データRGBが画像
データとして出力され、パラレル/シリアル変換回路5
の出力=「0」の場合、背景色データRGBが画像デー
タとして出力する。That is, for example, when the output of the parallel / serial conversion circuit 5 is “1”, the character color data RGB is output as image data, and the parallel / serial conversion circuit 5 is output.
Output = “0”, the background color data RGB is output as image data.
【0011】そこで、例えば、フォントROM3から図
16Aに示すようなドット文字データD0〜D8が出力
されると、着色回路4からは、表示面の一文字分の領域
に図16Bに示すような文字を表示し得る画像データが
出力される。Therefore, for example, when the dot ROM 3 outputs dot character data D0 to D8 as shown in FIG. 16A, the coloring circuit 4 displays a character as shown in FIG. Image data that can be displayed is output.
【0012】なお、図16Bにおいて、18は表示面に
おけるドットであり、散点模様のあるドットは、文字色
データRGBに基づく着色がなされていることを意味
し、散点模様のないドットは、背景色データRGBに基
づく着色がなされていることを意味している。In FIG. 16B, 18 is a dot on the display surface, a dot with a dot pattern means that it is colored based on the character color data RGB, and a dot without a dot pattern is This means that coloring is performed based on the background color data RGB.
【0013】[0013]
【発明が解決しようとする課題】このように、この表示
制御装置を使用する場合には、文字単位(横9ドット×
縦8ドットの領域単位)で、文字と背景とを着色するこ
とができるが、今日、より豊かな表示を行うことができ
るようにすることが望まれている。As described above, when this display control device is used, the character unit (horizontal 9 dots ×
Characters and backgrounds can be colored in units of vertical 8 dots), but today it is desired to be able to perform richer display.
【0014】本発明は、かかる点に鑑み、ドット文字デ
ータを使用して、簡単な構成で、従来よりも表現力の豊
かな表示を行うことができるようにした表示制御装置を
提供することを目的とする。In view of the above point, the present invention provides a display control device which uses dot character data and has a simple structure and is capable of performing a more expressive display than ever. To aim.
【0015】[0015]
【課題を解決するための手段】本発明による表示制御装
置は、図1に原理説明図を示すように、着色回路20
と、グラフィックデータ作成回路21と、選択回路22
とを備えて構成されるものである。The display control device according to the present invention has a coloring circuit 20 as shown in FIG.
, Graphic data creation circuit 21, and selection circuit 22
And is configured.
【0016】本発明においては、着色回路20に対して
は着色処理されていないドット文字データ及び色データ
が供給され、グラフィックデータ作成回路21に対して
は、着色処理されていないドット文字データのみが供給
される。In the present invention, the coloring circuit 20 is supplied with dot character data and color data which have not been colored, and the graphic data generating circuit 21 is supplied with only dot character data which has not been colored. Supplied.
【0017】ここに、着色回路20は、着色処理されて
いないドット文字データを色データに基づいて着色処理
するものである。Here, the coloring circuit 20 is for coloring the dot character data that has not been subjected to coloring processing based on the color data.
【0018】また、グラフィックデータ作成回路21
は、着色処理されていないドット文字データを複数ビッ
ト単位で色データとして取り扱い、一単位として取り扱
う複数ビットに対応するドットは同一色に表示するグラ
フィックデータを作成するものである。Further, the graphic data creating circuit 21
Is for processing uncolored dot character data as color data in units of a plurality of bits, and for dots corresponding to a plurality of bits handled as a unit, creates graphic data for displaying in the same color.
【0019】また、選択回路22は、着色回路20から
出力される着色処理されてなるドット文字データ又はグ
ラフィックデータ作成回路21から出力されるグラフィ
ックデータを選択して出力させるためのものであり、こ
の選択回路22から出力される着色処理されてなるドッ
ト文字データ又はグラフィックデータは表示装置(図示
せず)に供給される。Further, the selection circuit 22 is for selecting and outputting the dot character data which has been subjected to the coloring processing and which is output from the coloring circuit 20 or the graphic data which is output from the graphic data creating circuit 21. The color-processed dot character data or graphic data output from the selection circuit 22 is supplied to a display device (not shown).
【0020】[0020]
【作用】本発明では、着色回路20を設け、着色処理さ
れていないドット文字データを着色処理すると共に、グ
ラフィックデータ作成回路21を設け、着色処理されて
いないドット文字データからグラフィックデータを作成
し、選択回路22を介して、着色処理されてなるドット
文字データ又はグラフィックデータを出力させるように
している。According to the present invention, the coloring circuit 20 is provided for coloring the dot character data which is not colored, and the graphic data creating circuit 21 is provided for creating the graphic data from the dot character data which is not colored. Through the selection circuit 22, the dot character data or the graphic data which has been colored is output.
【0021】したがって、グラフィックデータを記憶す
るグラフィックデータ記憶回路を設けることなく、ドッ
ト文字データを使用して、簡単な構成で、従来よりも表
現力の豊かな表示を行うことができる。Therefore, without providing a graphic data storage circuit for storing graphic data, it is possible to perform display with richer expression than before by using dot character data with a simple structure.
【0022】[0022]
【実施例】以下、図2〜図10を参照して、本発明の一
実施例について、表示面における1文字分の領域を横9
ドット×縦8ドットとする表示装置に使用される表示制
御装置を例にして説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will now be described with reference to FIGS.
A display control device used for a display device having dots × vertical 8 dots will be described as an example.
【0023】図2は本発明の一実施例の要部を示すブロ
ック図であり、本発明の一実施例の表示制御装置は、図
11に示す従来の表示制御装置に、グラフィックデータ
作成回路24と、グラフィックデータ作成制御クロック
信号生成回路25と、選択回路26とを付加したもので
ある。FIG. 2 is a block diagram showing the main part of one embodiment of the present invention. The display control device of one embodiment of the present invention is the same as the conventional display control device shown in FIG. The graphic data creation control clock signal generation circuit 25 and the selection circuit 26 are added.
【0024】ここに、グラフィックデータ作成回路24
は、フォントROM3から出力される着色処理されてい
ないドット文字データを3ビット単位で色データとして
取り扱い、一単位として取り扱う3ビットに対応するド
ットは同一色に表示するグラフィックデータDR、D
G、DBを作成するものである。Here, the graphic data creation circuit 24
Is the graphic data DR, D for displaying the dot character data which is not colored processed output from the font ROM 3 as color data in units of 3 bits, and the dots corresponding to 3 bits handled as one unit are displayed in the same color.
G and DB are created.
【0025】また、グラフィックデータ作成制御クロッ
ク信号生成回路25は、メモリタイミング系の基本クロ
ック信号であるドットクロック信号ACLKに基づいて
グラフィックデータ作成回路24を制御するグラフィッ
クデータ作成制御クロック信号DS1、DS2、DS3
を生成するものである。The graphic data creation control clock signal generation circuit 25 controls the graphic data creation circuit 24 based on the dot clock signal ACLK which is the basic clock signal of the memory timing system. DS3
Is generated.
【0026】また、選択回路26は、着色回路4から出
力される着色されてなるドット文字データRGB又はグ
ラフィックデータ作成回路24から出力されるグラフィ
ックデータDR、DG、DBを選択して出力させるため
のものである。The selecting circuit 26 selects and outputs the colored dot character data RGB output from the coloring circuit 4 or the graphic data DR, DG, DB output from the graphic data creating circuit 24. It is a thing.
【0027】ここに、グラフィックデータ作成制御クロ
ック信号生成回路25は、図3に示すように構成されて
いる。図中、27〜35はDフリップフロップ、36、
37はインバータ、38、39はEx−OR回路(排他
的論理和回路)、40はEx−NOR回路(非排他的論
理和回路)である。Here, the graphic data creation control clock signal generation circuit 25 is constructed as shown in FIG. In the figure, 27 to 35 are D flip-flops, 36,
37 is an inverter, 38 and 39 are Ex-OR circuits (exclusive OR circuit), and 40 is Ex-NOR circuit (non-exclusive OR circuit).
【0028】ここに、Dフリップフロップ27〜35
は、縦列接続され、かつ、Dフリップフロップ35の正
相出力端子Qをインバータ37を介してDフリップフロ
ップ27のデータ入力端子Dに接続されると共に、ドッ
トクロック信号ACLKをインバータ36で反転してな
る反転ドットクロック信号/ACLKをクロック信号入
力端子CKに供給するように構成されている。Here, D flip-flops 27 to 35 are provided.
Are connected in cascade, the positive phase output terminal Q of the D flip-flop 35 is connected to the data input terminal D of the D flip-flop 27 via the inverter 37, and the dot clock signal ACLK is inverted by the inverter 36. The inverted dot clock signal / ACLK is supplied to the clock signal input terminal CK.
【0029】この結果、図4Aに示すドットクロック信
号ACLKに対して、Dフリップフロップ27の出力は
図4Bに示すようになり、Dフリップフロップ30の出
力は図4Cに示すようになり、Dフリップフロップ33
の出力は図4Dに示すようになる。As a result, with respect to the dot clock signal ACLK shown in FIG. 4A, the output of the D flip-flop 27 becomes as shown in FIG. 4B, the output of the D flip-flop 30 becomes as shown in FIG. 4C, and the D flip-flop becomes. 33
Output is as shown in FIG. 4D.
【0030】即ち、Dフリップフロップ27、30、3
3の出力はドットクロック信号ACLKを18分の1に
分周したものとなり、かつ、Dフリップフロップ30の
出力はDフリップフロップ27の出力よりも3ドットク
ロック分遅延したものとなり、Dフリップフロップ33
の出力はDフリップフロップ30の出力よりも3ドット
クロック分遅延したものとなる。That is, the D flip-flops 27, 30, 3
The output of 3 is obtained by dividing the dot clock signal ACLK by 1/8, and the output of the D flip-flop 30 is delayed by 3 dot clocks from the output of the D flip-flop 27.
Is delayed from the output of the D flip-flop 30 by 3 dot clocks.
【0031】また、Ex−OR回路38はDフリップフ
ロップ27、30の正相出力を入力し、Ex−OR回路
39はDフリップフロップ30、33の正相出力を入力
し、Ex−NOR回路40はDフリップフロップ27、
33の正相出力を入力するようにされている。The Ex-OR circuit 38 inputs the positive phase outputs of the D flip-flops 27 and 30, the Ex-OR circuit 39 inputs the positive phase outputs of the D flip-flops 30 and 33, and the Ex-NOR circuit 40. Is a D flip-flop 27,
The positive phase output of 33 is input.
【0032】この結果、Ex−OR回路38から出力さ
れるグラフィックデータ作成制御クロック信号DS1は
図4Eに示すようになり、Ex−OR回路39から出力
されるグラフィックデータ作成制御クロック信号DS2
は図4Fに示すようになり、Ex−NOR回路40から
出力されるグラフィックデータ作成制御クロック信号D
S3は図4Gに示すようになる。As a result, the graphic data creation control clock signal DS1 output from the Ex-OR circuit 38 becomes as shown in FIG. 4E, and the graphic data creation control clock signal DS2 output from the Ex-OR circuit 39.
Is as shown in FIG. 4F, and the graphic data creation control clock signal D output from the Ex-NOR circuit 40.
S3 becomes as shown in FIG. 4G.
【0033】即ち、グラフィックデータ作成制御クロッ
ク信号DS1、DS2、DS3は、Hレベル幅を3ドッ
トクロック分、周期を9ドットクロック分としたものと
なり、かつ、グラフィックデータ作成制御クロック信号
DS2はグラフィックデータ作成制御クロック信号DS
1よりも3ドットクロック分遅延したものとなり、グラ
フィックデータ作成制御クロック信号DS3はグラフィ
ックデータ作成制御クロック信号DS2よりも3ドット
クロック分遅延したものとなる。That is, the graphic data creation control clock signals DS1, DS2, DS3 have an H level width of 3 dot clocks and a cycle of 9 dot clocks, and the graphic data creation control clock signal DS2 is the graphic data. Creation control clock signal DS
This is delayed by 3 dot clocks from 1, and the graphic data creation control clock signal DS3 is delayed by 3 dot clocks from the graphic data creation control clock signal DS2.
【0034】また、グラフィックデータ作成回路24は
図5に示すように構成されている。図中、41〜43は
切換スイッチ回路であり、44〜52はAND回路、5
3〜55はOR回路である。The graphic data creating circuit 24 is constructed as shown in FIG. In the figure, 41 to 43 are changeover switch circuits, 44 to 52 are AND circuits, 5
3 to 55 are OR circuits.
【0035】ここに、グラフィックデータ作成制御クロ
ック信号DS1=「1」、グラフィックデータ作成制御
クロック信号DS2=「0」、グラフィックデータ作成
制御クロック信号DS3=「0」の場合、ドット文字デ
ータD0、D1、D2が選択され、これらドット文字デ
ータD0、D1、D2がグラフィックデータDR、D
G、DBとして出力される。なお、DRが赤色データ、
DGは緑色データ、DBは青色データである。If the graphic data creation control clock signal DS1 = "1", the graphic data creation control clock signal DS2 = "0", and the graphic data creation control clock signal DS3 = "0", the dot character data D0, D1 , D2 are selected, and these dot character data D0, D1, D2 are graphic data DR, D
It is output as G and DB. In addition, DR is red data,
DG is green data and DB is blue data.
【0036】また、グラフィックデータ作成制御クロッ
ク信号DS1=「0」、グラフィックデータ作成制御ク
ロック信号DS2=「1」、グラフィックデータ作成制
御クロック信号DS3=「0」の場合、ドット文字デー
タD3、D4、D5が選択され、これらドット文字デー
タD3、D4、D5がグラフィックデータDR、DG、
DBとして出力される。When the graphic data creation control clock signal DS1 = "0", the graphic data creation control clock signal DS2 = "1", and the graphic data creation control clock signal DS3 = "0", the dot character data D3, D4, D5 is selected, and these dot character data D3, D4, D5 are the graphic data DR, DG,
It is output as DB.
【0037】また、グラフィックデータ作成制御クロッ
ク信号DS1=「0」、グラフィックデータ作成制御ク
ロック信号DS2=「0」、グラフィックデータ作成制
御クロック信号DS3=「1」の場合、ドット文字デー
タD6、D7、D8が選択され、これらドット文字デー
タD6、D7、D8がグラフィックデータDR、DG、
DBとして出力される。When the graphic data creation control clock signal DS1 = "0", the graphic data creation control clock signal DS2 = "0", and the graphic data creation control clock signal DS3 = "1", the dot character data D6, D7, D8 is selected, and these dot character data D6, D7, D8 are the graphic data DR, DG,
It is output as DB.
【0038】ここに、本実施例においては、ドット文字
データD0〜D2、D3〜D5、D6〜D8と、グラフ
ィックデータDR、DG、DBと、表示色との関係は、
表1に示すようになる。Here, in the present embodiment, the relationship between the dot character data D0 to D2, D3 to D5, D6 to D8, the graphic data DR, DG, DB, and the display color is as follows.
As shown in Table 1.
【0039】[0039]
【表1】 [Table 1]
【0040】そこで、例えば、フォントROM3から図
6Aに示すようなドット文字データD0〜D8が出力さ
れると、着色回路4からは、前述したように、表示面の
一文字分の領域に図16Bに示すような文字を表示し得
るドット文字データが出力される。Therefore, for example, when the dot ROM D3 outputs the dot character data D0 to D8 as shown in FIG. 6A, the coloring circuit 4 displays the area for one character on the display surface as shown in FIG. 16B. The dot character data capable of displaying the character as shown is output.
【0041】これに対して、グラフィックデータ作成回
路24では、図6Aに示すドット文字データD0〜D8
は、図6Bに示すように、3ビット単位にグループ化さ
れ、グラフィックデータ作成回路24からは、表示面の
一文字分の領域に図6Cに示すようなグラフィックを表
示し得るグラフィックデータDR、DG、DBが出力さ
れる。On the other hand, in the graphic data creation circuit 24, the dot character data D0 to D8 shown in FIG.
6B are grouped in units of 3 bits as shown in FIG. 6B, and the graphic data creation circuit 24 displays graphic data DR, DG, which can display a graphic as shown in FIG. DB is output.
【0042】このように、本実施例では、フォントRO
M3から出力される着色処理されていないドット文字デ
ータD0〜D8を着色処理する着色回路4と、着色処理
されていないドット文字データD0〜D8から3ドット
を同一色とするグラフィックデータDR、DG、DBを
作成するグラフィックデータ作成回路24と、着色処理
されてなるドット文字データRGB又はグラフィックデ
ータDR、DG、DBを選択するための選択回路26と
を設け、着色処理されてなるドット文字データRGB又
はグラフィックデータDR、DG、DBを選択して出力
させる構成としている。As described above, in this embodiment, the font RO
The coloring circuit 4 for coloring the uncolored dot character data D0 to D8 output from M3, and the graphic data DR, DG having the same three dots from the uncolored dot character data D0 to D8, A graphic data creation circuit 24 for creating a DB and a selection circuit 26 for selecting the dot character data RGB or the graphic data DR, DG, and DB that have been subjected to coloring processing are provided, and the dot character data RGB that has been subjected to coloring processing or The graphic data DR, DG, and DB are selected and output.
【0043】したがって、本実施例によれば、グラフィ
ックデータを記憶するグラフィックデータ記憶回路を設
けることなく、フォントROM3から出力されるドット
文字データを使用して、簡単な構成で、従来よりも表現
力の豊かな表示を行うことができる。Therefore, according to this embodiment, the dot character data output from the font ROM 3 is used without providing the graphic data storage circuit for storing the graphic data, and the expression power is higher than that of the conventional art. The rich display of can be performed.
【0044】なお、表示用メモリ1、メモリ・シーケン
サ2及び着色回路4は、例えば、1チップ化してなる図
7に示すような従来のオン・スクリーン・ディスプレイ
・コントローラ(OSDC)を使用して実現することが
できる。The display memory 1, the memory sequencer 2 and the coloring circuit 4 are realized by using a conventional on-screen display controller (OSDC) as shown in FIG. can do.
【0045】この場合、グラフィックデータ作成回路2
4、グラフィックデータ作成制御クロック信号生成回路
25及び選択回路26は、図8に示すような回路で構成
することができる。In this case, the graphic data creating circuit 2
4. The graphic data creation control clock signal generation circuit 25 and the selection circuit 26 can be configured by a circuit as shown in FIG.
【0046】図7において、57はオン・スクリーン・
ディスプレイ・コントローラ本体、58は8ビット・シ
リアル転送で入力されるコマンド及びデータを受信し、
コマンドデコーダによりコマンドのデコードを行い、デ
ータの振り分けを行うシリアル・インタフェース部であ
り、/CSはチップセレクト端子、SCLKはシフトク
ロック入力端子、SINはシリアルデータ入力端子、/
RESETはリセット端子である。In FIG. 7, 57 is an on-screen display.
The display controller main body 58 receives commands and data input by 8-bit serial transfer,
This is a serial interface unit that decodes commands by a command decoder and distributes data. / CS is a chip select terminal, SCLK is a shift clock input terminal, SIN is a serial data input terminal, and /
RESET is a reset terminal.
【0047】また、59はメモリタイミング系の基本ク
ロック信号であるドットクロック信号を発生するドット
クロック発生部であり、EXD、XDは表示用ドットク
ロックジェネレータの外付け回路端子である。Reference numeral 59 is a dot clock generator for generating a dot clock signal which is a basic clock signal of the memory timing system, and EXD and XD are external circuit terminals of the display dot clock generator.
【0048】また、60は同期信号系の基本クロック信
号であるカラーバースト・クロック信号(4FSCクロ
ック信号)を発生するカラーバースト・クロック発生部
であり、EXS、XSはカラーバースト用クロックジェ
ネレータの外付け回路端子である。Reference numeral 60 denotes a color burst clock generating unit for generating a color burst clock signal (4FSC clock signal) which is a basic clock signal of the synchronizing signal system, and EXS and XS are external to the color burst clock generator. It is a circuit terminal.
【0049】また、61は入力される複合同期信号を水
平同期信号と垂直同期信号に分離すると共に、NTSC
方式又はPAL方式のタイミング信号を発生するNTS
C/PALタイミング発生部である。Reference numeral 61 separates the input composite sync signal into a horizontal sync signal and a vertical sync signal, and
System or NTS for generating timing signal of PAL system
This is a C / PAL timing generator.
【0050】なお、/EXHSYNは外部水平同期信号
入力端子、/EXVSYNは外部垂直同期信号入力端
子、/VBLNKは垂直ブランキング信号出力端子、/
HSYNCは水平同期信号出力端子、/VSYNCは垂
直同期信号出力端子である。Note that / EXHSYN is an external horizontal sync signal input terminal, / EXVSYN is an external vertical sync signal input terminal, / VBLNK is a vertical blanking signal output terminal, /
HSYNC is a horizontal synchronizing signal output terminal, and / VSYNC is a vertical synchronizing signal output terminal.
【0051】また、62は表示動作のタイミング信号を
発生し、各ブロックの動作制御を行うメモリ・シーケン
サ部であり、図1に示すメモリ・シーケンサ2は、この
メモリ・シーケンサ部62に含まれる。Further, reference numeral 62 is a memory sequencer section for generating a timing signal for display operation and controlling the operation of each block. The memory sequencer 2 shown in FIG. 1 is included in this memory sequencer section 62.
【0052】また、63は文字コード、文字色、文字背
景色、文字の属性を記憶する表示用メモリであり、図1
に示す表示用メモリ1は、これに該当する。Reference numeral 63 is a display memory for storing a character code, a character color, a character background color, and a character attribute.
The display memory 1 shown in (1) corresponds to this.
【0053】また、64は外付けされるフォントROM
へのアドレス出力、リード出力、アドレスバスのトライ
ステート制御を行うアドレスバッファであり、/REA
DはフォントROMのリード制御端子、ADR0〜18
はフォントROMのアドレス出力端子、/TSCはアド
レスバス・トライステート制御端子である。64 is an external font ROM
Address buffer that performs address output, read output, and address bus tristate control to / REA
D is a font ROM read control terminal, ADR0-18
Is a font ROM address output terminal, and / TSC is an address bus tristate control terminal.
【0054】また、65はフォントROMから出力され
るドット文字データに対する着色処理を行うパラレル/
シリアル変換・文字修飾部であり、図1に示す着色回路
4は、このパラレル/シリアル変換・文字修飾部65に
含まれる。Reference numeral 65 is a parallel / color processing for coloring the dot character data output from the font ROM.
The coloring circuit 4 shown in FIG. 1, which is a serial conversion / character modification unit, is included in the parallel / serial conversion / character modification unit 65.
【0055】なお、DA0〜7はフォントROMからの
データ入力端子、RGBOUTは着色処理されたドット
文字データ出力端子、VOBOUTは文字・文字背景期
間信号出力端子である。DA0 to DA7 are data input terminals from the font ROM, RGBOUT is a colored dot character data output terminal, and VOBOUT is a character / character background period signal output terminal.
【0056】また、66は外部入力又は内部発生による
ビデオ信号の合成を行うアナログビデオ信号発生部であ
り、VINは複合映像信号入力端子、YINは輝度信号
入力端子、CINは彩度信号入力端子、VOUTは複合
映像信号出力端子、YOUTは輝度信号出力端子、CO
UTは彩度信号出力端子である。Reference numeral 66 denotes an analog video signal generator for synthesizing video signals by external input or internally generated, VIN is a composite video signal input terminal, YIN is a luminance signal input terminal, CIN is a saturation signal input terminal, VOUT is a composite video signal output terminal, YOUT is a luminance signal output terminal, and CO
UT is a saturation signal output terminal.
【0057】また、/TESTは試験信号入力端子、V
CCは電源端子、VSSはグランド端子、AVCCはア
ナログ用電源端子、AVSSはアナログ用グランド端子
である。Further, / TEST is a test signal input terminal, V
CC is a power supply terminal, VSS is a ground terminal, AVCC is an analog power supply terminal, and AVSS is an analog ground terminal.
【0058】また、図8において、67〜74はDフリ
ップフロップ回路、75、76はセレクタ、77〜81
はインバータ、82、83はNAND回路、84はNO
R回路である。In FIG. 8, 67 to 74 are D flip-flop circuits, 75 and 76 are selectors, and 77 to 81.
Is an inverter, 82 and 83 are NAND circuits, and 84 is NO
It is an R circuit.
【0059】ここに、図9、図10は図8に示す回路の
動作を示す波形図であり、この図8に示す回路において
は、図9A、図10Aに示すドットクロックEXDは、
インバータ77、78を介して、Dフリップフロップ6
8〜70、74のクロック入力端子CKに供給される。9 and 10 are waveform charts showing the operation of the circuit shown in FIG. 8. In the circuit shown in FIG. 8, the dot clock EXD shown in FIGS. 9A and 10A is
Via the inverters 77 and 78, the D flip-flop 6
It is supplied to the clock input terminals CK of 8 to 70 and 74.
【0060】また、フォントROMに対するアドレスA
DR0〜ADR18のうち、アドレスADR17は、リ
ード制御信号READに同期してDフリップフロップ6
7にラッチされ、更に、その出力はDフリップフロップ
73にラッチされ、その出力ADR17SLはセレクタ
75のセレクト制御端子SELに供給される。Address A for the font ROM
Of the DR0 to ADR18, the address ADR17 is the D flip-flop 6 in synchronization with the read control signal READ.
7 and the output thereof is latched by the D flip-flop 73, and its output ADR17SL is supplied to the select control terminal SEL of the selector 75.
【0061】また、フォントROMに対するアドレスA
DR0〜ADR18のうち、アドレスADR18は、リ
ード制御信号READに同期してDフリップフロップ6
7にラッチされ、更に、その出力はDフリップフロップ
73にラッチされ、その出力ADR18SLはセレクタ
76のセレクト制御端子SELに供給される。Address A for the font ROM
Of the DR0 to ADR18, the address ADR18 is the D flip-flop 6 in synchronization with the read control signal READ.
7 and the output thereof is latched by the D flip-flop 73, and its output ADR18SL is supplied to the select control terminal SEL of the selector 76.
【0062】また、電源電圧VCCは、リード制御信号
READに同期してDフリップフロップ67でラッチさ
れ、その出力はDフリップフロップ68に供給され、D
フリップフロップ68及びNAND回路82、83から
なる回路においては、図9F(図10F)、図9G(図
10G)、図9H(図10H)に示すようなクロック信
号BCK、RCK、GCKが生成される。The power supply voltage VCC is latched by the D flip-flop 67 in synchronization with the read control signal READ, and its output is supplied to the D flip-flop 68 and D
In the circuit including the flip-flop 68 and the NAND circuits 82 and 83, clock signals BCK, RCK, and GCK as shown in FIG. 9F (FIG. 10F), FIG. 9G (FIG. 10G), and FIG. 9H (FIG. 10H) are generated. .
【0063】ここに、クロック信号BCKはDフリップ
フロップ71のクロック信号入力端子に供給され、クロ
ック信号RCKはDフリップフロップ72のクロック信
号入力端子に供給され、クロック信号GCKはDフリッ
プフロップ73のクロック信号入力端子に供給される。Here, the clock signal BCK is supplied to the clock signal input terminal of the D flip-flop 71, the clock signal RCK is supplied to the clock signal input terminal of the D flip-flop 72, and the clock signal GCK is supplied to the clock of the D flip-flop 73. It is supplied to the signal input terminal.
【0064】また、図8において、VOBはフォントR
OMから出力されるドット文字データをシリアル化して
なるドット文字データであり、図9E、図10Eにおい
て、B1〜B8は青色データとして扱われるビット、R
1〜R8は赤色データとして扱われるビット、G1〜G
8は緑色データとして扱われるビットを示している。In FIG. 8, VOB is a font R.
It is dot character data obtained by serializing dot character data output from the OM, and in FIGS. 9E and 10E, B1 to B8 are bits treated as blue data, R
1 to R8 are bits treated as red data, G1 to G
Reference numeral 8 indicates a bit treated as green data.
【0065】ここに、ドット文字データVOBのうち、
青色データとして扱われるビットはクロック信号BCK
に同期してDフリップフロップ71にラッチされ、更
に、その出力はクロック信号GCKに同期してDフリッ
プフロップ73にラッチされ、その出力BOT1は、グ
ラフィックデータの青色データとしてセレクタ76に供
給される。なお、図9I、図10Iは、この青色データ
BOT1を示している。Here, of the dot character data VOB,
The bit treated as blue data is the clock signal BCK
Is latched by the D flip-flop 71 in synchronism with the clock signal GCK, and its output is latched by the D flip-flop 73 in synchronism with the clock signal GCK. The output BOT1 is supplied to the selector 76 as blue data of graphic data. 9I and 10I show this blue color data BOT1.
【0066】また、ドット文字データVOBのうち、赤
色データとして扱われるビットはクロック信号RCKに
同期してDフリップフロップ72にラッチされ、更に、
その出力はクロック信号GCKに同期してDフリップフ
ロップ73にラッチされ、その出力ROT1は、グラフ
ィックデータの赤色データとしてセレクタ76に供給さ
れる。なお、図9J、図10Jは、この赤色データRO
T1を示している。In the dot character data VOB, the bit treated as red data is latched by the D flip-flop 72 in synchronization with the clock signal RCK, and further,
The output is latched by the D flip-flop 73 in synchronization with the clock signal GCK, and the output ROT1 is supplied to the selector 76 as the red data of the graphic data. 9J and 10J show the red data RO
It shows T1.
【0067】また、ドット文字データVOBのうち、緑
色データとして扱われるビットはクロック信号GCKに
同期してDフリップフロップ73にラッチされ、その出
力GOT1は、グラフィックデータの赤色データとして
セレクタ76に供給される。なお、図9K、図10Kは
緑色データGOT1を示している。In the dot character data VOB, the bit treated as green data is latched by the D flip-flop 73 in synchronization with the clock signal GCK, and its output GOT1 is supplied to the selector 76 as red data of graphic data. It 9K and 10K show green color data GOT1.
【0068】また、グラフィックデータの青色データB
OT1、赤色データROT1、緑色データGOT1は、
NOR回路84に供給され、このNOR回路84の出力
はインバータ81を介してセレクタ75に供給される。The blue data B of the graphic data
OT1, red data ROT1 and green data GOT1 are
It is supplied to the NOR circuit 84, and the output of the NOR circuit 84 is supplied to the selector 75 via the inverter 81.
【0069】このセレクタ75には、被選択信号とし
て、インバータ81の出力のほか、水平ブランキング期
間信号/HBLNKが供給されるが、ADR17SL=
「1」の場合、水平ブランキング期間信号/HBLNK
が選択され、青色データBOT1=「0」、赤色データ
ROT1=「0」、緑色データGOT1=「0」の場
合、即ち、グラフィックデータBOT1、ROT1、G
OT1が黒を表示することを意味している場合、そのま
ま黒が表示される。The selector 75 is supplied with not only the output of the inverter 81 but also the horizontal blanking period signal / HBLNK as the selected signal. ADR17SL =
When it is "1", the horizontal blanking period signal / HBLNK
Is selected and blue data BOT1 = "0", red data ROT1 = "0", and green data GOT1 = "0", that is, graphic data BOT1, ROT1, G
When OT1 means to display black, black is displayed as it is.
【0070】これに対して、ADR17SL=「0」の
場合、インバータ81の出力が選択され、青色データB
OT1=「0」、赤色データROT1=「0」、緑色デ
ータGOT1=「0」の場合、即ち、グラフィックデー
タBOT1、ROT1、GOT1が黒を表示することを
意味している場合においても、グラフィックデータBO
T1、ROT1、GOT1は透明を表示するものとして
扱われる。On the other hand, when ADR17SL = "0", the output of the inverter 81 is selected and the blue data B
Even if OT1 = “0”, red data ROT1 = “0”, and green data GOT1 = “0”, that is, if the graphic data BOT1, ROT1, and GOT1 mean displaying black, the graphic data BO
T1, ROT1, and GOT1 are treated as displaying transparency.
【0071】また、図7に示すオン・スクリーン・ディ
スプレイ・コントローラから出力される着色処理されて
いるドット文字データRGBOUTのうち、青色データ
BOUT及び赤色データROUTはDフリップフロップ
69に供給される。Further, among the dot character data RGBOUT which has been subjected to the coloring process and is output from the on-screen display controller shown in FIG. 7, blue data BOUT and red data ROUT are supplied to the D flip-flop 69.
【0072】また、ドット文字データRGBOUTのう
ち、緑色データGOUT及び同じくオン・スクリーン・
ディスプレイ・コントローラから出力される文字・文字
背景期間信号VOBOUTはDフリップフロップ70に
供給される。Further, of the dot character data RGBOUT, green data GOUT and the same on-screen data
The character / character background period signal VOBOUT output from the display controller is supplied to the D flip-flop 70.
【0073】ここに、青色データBOUT及び赤色デー
タROUTは、Dフリップフロップ69において、3ド
ットクロック分遅延されて、青色データBOT76、赤
色データROT76として、セレクタ76に供給され
る。Here, the blue data BOUT and the red data ROUT are delayed by 3 dot clocks in the D flip-flop 69 and supplied to the selector 76 as the blue data BOT76 and the red data ROT76.
【0074】また、緑色データGOUT及び文字・文字
背景期間信号VOBOUTは、Dフリップフロップ70
において、3ドットクロック分遅延されて、緑色データ
GOT76及び文字・文字背景期間信号VOB76とし
て、セレクタ76に供給される。The green data GOUT and the character / character background period signal VOBOUT are supplied to the D flip-flop 70.
In, at a delay of 3 dot clocks, the green data GOT 76 and the character / character background period signal VOB 76 are supplied to the selector 76.
【0075】これら青色データBOUT、赤色データR
OUT、緑色データGOUT及び文字・文字背景期間信
号VOBOUTについての遅延処理は、グラフィックデ
ータBOT1、ROT1、GOT1及びセレクタ75か
ら出力される信号VOB1とのタイミングを揃えるため
のものである。These blue data BOUT and red data R
The delay process for OUT, the green data GOUT, and the character / character background period signal VOBOUT is to align the timing with the graphic data BOT1, ROT1, GOT1 and the signal VOB1 output from the selector 75.
【0076】ここに、セレクタ74においては、ADR
18SL=「1」の場合、セレクタ75から出力される
信号VOB1及びグラフィックデータBOT1、ROT
1、GOT1が選択され、これらが最終出力BITVO
B、BITB、BITR、BITGとして出力される。Here, in the selector 74, the ADR
When 18SL = "1", the signal VOB1 and the graphic data BOT1 and ROT output from the selector 75 are output.
1, GOT1 is selected and these are the final output BITVO
It is output as B, BITB, BITR, BITG.
【0077】これに対して、ADR18SL=「0」の
場合には、文字・文字背景期間信号VOB76及びドッ
ト文字データBOT76、ROT76、GOT76が最
終出力BITVOB、BITB、BITR、BITGと
して出力される。On the other hand, when ADR18SL = "0", the character / character background period signal VOB76 and the dot character data BOT76, ROT76, GOT76 are output as the final outputs BITVOB, BITB, BITR, BITG.
【0078】このように、図7に示すオン・スクリーン
・ディスプレイ・コントローラ及び図8に示す回路を使
用する場合においても、フォントROMから出力される
ドット文字データを使用して、簡単な構成で、従来より
も表現力の豊かな表示を行うことができる。As described above, even when the on-screen display controller shown in FIG. 7 and the circuit shown in FIG. 8 are used, the dot character data output from the font ROM is used and a simple structure is obtained. It is possible to perform display with richer expression than before.
【0079】なお、図8に示す回路をオン・スクリーン
・ディスプレイ・コントローラに内蔵させることもで
き、このようにする場合には、部品数の増加を招くこと
なく、フォントROMから出力されるドット文字データ
を使用して、従来よりも表現力の豊かな表示を行うこと
ができる。The circuit shown in FIG. 8 can be incorporated in the on-screen display controller. In such a case, the dot characters output from the font ROM can be produced without increasing the number of parts. The data can be used to provide a more expressive display than before.
【0080】[0080]
【発明の効果】以上のように、本発明においては、着色
処理されていないドット文字データを着色処理する着色
回路(20)と、着色処理されていないドット文字デー
タから複数ドットを同一色とするグラフィックデータを
作成するグラフィックデータ作成回路(21)と、着色
処理されてなるドット文字データ又はグラフィックデー
タを選択するための選択回路(22)とを設け、着色処
理されてなるドット文字データ又はグラフィックデータ
を選択して出力させる構成としているので、グラフィッ
クデータ記憶回路を設けることなく、ドット文字データ
を使用して、簡単な構成で、従来よりも表現力の豊かな
表示を行うことができる。As described above, in the present invention, the coloring circuit (20) for coloring the dot character data that has not been colored and the plural dots from the dot character data that has not been colored have the same color. A graphic data creation circuit (21) for creating graphic data and a selection circuit (22) for selecting colored dot character data or graphic data are provided, and colored dot character data or graphic data is provided. Since it is configured to select and output, the dot character data can be used without providing a graphic data storage circuit, and a display with richer expressive power than conventional can be performed with a simple configuration.
【図1】本発明の原理説明図である。FIG. 1 is a diagram illustrating the principle of the present invention.
【図2】本発明の一実施例の要部を示すブロック図であ
る。FIG. 2 is a block diagram showing a main part of an embodiment of the present invention.
【図3】本発明の一実施例が設けているグラフィックデ
ータ作成制御クロック信号生成回路を示す回路図であ
る。FIG. 3 is a circuit diagram showing a graphic data creation control clock signal generation circuit provided in an embodiment of the present invention.
【図4】本発明の一実施例が設けているグラフィックデ
ータ作成制御クロック信号生成回路の動作を示す波形図
である。FIG. 4 is a waveform diagram showing an operation of a graphic data creation control clock signal generation circuit provided in an embodiment of the present invention.
【図5】本発明の一実施例が設けているグラフィックデ
ータ作成回路を示す回路図である。FIG. 5 is a circuit diagram showing a graphic data creation circuit provided in an embodiment of the present invention.
【図6】本発明の一実施例が設けているグラフィックデ
ータ作成回路の動作を説明するための図である。FIG. 6 is a diagram for explaining the operation of the graphic data creation circuit provided in the embodiment of the present invention.
【図7】本発明の一実施例が設けている表示用メモリ、
メモリ・シーケンサ及び着色回路を含めてなるオン・ス
クリーン・ディスプレイ・コントローラを示すブロック
図である。FIG. 7 is a display memory provided in one embodiment of the present invention,
FIG. 3 is a block diagram showing an on-screen display controller including a memory sequencer and a coloring circuit.
【図8】本発明の一実施例が設けているグラフィックデ
ータ作成回路及びグラフィックデータ作成制御クロック
信号生成回路の他の構成例及び選択回路の構成例を示す
回路図である。FIG. 8 is a circuit diagram showing another configuration example of a graphic data creation circuit and a graphic data creation control clock signal generation circuit and a configuration example of a selection circuit provided in an embodiment of the present invention.
【図9】図8に示す回路の動作を示す波形図である。9 is a waveform chart showing the operation of the circuit shown in FIG.
【図10】図8に示す回路の動作を示す波形図である。10 is a waveform chart showing the operation of the circuit shown in FIG.
【図11】従来の表示制御装置の一例の要部を示すブロ
ック図である。FIG. 11 is a block diagram showing a main part of an example of a conventional display control device.
【図12】図11に示す表示制御装置が設けているメモ
リ・シーケンサの動作を示す波形図である。12 is a waveform chart showing an operation of a memory sequencer provided in the display control device shown in FIG.
【図13】図11に示す表示制御装置が設けているメモ
リ・シーケンサの動作を示す波形図である。13 is a waveform diagram showing an operation of a memory sequencer provided in the display control device shown in FIG.
【図14】図11に示す表示制御装置が設けている表示
用メモリの構成を示す図である。14 is a diagram showing a configuration of a display memory provided in the display control device shown in FIG.
【図15】図11に示す表示制御装置が設けている着色
回路の構成を示す図である。15 is a diagram showing a configuration of a coloring circuit provided in the display control device shown in FIG.
【図16】図15に示す着色回路の動作を説明するため
の図である。16 is a diagram for explaining the operation of the coloring circuit shown in FIG.
20 着色回路 21 グラフィックデータ作成回路 22 選択回路 20 Coloring circuit 21 Graphic data creation circuit 22 Selection circuit
Claims (1)
色データに基づいて着色処理する着色回路(20)と、 前記着色処理されていないドット文字データを複数ビッ
ト単位で色データとして取り扱い、一単位として取り扱
う複数ビットに対応するドットは同一色に表示するグラ
フィックデータを作成するグラフィックデータ作成回路
(21)と、 前記着色回路(20)から出力される着色処理されてな
るドット文字データ又は前記グラフィックデータ作成回
路(21)から出力されるグラフィックデータを選択し
て出力させるための選択回路(22)とを設けて構成さ
れていることを特徴とする表示制御装置。1. A coloring circuit (20) for coloring non-colored dot character data based on color data, and handling the non-colored dot character data as color data in units of a plurality of bits. A dot corresponding to a plurality of bits treated as a graphic data creation circuit (21) for creating graphic data to be displayed in the same color, and dot character data or the graphic data output from the coloring circuit (20) and subjected to coloring processing. A display control device comprising: a selection circuit (22) for selecting and outputting graphic data output from a creation circuit (21).
Priority Applications (1)
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---|---|---|---|
JP00611694A JP3440525B2 (en) | 1994-01-25 | 1994-01-25 | Display control device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP00611694A JP3440525B2 (en) | 1994-01-25 | 1994-01-25 | Display control device |
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Publication Number | Publication Date |
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JPH07212667A true JPH07212667A (en) | 1995-08-11 |
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Family Applications (1)
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1994
- 1994-01-25 JP JP00611694A patent/JP3440525B2/en not_active Expired - Fee Related
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