JPH07211095A - Sample holding circuit - Google Patents
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- JPH07211095A JPH07211095A JP6001235A JP123594A JPH07211095A JP H07211095 A JPH07211095 A JP H07211095A JP 6001235 A JP6001235 A JP 6001235A JP 123594 A JP123594 A JP 123594A JP H07211095 A JPH07211095 A JP H07211095A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、逐次変化するアナログ
信号の所定の時刻におけるアナログ信号レベルをサンプ
ル動作により抜き出して取り出すためのサンプル・ホー
ルド回路に関する。特に、本発明は、温度に対し比較的
安定で製造の容易な半導体集積回路を用いて実現される
サンプル・ホールド回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a sample and hold circuit for extracting and extracting the analog signal level of a continuously changing analog signal at a predetermined time by a sampling operation. In particular, the present invention relates to a sample and hold circuit realized by using a semiconductor integrated circuit which is relatively stable against temperature and easy to manufacture.
【０００２】サンプル・ホールド回路は、逐次変化する
信号のうちで必要な信号が乗っている時間内の信号レベ
ルをサンプル動作モード時に捕らえ、次のホールドモー
ド時にこの信号レベルを保持する機能を有しており、現
在種々の分野に適用が考えられている。例えば、磁気デ
ィスク装置等において、データ読み出し動作時に読み取
り信号を出力したり、データ書き込み動作時に書き込み
信号を入力したりする際に、これらの動作を安定に行う
ために、サンプル・ホールド回路を利用してサーボ信号
を頻繁に取り込むことが不可欠である。A sample and hold circuit has a function of capturing a signal level within a time period in which a necessary signal is present among signals which change sequentially, in a sample operation mode, and holding this signal level in a next hold mode. It is currently considered to be applied to various fields. For example, in a magnetic disk device or the like, when outputting a read signal during a data read operation or inputting a write signal during a data write operation, a sample and hold circuit is used in order to perform these operations stably. It is essential to take in servo signals frequently.
【０００３】また、一般的に、常にある一定値に保持さ
れた基準電圧レベルを適切な値に設定しなおす必要があ
る場合等にも、サンプル・ホールド回路がよく用いられ
る。上記のように、磁気ディスク装置等のデータ読み出
し動作およびデータ書き込み動作や、基準電圧レベルの
再設定動作に対しサンプル・ホールド回路を適用する場
合、このサンプル・ホールド回路に対し、ホールド電圧
の電圧レベルの精度が高いこと、および、サンプル・ホ
ールド回路の温度による変動が極力少ないことが要求さ
れる。Further, in general, the sample and hold circuit is often used when it is necessary to reset the reference voltage level, which is always held at a constant value, to an appropriate value. As described above, when the sample and hold circuit is applied to the data read operation and data write operation of the magnetic disk device, etc., and the reference voltage level reset operation, the voltage level of the hold voltage should be Is required to be high, and fluctuations due to the temperature of the sample and hold circuit are required to be as small as possible.
【０００４】本発明は、ホールド電圧の電圧レベルの精
度が高く、かつ、温度変動に対して安定な特性を有する
サンプル・ホールド回路を集積回路上で比較的容易に実
現するための一方策について言及するものである。The present invention refers to one measure for relatively easily realizing on a integrated circuit a sample and hold circuit having a highly accurate voltage level of a hold voltage and having stable characteristics against temperature fluctuations. To do.
【０００５】[0005]
【従来の技術】図６は従来のサンプル・ホールド回路を
示すブロック図である。ここでは、サンプル・ホールド
回路の主要部を代表的に図示し、増幅回路の電源端子等
の細かい部分は省略することとする。図６においては、
ドライブ回路等の他の回路１００から送出されるアナロ
グ信号Viのうちで必要な信号が乗っている時間内の所定
の時刻における信号レベルをオン／オフ切替動作により
捕らえるためのスイッチ回路部１０１が設けられてい
る。このスイッチ回路部１０１は、通常、アナログスイ
ッチにより構成されており、外部の制御信号Vsにより、
スイッチのオン／オフ切替動作が行われる。この場合、
アナログスイッチがオン状態になった時刻に、サンプル
・ホールド回路がサンプル動作モードになってアナログ
信号Viが捕らえられる。さらに、上記スイッチ回路部１
０１には、ホールド用コンデンサ等からなるホールド用
容量素子１０２が接続されている。このホールド用容量
素子１０２は、アナログスイッチがオフ状態になった時
刻、すなわち、サンプル・ホールド回路がホールドモー
ドになったときに、アナログスイッチにより捕らえられ
たアナログ信号Viの信号レベルを一定の時間だけ保持す
るものである。2. Description of the Related Art FIG. 6 is a block diagram showing a conventional sample and hold circuit. Here, the main part of the sample-and-hold circuit is shown as a representative, and detailed parts such as the power supply terminals of the amplifier circuit are omitted. In FIG.
A switch circuit unit 101 is provided for capturing a signal level at a predetermined time within a time period in which a necessary signal is included in an analog signal Vi sent from another circuit 100 such as a drive circuit by an on / off switching operation. Has been. The switch circuit unit 101 is usually composed of an analog switch, and by an external control signal Vs,
A switch on / off switching operation is performed. in this case,
At the time when the analog switch is turned on, the sample and hold circuit enters the sample operation mode and the analog signal Vi is captured. Further, the switch circuit unit 1
To 01, a holding capacitive element 102 including a holding capacitor and the like is connected. The holding capacitive element 102 changes the signal level of the analog signal Vi captured by the analog switch for a certain period of time at the time when the analog switch is turned off, that is, when the sample-hold circuit enters the hold mode. To hold.
【０００６】このようにして保持されたホールド電圧
は、ホールドアンプ等からなるホールド電圧増幅回路部
１０３に入力される。このホールド電圧増幅回路部１０
３は、上記ホールド電圧を適度に増幅してサンプル・ホ
ールド信号Voを出力すると共に、出力側に接続される論
理回路等に対するバッファとして機能する。上記サンプ
ル・ホールド回路では、アナログスイッチのスイッチの
オン／オフ切替動作を一定の周期で繰り返し行うことに
より、各種のＡＣのアナログ信号Viが、ＤＣレベルのサ
ンプル・ホールド信号Voに変換される。また、グランド
を含む安定な基準電圧Vrを生成する基準電圧源をホール
ド用コンデンサに対し直列に接続することは、安定なホ
ールド信号を出力するため必要である。The hold voltage held in this manner is input to the hold voltage amplification circuit section 103 including a hold amplifier and the like. This hold voltage amplifier circuit section 10
Reference numeral 3 appropriately amplifies the hold voltage to output a sample and hold signal Vo, and also functions as a buffer for a logic circuit or the like connected to the output side. In the sample-hold circuit, the on / off switching operation of the analog switch is repeatedly performed at a constant cycle, whereby the analog signals Vi of various ACs are converted into the DC-level sample-hold signal Vo. Further, it is necessary to connect a reference voltage source that generates a stable reference voltage Vr including the ground in series with the holding capacitor in order to output a stable hold signal.
【０００７】このようなサンプル・ホールド回路におけ
るスイッチ回路部１０１の入力側の端子に対しドライブ
回路等を直接接続した場合、特にアナログスイッチがオ
ン状態のときには、スイッチ回路部１０１の入力インピ
ーダンスが低くなってドライブ回路等にかかる負荷が大
きくなる。さらに、アナログスイッチのオン／オフ切替
動作を一定の周期で行う場合、このアナログスイッチが
オン状態からオフ状態へ移行するタイミング、および、
オフ状態からオン状態へ移行するタイミングにおいて大
きなノイズが発生する。これらのノイズは、スイッチ回
路部１０１の入力側からドライブ回路等の他の回路１０
０に入り込んで悪影響を及ぼすおそれがある。When a drive circuit or the like is directly connected to the input side terminal of the switch circuit section 101 in such a sample and hold circuit, especially when the analog switch is in the ON state, the input impedance of the switch circuit section 101 becomes low. Therefore, the load on the drive circuit and the like increases. Further, when the on / off switching operation of the analog switch is performed at a constant cycle, the timing at which the analog switch shifts from the on state to the off state, and
Large noise is generated at the timing of transition from the off state to the on state. These noises are transmitted from the input side of the switch circuit unit 101 to another circuit 10 such as a drive circuit.
There is a risk that it will enter 0 and have an adverse effect.
【０００８】このような不都合を回避して回路系全体を
安定に動作させるために、通常、サンプル・ホールド回
路のスイッチ回路部１０１と他の回路１００との間に、
入力バッファアンプ等からなる入力バッファ回路部１０
４が付加される。In order to avoid such inconvenience and to operate the entire circuit system stably, normally, between the switch circuit section 101 of the sample and hold circuit and another circuit 100,
Input buffer circuit unit 10 including input buffer amplifier
4 is added.
【０００９】[0009]
【発明が解決しようとする課題】しかしながら、上記の
ように、サンプル・ホールド回路に入力バッファアンプ
等を付加した場合、この入力バッファアンプ等が元々有
しているオフセット電圧による誤差が、ホールドアンプ
等により増幅された後に、サンプル・ホールド信号Voに
対し余計な出力電圧として重畳される。このように入力
バッファアンプ等に起因する出力電圧によって、サンプ
ル・ホールド回路内のホールド電圧の電圧レベルの精度
が低下するという問題が生じてくる。However, as described above, when an input buffer amplifier or the like is added to the sample and hold circuit, an error due to the offset voltage originally possessed by the input buffer amplifier or the like causes a hold amplifier or the like. After being amplified by, it is superposed as an extra output voltage on the sample and hold signal Vo. As described above, the output voltage resulting from the input buffer amplifier or the like causes a problem that the accuracy of the voltage level of the hold voltage in the sample hold circuit is lowered.
【００１０】本発明は上記問題点に鑑みてなされたもの
であり、ホールド電圧の電圧レベルの精度が高く、か
つ、温度変動に対して安定であって、しかも、入力バッ
ファアンプ等の入力バッファ回路部を付加してもオフセ
ット電圧分の誤差が増加することのないサンプル・ホー
ルド回路を簡単な回路構成により提供することを目的と
するものである。The present invention has been made in view of the above problems, has a high voltage level of the hold voltage, is stable against temperature fluctuations, and is an input buffer circuit such as an input buffer amplifier. It is an object of the present invention to provide a sample and hold circuit with a simple circuit configuration, which does not increase the error of the offset voltage even if parts are added.
【００１１】[0011]
【課題を解決するための手段】図１は、本発明の原理構
成を示すブロック図である。ただし、ここでは、サンプ
ル・ホールド回路の主要部のみを図示することとする。
図１に示すように、本発明のサンプル・ホールド回路
は、任意のアナログ信号Viの所定の時刻における信号レ
ベルをオン／オフ切替動作により捕らえるためのスイッ
チ回路部１と、このスイッチ回路部１により捕らえられ
た信号レベルを保持するためのホールド用容量素子２
と、このホールド用容量素子２により保持された信号レ
ベルを所定のサンプル・ホールド信号Voとして取り出す
ためのホールド電圧増幅回路部３と、上記スイッチ回路
部１と他の回路とを分離する目的でこのスイッチ回路部
１の入力側に付加される入力バッファ回路部４とを備え
ている。FIG. 1 is a block diagram showing the principle configuration of the present invention. However, here, only the main part of the sample and hold circuit is illustrated.
As shown in FIG. 1, the sample-and-hold circuit of the present invention includes a switch circuit unit 1 for capturing the signal level of an arbitrary analog signal Vi at a predetermined time by an on / off switching operation, and the switch circuit unit 1. Hold capacitive element 2 for holding the captured signal level
And a hold voltage amplifying circuit section 3 for taking out the signal level held by the holding capacitive element 2 as a predetermined sample and hold signal Vo, and the switch circuit section 1 and other circuits for the purpose of separating them. An input buffer circuit section 4 added to the input side of the switch circuit section 1 is provided.
【００１２】さらに、ホールド電圧増幅回路部３の出力
側と入力側との間に、上記入力バッファ回路部４と同等
の特性を有する帰還回路部５を設けている。この帰還回
路部５は、ホールド電圧増幅回路部３の出力側から入力
側へホールド電圧増幅回路部３の出力信号（サンプル・
ホールド信号Vo）を負帰還するものである。さらに、好
ましくは、上記帰還回路部５と同等の特性を有する電圧
源回路部をホールド用容量素子２に対し直列に配置する
と共に、この電圧源回路部の出力側をホールド用容量素
子２に接続するような構成がなされる。Further, a feedback circuit section 5 having characteristics equivalent to those of the input buffer circuit section 4 is provided between the output side and the input side of the hold voltage amplification circuit section 3. The feedback circuit unit 5 outputs the output signal (sample / sample) of the hold voltage amplification circuit unit 3 from the output side to the input side of the hold voltage amplification circuit unit 3.
Hold signal Vo) is negatively fed back. Further, preferably, a voltage source circuit section having the same characteristics as the feedback circuit section 5 is arranged in series with the holding capacitive element 2, and the output side of the voltage source circuit section is connected to the holding capacitive element 2. The configuration is done.
【００１３】さらに、好ましくは、上記入力バッファ回
路部４、帰還回路部５および電圧源回路部の各々は、極
性の異なる２種類のバイポーラトランジスタを含むエミ
ッタ・ホロア形回路により構成される。さらに、好まし
くは、上記入力バッファ回路部４、帰還回路部５および
電圧源回路部の各々は、極性の異なる２種類のＭＯＳト
ランジスタを含むソース・ホロア形回路により構成され
る。Further, preferably, each of the input buffer circuit section 4, the feedback circuit section 5 and the voltage source circuit section is constituted by an emitter-follower type circuit including two types of bipolar transistors having different polarities. Further, preferably, each of the input buffer circuit unit 4, the feedback circuit unit 5, and the voltage source circuit unit is configured by a source-follower type circuit including two types of MOS transistors having different polarities.
【００１４】[0014]
【作用】本発明のサンプル・ホールド回路においては、
入力バッファ回路部４と同等の回路構成、または、同等
の伝達特性およびオフセット電圧を有する帰還回路部５
を、ホールド電圧増幅回路部３の出力端子と反転入力端
子との間に接続している。すなわち、ホールド電圧増幅
回路部３からの出力信号が、帰還回路部５を介してホー
ルド電圧増幅回路部３の入力側に負帰還されるような回
路構成になっている。In the sample and hold circuit of the present invention,
A feedback circuit unit 5 having a circuit configuration equivalent to that of the input buffer circuit unit 4 or having the same transfer characteristic and offset voltage.
Are connected between the output terminal and the inverting input terminal of the hold voltage amplifier circuit section 3. That is, the circuit configuration is such that the output signal from the hold voltage amplification circuit section 3 is negatively fed back to the input side of the hold voltage amplification circuit section 3 via the feedback circuit section 5.
【００１５】この場合、帰還回路部５により、入力バッ
ファ回路部４と同じレベルのオフセット電圧がホールド
電圧増幅回路部３の反転入力端子に入力されるので、ホ
ールド電圧増幅回路部３の非反転入力端子に入り込む入
力バッファ回路部４のオフセット電圧が相殺され、最終
的に、オフセット電圧による誤差が生じないような高精
度のサンプル・ホールド信号Voを取り出すことが可能と
なる。In this case, the feedback circuit section 5 inputs the offset voltage of the same level as that of the input buffer circuit section 4 to the inverting input terminal of the hold voltage amplifying circuit section 3, so that the non-inverting input of the hold voltage amplifying circuit section 3 is performed. The offset voltage of the input buffer circuit unit 4 entering the terminal is canceled out, and finally, it becomes possible to take out a highly accurate sample-and-hold signal Vo that does not cause an error due to the offset voltage.
【００１６】さらに、本発明の実施態様では、帰還回路
部５と同等の回路構成、または、同等の温度特性のオフ
セット電圧を有する電圧源回路部を、例えば、基準電圧
Vr生成用の基準電圧源６とホールド用容量素子２との間
に挿入する形でホールド用容量素子２と直列に接続して
いる。この場合、ホールド電圧増幅回路部３の反転入力
端子に帰還回路部５が接続されると共に、このホールド
電圧増幅回路部３の非反転入力端子に同じ温度特性の電
圧源回路部が接続されることになる。したがって、特
に、スイッチ回路部１がオフ状態になってホールド用容
量素子２がアナログ信号Viの信号レベルを保持するホー
ルドモードになったときに、帰還回路部５の温度変動に
より生ずるオフセット電圧の誤差分が、電圧源回路部に
より相殺される。Further, in the embodiment of the present invention, a voltage source circuit section having a circuit configuration equivalent to that of the feedback circuit section 5 or an offset voltage having an equivalent temperature characteristic is provided, for example, with a reference voltage.
The reference voltage source 6 for generating Vr and the holding capacitive element 2 are inserted in series and connected in series with the holding capacitive element 2. In this case, the feedback circuit section 5 is connected to the inverting input terminal of the hold voltage amplifying circuit section 3, and the voltage source circuit section having the same temperature characteristic is connected to the non-inverting input terminal of the hold voltage amplifying circuit section 3. become. Therefore, in particular, when the switch circuit unit 1 is turned off and the hold capacitive element 2 enters the hold mode in which the signal level of the analog signal Vi is held, an error of the offset voltage caused by the temperature fluctuation of the feedback circuit unit 5 is generated. The minutes are offset by the voltage source circuit section.
【００１７】かくして、本発明では、入力バッファ回路
部と同等の特性を有する簡単な回路を付加するのみで、
温度変動も考慮したオフセット電圧分の誤差を零にする
ことができるので、ホールド電圧の電圧レベルの精度が
高く、かつ、温度変動に対して安定なサンプル・ホール
ド回路を簡単な回路構成により提供することが可能とな
る。Thus, in the present invention, a simple circuit having the same characteristics as the input buffer circuit section is added,
Since the offset voltage error that takes temperature fluctuations into consideration can be reduced to zero, a sample-hold circuit with high accuracy of the voltage level of the hold voltage and stable against temperature fluctuations can be provided with a simple circuit configuration. It becomes possible.
【００１８】[0018]
【実施例】以下、図２〜図６の添付図面を用いて本発明
の実施例を詳細に説明する。図２は、本発明の第１の実
施例を示すブロック図である。なお、これ以降、前述し
た構成要素と同一のものについては、同様の参照番号を
付して表すこととする。Embodiments of the present invention will be described in detail below with reference to the accompanying drawings of FIGS. FIG. 2 is a block diagram showing the first embodiment of the present invention. Note that, hereinafter, the same components as those described above will be denoted by the same reference numerals.
【００１９】図２において、前述のスイッチ回路部１
（図１）は、スイッチングトランジスタ等の半導体のス
イッチ素子を含むアナログスイッチ１１により構成され
る。このアナログスイッチ１１は、外部の制御信号Vsに
より、スイッチのオン／オフ切替動作が行われる。さら
に、ホールド用容量素子２（図１）は、ホールドコンデ
ンサ１２からなる。このホールドコンデンサ１２は、好
ましくは、アナログスイッチ１１の出力端子と基準電圧
源６との間に接続される。なお、この基準電圧源６は、
グランド端子（アース端子）を含む安定なレベルを保持
する基準電圧源であり、安定なホールド電圧を保つため
に必要なものである。さらに、入力バッファ回路部４
（図１）は、サンプル・ホールド回路と他の回路１０と
が分離できる程度に充分高い入力インピーダンスを有す
るような半導体集積回路の入力バッファアンプ１４によ
り構成される。In FIG. 2, the switch circuit section 1 described above is used.
(FIG. 1) is composed of an analog switch 11 including a semiconductor switch element such as a switching transistor. The analog switch 11 is switched on / off by an external control signal Vs. Further, the holding capacitive element 2 (FIG. 1) includes a holding capacitor 12. The hold capacitor 12 is preferably connected between the output terminal of the analog switch 11 and the reference voltage source 6. The reference voltage source 6 is
It is a reference voltage source that holds a stable level including the ground terminal (earth terminal), and is necessary to maintain a stable hold voltage. Further, the input buffer circuit unit 4
(FIG. 1) is composed of an input buffer amplifier 14 of a semiconductor integrated circuit having a sufficiently high input impedance so that the sample and hold circuit and the other circuit 10 can be separated.
【００２０】さらに、図２において、ホールド電圧増幅
回路部３（図１）は、非反転形オペアンプからなる半導
体集積回路のホールドアンプ１３により構成される。こ
のホールドアンプ１３の非反転入力端子（＋）に対し、
アナログスイッチ１１の出力端子とホールドコンデンサ
１２の一方の端子が接続される。さらに、帰還回路部５
（図１）は、入力バッファアンプ１４と同等の回路構
成、または、同等の伝達特性およびオフセット電圧を有
する半導体集積回路のオフセット補償用アンプ１５によ
り構成される。このオフセット補償用アンプ１５は、好
ましくは、ホールドアンプ１３の出力端子と反転入力端
子（−）との間に接続される。この場合、オフセット補
償用アンプ１５の利得がほぼ１なので、ホールドアンプ
１３の利得もほぼ１となる。上記のような回路構成にす
れば、入力バッファアンプ１４自体のオフセット電圧が
ホールドアンプ１３の非反転入力端子に入力されると共
に、上記入力バッファアンプ１４と同じレベルのオフセ
ット電圧がホールドアンプ１３の反転入力端子に差動分
として負帰還されるので、入力バッファ回路部４のオフ
セット電圧が相殺され、最終的に、オフセット電圧補償
がなされた高精度のサンプル・ホールド信号Voを取り出
すことができる。Further, in FIG. 2, the hold voltage amplifier circuit section 3 (FIG. 1) is composed of a hold amplifier 13 of a semiconductor integrated circuit which is composed of a non-inverting operational amplifier. For the non-inverting input terminal (+) of this hold amplifier 13,
The output terminal of the analog switch 11 and one terminal of the hold capacitor 12 are connected. Further, the feedback circuit section 5
(FIG. 1) has a circuit configuration equivalent to that of the input buffer amplifier 14 or an offset compensation amplifier 15 of a semiconductor integrated circuit having the same transfer characteristic and offset voltage. The offset compensating amplifier 15 is preferably connected between the output terminal of the hold amplifier 13 and the inverting input terminal (−). In this case, since the gain of the offset compensation amplifier 15 is almost 1, the gain of the hold amplifier 13 is also approximately 1. With the above circuit configuration, the offset voltage of the input buffer amplifier 14 itself is input to the non-inverting input terminal of the hold amplifier 13, and the offset voltage of the same level as that of the input buffer amplifier 14 is inverted by the inversion of the hold amplifier 13. Since it is negatively fed back to the input terminal as a differential component, the offset voltage of the input buffer circuit unit 4 is canceled, and finally, the highly accurate sample-and-hold signal Vo for which the offset voltage is compensated can be taken out.
【００２１】ついで、図２のオフセット補償用アンプ１
５の作用により入力バッファアンプ１４のオフセット電
圧が相殺される様子を具体的な計算式により説明する。
ここで、入力バッファアンプ１４が元々有している入出
力間オフセット電圧をＶio1 、ホールドアンプ１３の入
力電圧をＶin、同ホールドアンプ１３の入力オフセット
電圧をＶioA とすると、従来のサンプル・ホールド回路
（例えば、図６）におけるサンプル動作モードでのサン
プル・ホールド信号Voに相当する出力電圧Ｖo は、ホー
ルドアンプ１３の利得を１とすれば、下記の式（１）の
ように表される。Next, the offset compensating amplifier 1 shown in FIG.
The manner in which the offset voltage of the input buffer amplifier 14 is canceled by the action of 5 will be described with a specific calculation formula.
Here, assuming that the input / output offset voltage originally possessed by the input buffer amplifier 14 is Vio1, the input voltage of the hold amplifier 13 is Vin, and the input offset voltage of the hold amplifier 13 is VioA, the conventional sample-hold circuit ( For example, when the gain of the hold amplifier 13 is 1, the output voltage Vo corresponding to the sample hold signal Vo in the sample operation mode in FIG. 6) is expressed by the following equation (1).
【００２２】 Ｖo ＝Ｖin＋Ｖio1 ＋ＶioA （１） また一方で、図２の本発明の第１の実施例においては、
オフセット補償用アンプ１５の入力間オフセット電圧を
Ｖio2 とすると、ホールドアンプ１３の非反転入力端子
の入力電圧は、前述の式（１）と同じくＶin＋Ｖio1 ＋
ＶioA であるから、ホールドアンプ１３の出力電圧Ｖo
は、下記の式（２）のように表される。Vo = Vin + Vio1 + VioA (1) On the other hand, in the first embodiment of the present invention shown in FIG.
Assuming that the offset voltage between the inputs of the offset compensation amplifier 15 is Vio2, the input voltage of the non-inverting input terminal of the hold amplifier 13 is Vin + Vio1 +, as in the above equation (1).
Since it is VioA, the output voltage Vo of the hold amplifier 13
Is expressed by the following equation (2).
【００２３】 Ｖo ＝Ｖin＋Ｖio1 ＋ＶioA −Ｖio2 （２） もし、Ｖio1 ＝Ｖio2 になるように、すなわち、入力バ
ッファアンプ１４およびオフセット補償用アンプ１５が
互いに同等の回路構成、または、同等のオフセット電圧
を有するように予め設定すれば、結局、ホールドアンプ
１３の出力電圧Ｖo はＶin＋ＶioA となり、入力バッフ
ァアンプ１４のオフセット電圧による誤差を零にするこ
とができる。したがって、図２の実施例では、入力バッ
ファアンプ１４のオフセット電圧が比較的大きい場合で
も、このオフセット電圧の影響をなくすことが可能とな
る。Vo = Vin + Vio1 + VioA−Vio2 (2) If Vio1 = Vio2, that is, the input buffer amplifier 14 and the offset compensating amplifier 15 have the same circuit configuration or the same offset voltage. If set in advance, the output voltage Vo of the hold amplifier 13 will be Vin + VioA after all, and the error due to the offset voltage of the input buffer amplifier 14 can be made zero. Therefore, in the embodiment of FIG. 2, even if the offset voltage of the input buffer amplifier 14 is relatively large, it is possible to eliminate the influence of this offset voltage.
【００２４】図２の実施例のサンプル・ホールド回路
は、従来のサンプル・ホールド回路（図６）に比較して
オフセット補償用アンプ１５が付加されているが、この
オフセット補償用アンプ１５は、サンプル・ホールド回
路内の入力バッファアンプ１４やホールドアンプ１３と
一緒に半導体集積回路により作製することができる。し
たがって、図２の実施例においては、回路の製造工程お
よび製造コストは実質的に増加しない。さらに、入力バ
ッファアンプ１４およびオフセット補償用アンプ１５の
回路構成は、全く同等にすればよいので、異なる種類の
回路素子を作製する場合よりも、製造工程がはるかに簡
単になる。The sample-and-hold circuit of the embodiment shown in FIG. 2 is provided with an offset compensating amplifier 15 as compared with the conventional sample-and-hold circuit (FIG. 6). The semiconductor integrated circuit can be manufactured together with the input buffer amplifier 14 and the hold amplifier 13 in the hold circuit. Therefore, the circuit manufacturing process and manufacturing cost are not substantially increased in the embodiment of FIG. Furthermore, since the circuit configurations of the input buffer amplifier 14 and the offset compensation amplifier 15 may be exactly the same, the manufacturing process becomes much simpler than the case where different types of circuit elements are manufactured.
【００２５】図３は、本発明の第２の実施例を示すブロ
ック図である。図３においては、前述の第１の実施例の
サンプル・ホールド回路（図２）に対し、電圧源回路部
である温度補償用アンプ１６を付加している。この温度
補償用アンプ１６は、オフセット補償用アンプ１５等と
同じように半導体集積回路により実現される。さらに、
温度補償用アンプ１６は、ホールドアンプ１３のホール
ドコンデンサ１２の他方の端子と基準電圧源６との間に
挿入される形でホールドアンプ１３の非反転入力端子の
側に接続される。FIG. 3 is a block diagram showing a second embodiment of the present invention. In FIG. 3, a temperature compensating amplifier 16 which is a voltage source circuit section is added to the sample and hold circuit (FIG. 2) of the first embodiment described above. The temperature compensating amplifier 16 is realized by a semiconductor integrated circuit like the offset compensating amplifier 15 and the like. further,
The temperature compensating amplifier 16 is connected to the non-inverting input terminal side of the hold amplifier 13 so as to be inserted between the other terminal of the hold capacitor 12 of the hold amplifier 13 and the reference voltage source 6.
【００２６】さらに詳しく説明すると、図３の第２の実
施例では、ホールドアンプ１３の反転入力端子に対しオ
フセット補償用アンプ１５が接続されると共に、上記ホ
ールドアンプ１３の非反転入力端子に対し、オフセット
補償用アンプ１５と同じ温度特性のオフセット電圧を有
する温度補償用アンプ１６が接続されることになる。前
述の第１の実施例（図３）において、アナログスイッチ
１１がオン状態でサンプル・ホールド回路がサンプル動
作モードになっているときは、サンプル・ホールド回路
内に温度変動が生じても、この温度変動による入力バッ
ファアンプ１４のオフセット電圧のドリフト分をオフセ
ット補償用アンプ１５により相殺することができる。し
かしながら、アナログスイッチ１１がオフ状態になって
ホールドコンデンサ１２がアナログ信号Viの信号レベル
を保持するホールドモードになったときは、入力バッフ
ァアンプ１４がホールドアンプ１３から切り離され、オ
フセット補償用アンプ１５のみがホールドアンプ１３に
接続されることになる。このため、オフセット補償用ア
ンプ１５の温度変動によるオフセット電圧のドリフト分
が、ホールドアンプ１３の出力端子に直接現れてしま
う。More specifically, in the second embodiment of FIG. 3, the offset compensating amplifier 15 is connected to the inverting input terminal of the hold amplifier 13, and the non-inverting input terminal of the hold amplifier 13 is The temperature compensating amplifier 16 having an offset voltage having the same temperature characteristic as the offset compensating amplifier 15 is connected. In the first embodiment (FIG. 3) described above, when the analog switch 11 is in the ON state and the sample and hold circuit is in the sample operation mode, even if temperature fluctuation occurs in the sample and hold circuit, this temperature A drift amount of the offset voltage of the input buffer amplifier 14 due to the fluctuation can be canceled by the offset compensation amplifier 15. However, when the analog switch 11 is turned off and the hold capacitor 12 enters the hold mode for holding the signal level of the analog signal Vi, the input buffer amplifier 14 is disconnected from the hold amplifier 13, and only the offset compensation amplifier 15 is provided. Will be connected to the hold amplifier 13. Therefore, the drift amount of the offset voltage due to the temperature variation of the offset compensation amplifier 15 directly appears at the output terminal of the hold amplifier 13.
【００２７】図３の第２の実施例は、この温度変動によ
るオフセット電圧のドリフト分が生ずるのを防止するた
めに、ホールドアンプ１３の入力バッファアンプ１４側
の非反転入力端子に対し、オフセット補償用アンプ１５
と同じ温度特性のオフセット電圧を有する温度補償用ア
ンプ１６を接続するものである。このような回路構成に
すれば、オフセット補償用アンプ１５の温度変動による
オフセット電圧のドリフト分が、温度補償用アンプ１６
により相殺されるので、温度変動も考慮したオフセット
電圧分の誤差を零にすることができ、最終的に、温度補
償がなされた高精度のサンプル・ホールド信号Voを取り
出すことができる。In the second embodiment of FIG. 3, in order to prevent the drift of the offset voltage due to the temperature fluctuation, offset compensation is performed on the non-inverting input terminal of the hold buffer 13 on the input buffer amplifier 14 side. Amplifier 15
A temperature compensating amplifier 16 having an offset voltage having the same temperature characteristic as that of is connected. With such a circuit configuration, the drift amount of the offset voltage due to the temperature fluctuation of the offset compensating amplifier 15 is compensated for by the temperature compensating amplifier 16.
Therefore, the offset voltage error in consideration of the temperature fluctuation can be made zero, and the temperature-compensated high-precision sample-and-hold signal Vo can be finally taken out.
【００２８】さらに、図３の温度補償用アンプ１６の作
用によって、オフセット補償用アンプ１５の温度変動に
よるオフセット電圧のドリフト分が相殺される様子を具
体的な計算式により説明する。ここで、入力バッファア
ンプ１４、オフセット補償用アンプ１５、温度補償用ア
ンプ１６およびホールドアンプ１３の温度変動によるオ
フセット電圧のドリフト量を、それぞれ、ΔＶio1 、Δ
Ｖio2 、ΔＶio3 およびΔＶioA とすると、サンプル動
作モード時の温度変動による出力電圧の変動量は、下記
の式（３）のように表される。Further, how the offset compensating amplifier 16 shown in FIG. 3 cancels the offset voltage drift caused by the temperature fluctuation of the offset compensating amplifier 15 will be described by a concrete calculation formula. Here, the drift amounts of the offset voltage due to temperature fluctuations of the input buffer amplifier 14, the offset compensation amplifier 15, the temperature compensation amplifier 16, and the hold amplifier 13 are respectively ΔVio1 and ΔVio.
When Vio2, ΔVio3, and ΔVioA are set, the variation amount of the output voltage due to the temperature variation in the sample operation mode is expressed by the following equation (3).
【００２９】 ΔＶo ＝ΔＶio1 ＋ΔＶioA −ΔＶio2 （３） もし、ΔＶio1 ＝ΔＶio2 になるように予め設定すれ
ば、出力電圧の変動量はΔＶo ＝ΔＶioA となり、入力
バッファアンプ１４の影響をなくすることができる。し
かしながら、ホールドモード時の温度変動による出力電
圧の変動量は、温度補償用アンプ１６が付加されていな
いとした場合にはΔＶioA −ΔＶio2 となり、オフセッ
ト補償用アンプ１５の影響が現れてしまう。ΔVo = ΔVio1 + ΔVioA−ΔVio2 (3) If ΔVio1 = ΔVio2 is set in advance, the output voltage fluctuation amount becomes ΔVo = ΔVioA, and the influence of the input buffer amplifier 14 can be eliminated. However, if the temperature compensating amplifier 16 is not added, the fluctuation amount of the output voltage due to the temperature fluctuation in the hold mode becomes ΔVioA−ΔVio2, and the influence of the offset compensating amplifier 15 appears.
【００３０】ここで、図３に示すように、温度補償用ア
ンプ１６をホールドアンプ１３に接続した場合、ホール
ドモード時の温度変動による出力電圧の変動量は、下記
の式（４）のように表される。 ΔＶo ＝ΔＶioA −ΔＶio2 ＋ΔＶio3 （４） もし、ΔＶio2 ＝ΔＶio3 になるように、すなわち、オ
フセット補償用アンプ１５および温度補償用アンプ１６
が互いに同等の回路構成、または、同等の温度特性のオ
フセット電圧を有するように予め設定すれば、結局、ホ
ールドアンプ１３の出力電圧の変動量ΔＶo はΔＶioA
のみとなる。したがって、図３の実施例では、オフセッ
ト補償用アンプ１５の温度変動によるオフセット電圧の
ドリフト分が相殺され、温度変動に起因する出力電圧の
変動幅を最小限に抑えることが可能となる。Here, as shown in FIG. 3, when the temperature compensating amplifier 16 is connected to the hold amplifier 13, the fluctuation amount of the output voltage due to the temperature fluctuation in the hold mode is expressed by the following equation (4). expressed. ΔVo = ΔVioA−ΔVio2 + ΔVio3 (4) If ΔVio2 = ΔVio3, that is, the offset compensation amplifier 15 and the temperature compensation amplifier 16
Are set in advance so that they have the same circuit configuration or offset voltages having the same temperature characteristics, the fluctuation amount ΔVo of the output voltage of the hold amplifier 13 is eventually ΔVioA.
Will only be. Therefore, in the embodiment of FIG. 3, the drift amount of the offset voltage due to the temperature variation of the offset compensation amplifier 15 is offset, and the variation range of the output voltage due to the temperature variation can be minimized.
【００３１】図３の実施例のサンプル・ホールド回路
は、従来のサンプル・ホールド回路（図６）に比較して
オフセット補償用アンプ１５および温度補償用アンプ１
６が付加されているが、これらの２種類のアンプは、サ
ンプル・ホールド回路内の入力バッファアンプ１４やホ
ールドアンプ１３と一緒に半導体集積回路により作製す
ることができる。したがって、図３の実施例において
も、回路の製造工程および製造コストは実質的に増加し
ない。さらに、この場合には、入力バッファアンプ１
４、オフセット補償用アンプ１５および温度補償用アン
プ１６の回路構成は、すべて同等にすればよいので、入
力バッファアンプ１４と特性の異なる２種類のアンプを
付加する場合よりも、製造工程がはるかに簡単になる。The sample and hold circuit of the embodiment shown in FIG. 3 has an offset compensating amplifier 15 and a temperature compensating amplifier 1 as compared with the conventional sample and hold circuit (FIG. 6).
6 is added, these two kinds of amplifiers can be manufactured by a semiconductor integrated circuit together with the input buffer amplifier 14 and the hold amplifier 13 in the sample and hold circuit. Therefore, also in the embodiment of FIG. 3, the manufacturing process and manufacturing cost of the circuit do not substantially increase. Further, in this case, the input buffer amplifier 1
4. Since the circuit configurations of the offset compensating amplifier 15 and the temperature compensating amplifier 16 may all be the same, the manufacturing process is far more complicated than the case where two types of amplifiers having different characteristics from the input buffer amplifier 14 are added. It will be easy.
【００３２】なお、オフセット補償用アンプ１５の温度
変動によるオフセット電圧のドリフト量が無視できる場
合には、サンプル・ホールド回路の温度変動が大きいと
きでも、温度補償用アンプ１６を省略した図２のサンプ
ル・ホールド回路を使用することが可能である。図４
は、本発明の第２の実施例をバイポーラトランジスタに
より構成した場合の具体例を示す回路図である。If the drift amount of the offset voltage due to the temperature variation of the offset compensation amplifier 15 can be ignored, the sample of FIG. 2 in which the temperature compensation amplifier 16 is omitted even when the temperature variation of the sample and hold circuit is large. -It is possible to use a hold circuit. Figure 4
FIG. 7 is a circuit diagram showing a specific example of the case where the second embodiment of the present invention is configured by bipolar transistors.
【００３３】図４においては、入力バッファアンプ１
４、オフセット補償用アンプ１５および温度補償用アン
プ１６（いずれも図３）の各々は、極性の異なる２種類
のバイポーラトランジスタ（ＰＮＰトランジスタおよび
ＮＰＮトランジスタ）を含み、かつ、充分高い入力イン
ピーダンスを有するエミッタ・ホロア形回路により構成
される。In FIG. 4, the input buffer amplifier 1
4. Each of the offset compensating amplifier 15 and the temperature compensating amplifier 16 (FIG. 3) includes two types of bipolar transistors (PNP transistor and NPN transistor) having different polarities, and has a sufficiently high input impedance.・ Consists of a follower circuit.
【００３４】さらに詳しく説明すると、エミッタ・ホロ
ア形回路からなる入力バッファアンプ１４では、第１の
極性のバイポーラトランジスタ、例えばＰＮＰトランジ
スタ４２のベースを入力側の端子とし、このＰＮＰトラ
ンジスタ４２のエミッタを、第１の極性のバイポーラト
ランジスタと反対の極性を有するような第２の極性のバ
イポーラトランジスタ、例えばＮＰＮトランジスタ４４
のベースおよび第１の定電流源４１に接続している。さ
らに、このＮＰＮトランジスタ４４のエミッタを出力側
（アナログスイッチ１１の入力側）の端子および第２の
定電流源４３に接続し、かつ、ＰＮＰトランジスタ４２
のコレクタをアース端子に接続すると共に、ＮＰＮトラ
ンジスタ４４のコレクタをコレクタ電圧Ｖc 供給用の電
源端子に接続している。More specifically, in the input buffer amplifier 14 consisting of the emitter-follower type circuit, the bipolar transistor of the first polarity, for example, the base of the PNP transistor 42 is used as the input side terminal, and the emitter of this PNP transistor 42 is A second polarity bipolar transistor, such as an NPN transistor 44, having a polarity opposite to that of the first polarity bipolar transistor.
And the first constant current source 41. Further, the emitter of the NPN transistor 44 is connected to the terminal on the output side (the input side of the analog switch 11) and the second constant current source 43, and the PNP transistor 42 is connected.
Is connected to the ground terminal and the collector of the NPN transistor 44 is connected to the power supply terminal for supplying the collector voltage Vc.
【００３５】同様に、エミッタ・ホロア形回路からなる
オフセット補償用アンプ１５は、ＰＮＰトランジスタ５
２のベースを入力側（ホールドアンプ１３の出力側）の
端子とし、このＰＮＰトランジスタ５２のエミッタを、
ＮＰＮトランジスタ５４のベースおよび第１の定電流源
５１に接続している。さらに、このＮＰＮトランジスタ
５４のエミッタを出力側（ホールドアンプ１３の反転入
力側）の端子および第２の定電流源５３に接続し、か
つ、ＰＮＰトランジスタ５２のコレクタをアース端子に
接続すると共に、ＮＰＮトランジスタ５４のコレクタを
コレクタ電圧Ｖc供給用の電源端子に接続している。Similarly, the offset compensating amplifier 15 composed of the emitter-follower type circuit is the PNP transistor 5
The base of 2 serves as a terminal on the input side (output side of the hold amplifier 13), and the emitter of the PNP transistor 52 is
It is connected to the base of the NPN transistor 54 and the first constant current source 51. Further, the emitter of the NPN transistor 54 is connected to the terminal on the output side (the inverting input side of the hold amplifier 13) and the second constant current source 53, and the collector of the PNP transistor 52 is connected to the ground terminal and the NPN transistor is connected. The collector of the transistor 54 is connected to the power supply terminal for supplying the collector voltage Vc.
【００３６】同様に、エミッタ・ホロア形回路からなる
温度補償用アンプ１６は、ＰＮＰトランジスタ６２のベ
ースを入力側（基準電圧源６側）の端子とし、このＰＮ
Ｐトランジスタ６２のエミッタを、ＮＰＮトランジスタ
６４のベースおよび第１の定電流源６１に接続してい
る。さらに、このＮＰＮトランジスタ６４のエミッタを
出力側（ホールドアンプ１３の非反転入力側）の端子お
よび第２の定電流源６３に接続し、かつ、ＰＮＰトラン
ジスタ６２のコレクタをアース端子に接続すると共に、
ＮＰＮトランジスタ６４のコレクタをコレクタ電圧ＶC
供給用の電源端子に接続している。Similarly, the temperature compensating amplifier 16 composed of the emitter-follower type circuit uses the base of the PNP transistor 62 as the terminal on the input side (reference voltage source 6 side).
The emitter of the P transistor 62 is connected to the base of the NPN transistor 64 and the first constant current source 61. Further, the emitter of the NPN transistor 64 is connected to the output side terminal (non-inverting input side of the hold amplifier 13) and the second constant current source 63, and the collector of the PNP transistor 62 is connected to the ground terminal.
The collector of the NPN transistor 64 is connected to the collector voltage V C.
It is connected to the power supply terminal for supply.
【００３７】図４から明らかなように、これらのオフセ
ット補償用アンプ１５、入力バッファアンプ１４および
温度補償用アンプ１６は、それぞれ、同等のバイポーラ
トランジスタ素子および電流源素子から構成される半導
体集積回路により容易に実現することができる。図５
は、本発明の第２の実施例をＭＯＳトランジスタにより
構成した場合の具体例を示す回路図である。As is apparent from FIG. 4, the offset compensating amplifier 15, the input buffer amplifier 14, and the temperature compensating amplifier 16 are respectively formed by a semiconductor integrated circuit composed of equivalent bipolar transistor elements and current source elements. It can be easily realized. Figure 5
FIG. 7 is a circuit diagram showing a specific example of the case where the second embodiment of the present invention is constituted by MOS transistors.
【００３８】図５においては、入力バッファアンプ１
４、オフセット補償用アンプ１５および温度補償用アン
プ１６（いずれも図３）の各々は、極性の異なる２種類
のＭＯＳトランジスタ（Ｐチャネル形ＭＯＳトランジス
タおよびＮチャネル形ＭＯＳトランジスタ）を含み、か
つ、前述のエミッタ・ホロア形回路と同じように充分高
い入力インピーダンスを有するソース・ホロア形回路に
より構成される。In FIG. 5, the input buffer amplifier 1
4, each of the offset compensating amplifier 15 and the temperature compensating amplifier 16 (FIG. 3) includes two types of MOS transistors having different polarities (P-channel type MOS transistor and N-channel type MOS transistor), and The source follower type circuit has a sufficiently high input impedance like the emitter follower type circuit.
【００３９】さらに詳しく説明すると、ソース・ホロア
形回路からなる入力バッファアンプ１４では、第１の極
性のＭＯＳトランジスタ、例えばＰチャネル形ＭＯＳト
ランジスタ７２のゲートを入力側の端子とし、このＰチ
ャネル形ＭＯＳトランジスタ７２のソースを、第１の極
性のＭＯＳトランジスタと反対の極性を有するような第
２の極性のＭＯＳトランジスタ、例えばＮチャネル形Ｍ
ＯＳトランジスタ７４のゲートおよび第１の定電流源７
１に接続している。さらに、このＮチャネル形ＭＯＳト
ランジスタ７４のソースを出力側の端子および第２の定
電流源７３に接続し、かつ、Ｐチャネル形ＭＯＳトラン
ジスタ７２のドレインをアース端子に接続すると共に、
Ｎチャネル形ＭＯＳトランジスタ７４のドレインをドレ
イン電圧ＶD 供給用の電源端子に接続している。More specifically, in the input buffer amplifier 14 consisting of the source-follower type circuit, the gate of the first polarity MOS transistor, for example, the P channel type MOS transistor 72 is used as the input side terminal, and this P channel type MOS transistor is used. The source of the transistor 72 has a second polarity MOS transistor having a polarity opposite to that of the first polarity MOS transistor, for example, an N-channel type M transistor.
The gate of the OS transistor 74 and the first constant current source 7
Connected to 1. Further, the source of the N-channel type MOS transistor 74 is connected to the terminal on the output side and the second constant current source 73, and the drain of the P-channel type MOS transistor 72 is connected to the ground terminal.
The drain of the N-channel MOS transistor 74 is connected to the power supply terminal for supplying the drain voltage V D.
【００４０】同様に、ソース・ホロア形回路からなるオ
フセット補償用アンプ１５は、Ｐチャネル形ＭＯＳトラ
ンジスタ８２のゲートを入力側の端子とし、このＰチャ
ネル形ＭＯＳトランジスタ８２のソースを、Ｎチャネル
形ＭＯＳトランジスタ８４のゲートおよび第１の定電流
源８１に接続している。さらに、このＮチャネル形ＭＯ
Ｓトランジスタ８４のソースを出力側の端子および第２
の定電流源８３に接続し、かつ、Ｐチャネル形ＭＯＳト
ランジスタ８２のドレインをアース端子に接続すると共
に、Ｎチャネル形ＭＯＳトランジスタ８４のドレインを
ドレイン電圧Ｖ D 供給用の電源端子に接続している。Similarly, an off-source follower type circuit is used.
The offset compensation amplifier 15 is a P-channel MOS transistor.
The gate of the transistor 82 is used as the input terminal,
The source of the channel MOS transistor 82 is an N channel
Type MOS transistor 84 gate and first constant current
Connected to the source 81. Furthermore, this N-channel type MO
The source of the S-transistor 84 is connected to the output-side terminal and the second
Connected to the constant current source 83 of the
If the drain of the transistor 82 is connected to the ground terminal,
The drain of the N-channel MOS transistor 84
Drain voltage V DIt is connected to the power supply terminal for supply.
【００４１】同様に、ソース・ホロア形回路からなる温
度補償用アンプ１６は、Ｐチャネル形ＭＯＳトランジス
タ９２のゲートを入力側の端子とし、このＰチャネル形
ＭＯＳトランジスタ９２のソースを、Ｎチャネル形ＭＯ
Ｓトランジスタ９４のゲートおよび第１の定電流源９１
に接続している。さらに、このＮチャネル形ＭＯＳトラ
ンジスタ９４のソースを出力側の端子および第２の定電
流源９３に接続し、かつ、Ｐチャネル形ＭＯＳトランジ
スタ９１のドレインをアース端子に接続すると共に、Ｎ
チャネル形ＭＯＳトランジスタ９４のドレインをドレイ
ン電圧ＶD 供給用の電源端子に接続している。Similarly, the temperature compensating amplifier 16 comprising a source-follower type circuit uses the gate of a P-channel type MOS transistor 92 as an input side terminal, and the source of this P-channel type MOS transistor 92 is an N-channel type MOI.
Gate of S-transistor 94 and first constant current source 91
Connected to. Further, the source of the N-channel type MOS transistor 94 is connected to the terminal on the output side and the second constant current source 93, and the drain of the P-channel type MOS transistor 91 is connected to the ground terminal.
The drain of the channel type MOS transistor 94 is connected to the power supply terminal for supplying the drain voltage V D.
【００４２】これらのオフセット補償用アンプ１５、入
力バッファアンプ１４および温度補償用アンプ１６は、
前述のバイポーラトランジスタの場合と同じように、そ
れぞれ、同等のＭＯＳトランジスタ素子および電流源素
子から構成される半導体集積回路により容易に実現する
ことができる。These offset compensating amplifier 15, input buffer amplifier 14 and temperature compensating amplifier 16 are
Similar to the case of the bipolar transistor described above, it can be easily realized by a semiconductor integrated circuit composed of an equivalent MOS transistor element and a current source element, respectively.
【００４３】[0043]
【発明の効果】以上説明したように、本発明によれば、
入力バッファアンプ等の入力バッファ回路部が付加され
たサンプル・ホールド回路に対し、この入力バッファ回
路部と同等のオフセット電圧を有する帰還回路部を設け
ることにより、入力バッファ回路部のオフセット電圧を
相殺することができる。さらに、この帰還回路部と同等
の温度特性のオフセット電圧を有する電圧源回路部を設
けることにより、ホールドモード時のオフセット電圧の
温度変動に起因するドリフト分を最小限に抑えることが
できる。As described above, according to the present invention,
The offset voltage of the input buffer circuit section is canceled by providing the feedback circuit section having the same offset voltage as this input buffer circuit section with respect to the sample hold circuit to which the input buffer circuit section such as the input buffer amplifier is added. be able to. Further, by providing a voltage source circuit section having an offset voltage having a temperature characteristic equivalent to that of the feedback circuit section, it is possible to minimize the drift amount due to the temperature variation of the offset voltage in the hold mode.
【００４４】この結果、ホールド電圧の電圧レベルの精
度が高く、かつ、温度変動に対して安定なサンプル・ホ
ールド回路を簡単な回路構成により実現することが可能
になる。As a result, it becomes possible to realize a sample and hold circuit which has a high accuracy of the voltage level of the hold voltage and is stable against temperature fluctuations with a simple circuit configuration.
【図１】本発明の原理構成を示すブロック図である。FIG. 1 is a block diagram showing a principle configuration of the present invention.
【図２】本発明の第１の実施例を示すブロック図であ
る。FIG. 2 is a block diagram showing a first embodiment of the present invention.
【図３】本発明の第２の実施例を示すブロック図であ
る。FIG. 3 is a block diagram showing a second embodiment of the present invention.
【図４】本発明の第２の実施例をバイポーラトランジス
タにより構成した場合の具体例を示す回路図である。FIG. 4 is a circuit diagram showing a specific example when the second embodiment of the present invention is configured by bipolar transistors.
【図５】本発明の第２の実施例をＭＯＳトランジスタに
より構成した場合の具体例を示す回路図である。FIG. 5 is a circuit diagram showing a specific example in the case where the second embodiment of the present invention is configured by MOS transistors.
【図６】従来のサンプル・ホールド回路を示すブロック
図である。FIG. 6 is a block diagram showing a conventional sample and hold circuit.
１…スイッチ回路部 ２…ホールド用容量素子 ３…ホールド電圧増幅回路部 ４…入力バッファ回路部 ５…帰還回路部 １４…入力バッファアンプ １５…オフセット補償用アンプ １６…温度補償用アンプ DESCRIPTION OF SYMBOLS 1 ... Switch circuit unit 2 ... Hold capacitive element 3 ... Hold voltage amplification circuit unit 4 ... Input buffer circuit unit 5 ... Feedback circuit unit 14 ... Input buffer amplifier 15 ... Offset compensation amplifier 16 ... Temperature compensation amplifier
Claims (6)
における信号レベルをオン／オフ切替動作により捕らえ
るためのスイッチ回路部（１）と、該スイッチ回路部
（１）により捕らえられた信号レベルを保持するための
ホールド用容量素子（２）と、該ホールド用容量素子
（２）により保持された信号レベルを所定のサンプル・
ホールド信号（Vo）として取り出すためのホールド電圧
増幅回路部（３）とを有するサンプル・ホールド回路に
おいて、該サンプル・ホールド回路と他の回路とを分離
する目的で前記スイッチ回路部（１）の入力側に入力バ
ッファ回路部（４）を付加する場合、 前記ホールド電圧増幅回路部（３）の出力側と入力側と
の間に、前記入力バッファ回路部（４）と同等の特性を
有し、かつ、該ホールド電圧増幅回路部（３）の出力側
から該入力側へ前記サンプル・ホールド信号（Vo）を負
帰還する帰還回路部（５）を設け、 前記ホールド電圧増幅回路部（３）の出力側から前記サ
ンプル・ホールド信号（Vo）を取り出すときに、前記帰
還回路部（５）により、前記入力バッファ回路部（４）
が有しているオフセット電圧を相殺することを特徴とす
るサンプル・ホールド回路。1. A switch circuit unit (1) for capturing a signal level of an arbitrary analog signal (Vi) at a predetermined time by an on / off switching operation, and a signal level captured by the switch circuit unit (1). Hold capacitor element (2) for holding the signal and the signal level held by the hold capacitor element (2) by a predetermined sample
In a sample and hold circuit having a hold voltage amplifier circuit section (3) for taking out as a hold signal (Vo), an input of the switch circuit section (1) for the purpose of separating the sample and hold circuit from other circuits. When the input buffer circuit section (4) is added to the side, it has the same characteristics as the input buffer circuit section (4) between the output side and the input side of the hold voltage amplification circuit section (3), Further, a feedback circuit section (5) for negatively feeding back the sample hold signal (Vo) from the output side of the hold voltage amplification circuit section (3) to the input side is provided, and the feedback circuit section (5) of the hold voltage amplification circuit section (3) is provided. When the sample and hold signal (Vo) is taken out from the output side, the feedback circuit section (5) causes the input buffer circuit section (4)
A sample and hold circuit which cancels an offset voltage possessed by the device.
する電圧源回路部を前記ホールド用容量素子（２）に対
し直列に配置すると共に、該電圧源回路部の出力側を該
ホールド用容量素子（２）に接続し、 前記スイッチ回路部（１）がオフ状態になって前記ホー
ルド用容量素子（２）が前記信号レベルを保持するホー
ルドモードになったときに、前記電圧源回路部により、
前記帰還回路部（５）の温度変動により生ずるオフセッ
ト電圧を相殺する請求項１記載のサンプル・ホールド回
路。2. A voltage source circuit section having the same characteristics as the feedback circuit section (5) is arranged in series with the holding capacitive element (2), and the output side of the voltage source circuit section is held by the hold circuit. The voltage source circuit when the switch circuit unit (1) is turned off and the hold capacitive element (2) is in a hold mode for holding the signal level. By department
The sample-hold circuit according to claim 1, wherein an offset voltage caused by a temperature change of the feedback circuit section (5) is canceled.
記帰還回路部（５）の各々が、 第１の極性のバイポーラトランジスタのベースを入力側
の端子とし、該第１の極性のバイポーラトランジスタの
エミッタを、該第１の極性のバイポーラトランジスタと
反対の極性を有するような第２の極性のバイポーラトラ
ンジスタのベースおよび第１の定電流源に接続し、該第
２の極性のバイポーラトランジスタのエミッタを出力側
の端子および第２の定電流源に接続し、該第１および第
２の極性のバイポーラトランジスタのコレクタを、それ
ぞれ、アース端子および所定の電源端子に接続してなる
エミッタ・ホロア形回路から構成される請求項１記載の
サンプル・ホールド回路。3. The input buffer circuit section (4) and the feedback circuit section (5) each have a base of a bipolar transistor of a first polarity as an input-side terminal, and a bipolar transistor of the first polarity. An emitter is connected to the base of a second polarity bipolar transistor having a polarity opposite to that of the first polarity bipolar transistor and a first constant current source, the emitter of the second polarity bipolar transistor being connected to the base of the second polarity bipolar transistor. From an emitter-follower type circuit, which is connected to an output-side terminal and a second constant current source, and collectors of the first and second polarity bipolar transistors are respectively connected to a ground terminal and a predetermined power supply terminal. The sample and hold circuit of claim 1 constructed.
の端子とし、該第１の極性のバイポーラトランジスタの
エミッタを、該第１の極性のバイポーラトランジスタと
反対の極性を有するような第２の極性のバイポーラトラ
ンジスタのベースおよび第１の定電流源に接続し、該第
２の極性のバイポーラトランジスタのエミッタを出力側
の端子および第２の定電流源に接続し、該第１および第
２の極性のバイポーラトランジスタのコレクタを、それ
ぞれ、アース端子および所定の電源端子に接続してなる
エミッタ・ホロア形回路から構成される請求項２記載の
サンプル・ホールド回路。4. The voltage source circuit section uses a base of a bipolar transistor of a first polarity as an input-side terminal, and an emitter of the bipolar transistor of the first polarity is opposite to the bipolar transistor of the first polarity. Connected to the base of the second polarity bipolar transistor having such a polarity and the first constant current source, and the emitter of the second polarity bipolar transistor is connected to the output terminal and the second constant current source. The sample-hold circuit according to claim 2, wherein the collectors of the bipolar transistors of the first and second polarities are connected to a ground terminal and a predetermined power supply terminal, respectively.
記帰還回路部（５）の各々が、 第１の極性のＭＯＳトランジスタのゲートを入力側の端
子とし、該第１の極性のＭＯＳトランジスタのソース
を、該第１の極性のＭＯＳトランジスタと反対の極性を
有するような第２の極性のＭＯＳトランジスタのゲート
および第１の定電流源に接続し、該第２の極性のＭＯＳ
トランジスタのソースを出力側の端子および第２の定電
流源に接続し、該第１および第２の極性のＭＯＳトラン
ジスタのドレインを、それぞれ、アース端子および所定
の電源端子に接続してなるソース・ホロア形回路から構
成される請求項１記載のサンプル・ホールド回路。5. The input buffer circuit section (4) and the feedback circuit section (5) each have a gate of a first polarity MOS transistor as an input-side terminal, and The source is connected to the gate of the second polarity MOS transistor having a polarity opposite to that of the first polarity MOS transistor and the first constant current source, and the second polarity MOS transistor is connected.
A source connected by connecting a source of the transistor to an output side terminal and a second constant current source, and connecting drains of the first and second polarity MOS transistors to a ground terminal and a predetermined power supply terminal, respectively. The sample-and-hold circuit according to claim 1, wherein the sample-and-hold circuit comprises a follower circuit.
子とし、該第１の極性のＭＯＳトランジスタのソース
を、該第１の極性のＭＯＳトランジスタと反対の極性を
有するような第２の極性のＭＯＳトランジスタのゲート
および第１の定電流源に接続し、該第２の極性のＭＯＳ
トランジスタのソースを出力側の端子および第２の定電
流源に接続し、該第１および第２の極性のＭＯＳトラン
ジスタのドレインを、それぞれ、アース端子および所定
の電源端子に接続してなるソース・ホロア形回路から構
成される請求項２記載のサンプル・ホールド回路。6. The voltage source circuit section uses the gate of the first polarity MOS transistor as an input-side terminal, and sets the source of the first polarity MOS transistor opposite to the first polarity MOS transistor. Connected to the gate of the second polarity MOS transistor having the second polarity and the first constant current source, and the second polarity MOS transistor
A source connected by connecting a source of the transistor to an output side terminal and a second constant current source, and connecting drains of the first and second polarity MOS transistors to a ground terminal and a predetermined power supply terminal, respectively. 3. The sample and hold circuit according to claim 2, wherein the sample and hold circuit comprises a follower type circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00123594A JP3701037B2 (en) | 1994-01-11 | 1994-01-11 | Sample and hold circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00123594A JP3701037B2 (en) | 1994-01-11 | 1994-01-11 | Sample and hold circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07211095A true JPH07211095A (en) | 1995-08-11 |
| JP3701037B2 JP3701037B2 (en) | 2005-09-28 |
Family
ID=11495810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00123594A Expired - Lifetime JP3701037B2 (en) | 1994-01-11 | 1994-01-11 | Sample and hold circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3701037B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100412742C (en) * | 2004-06-07 | 2008-08-20 | 富士通株式会社 | Temperature sensor circuit and calibration method thereof |
| JP2009515498A (en) * | 2005-11-03 | 2009-04-09 | インターナショナル レクティファイアー コーポレイション | Improving the signal-to-noise ratio of the dead time scheme with minimized power loss |
| JP2021093725A (en) * | 2019-12-06 | 2021-06-17 | アナログ・ディヴァイシス・インターナショナル・アンリミテッド・カンパニー | Time-efficient offset for multi-stage transducer |
-
1994
- 1994-01-11 JP JP00123594A patent/JP3701037B2/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2009515498A (en) * | 2005-11-03 | 2009-04-09 | インターナショナル レクティファイアー コーポレイション | Improving the signal-to-noise ratio of the dead time scheme with minimized power loss |
| JP2021093725A (en) * | 2019-12-06 | 2021-06-17 | アナログ・ディヴァイシス・インターナショナル・アンリミテッド・カンパニー | Time-efficient offset for multi-stage transducer |
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| Publication number | Publication date |
|---|---|
| JP3701037B2 (en) | 2005-09-28 |
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