JPH07210404A - プロセッサ・システム - Google Patents
プロセッサ・システムInfo
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- JPH07210404A JPH07210404A JP33243894A JP33243894A JPH07210404A JP H07210404 A JPH07210404 A JP H07210404A JP 33243894 A JP33243894 A JP 33243894A JP 33243894 A JP33243894 A JP 33243894A JP H07210404 A JPH07210404 A JP H07210404A
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- Japan
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- task
- mode
- processor system
- tasks
- execution resources
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/455—Emulation; Interpretation; Software simulation, e.g. virtualisation or emulation of application or operating system execution engines
- G06F9/45533—Hypervisors; Virtual machine monitors
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3818—Decoding for concurrent execution
- G06F9/3822—Parallel decoding, e.g. parallel decode units
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3861—Recovery, e.g. branch miss-prediction, exception handling
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/50—Allocation of resources, e.g. of the central processing unit [CPU]
- G06F9/5061—Partitioning or combining of resources
- G06F9/5077—Logical partitioning of resources; Management or configuration of virtualized resources
Abstract
(57)【要約】
【目的】 元のタスクを実行し続けながら割り込みを処
理できるプロセッサ・システムを提供する。 【構成】 複数のタスクを処理するためのプロセッサ・
システム（２）は、１組の実行資源（４）と、前記プロ
セッサ・システムを第１動作モードと第２動作モードと
の間で切り替える制御構成（６，７，３０）とを備えて
いる。第１動作モードでは、前記制御構成（６，７，３
０）は前記１組の実行資源を複数のタスクの１つに割り
当て、第２動作モードでは、前記制御構成（６，７，３
０）は前記実行資源の第１サブセットを、前記第１モー
ドにおいて処理されたのと同じタスクである第１タスク
に割り当てると共に、異なる第２のサブセットを、割り
込みタスクである第２タスクに割り当てることによっ
て、前記プロセッサ・システムは前記第１および第２タ
スクを同時に処理することができる。
理できるプロセッサ・システムを提供する。 【構成】 複数のタスクを処理するためのプロセッサ・
システム（２）は、１組の実行資源（４）と、前記プロ
セッサ・システムを第１動作モードと第２動作モードと
の間で切り替える制御構成（６，７，３０）とを備えて
いる。第１動作モードでは、前記制御構成（６，７，３
０）は前記１組の実行資源を複数のタスクの１つに割り
当て、第２動作モードでは、前記制御構成（６，７，３
０）は前記実行資源の第１サブセットを、前記第１モー
ドにおいて処理されたのと同じタスクである第１タスク
に割り当てると共に、異なる第２のサブセットを、割り
込みタスクである第２タスクに割り当てることによっ
て、前記プロセッサ・システムは前記第１および第２タ
スクを同時に処理することができる。
Description
【０００１】
【産業上の利用分野】本発明は、複数のタスクを処理す
るためのプロセッサ・システムに関し、更に特定すれ
ば、２つのモードで動作可能なプロセッサ・システム、
即ち、第１モードでは１つのタスクを処理し、第２モー
ドでは複数のタスクを処理することができるプロセッサ
・システムに関するものである。
るためのプロセッサ・システムに関し、更に特定すれ
ば、２つのモードで動作可能なプロセッサ・システム、
即ち、第１モードでは１つのタスクを処理し、第２モー
ドでは複数のタスクを処理することができるプロセッサ
・システムに関するものである。
【０００２】
【従来の技術】最近のプロセッサでは、順序不問実行(o
ut-of-order execution)や推論式実行のような並列機
構、および／または浮動小数点、ベクトル・プロセッサ
やグラフィック・ユニットのような高度なパイプライン
実行ユニットを利用することによって、性能を改善する
ことができる。しかしながら、割り込みが生じた時、こ
れらの機構の利点は、以下の理由により、大きく損なわ
れてしまう。
ut-of-order execution)や推論式実行のような並列機
構、および／または浮動小数点、ベクトル・プロセッサ
やグラフィック・ユニットのような高度なパイプライン
実行ユニットを利用することによって、性能を改善する
ことができる。しかしながら、割り込みが生じた時、こ
れらの機構の利点は、以下の理由により、大きく損なわ
れてしまう。
【０００３】ハードウエアが割り込み要求に応答する
と、長いクリーンアップ動作が実行されて、実行ユニッ
トのパイプラインを解放(unroll)する。この動作は、か
なりの時間がかかることに加えて、通常割り込まれたプ
ログラムに対して実行されていた計算を中断しなければ
ならない。これらの計算は、割り込みが行われた後に、
再実行しなければならない。
と、長いクリーンアップ動作が実行されて、実行ユニッ
トのパイプラインを解放(unroll)する。この動作は、か
なりの時間がかかることに加えて、通常割り込まれたプ
ログラムに対して実行されていた計算を中断しなければ
ならない。これらの計算は、割り込みが行われた後に、
再実行しなければならない。
【０００４】ハンドラ(handler)が作業用レジスタ空間
を有するためには、割り込みハンドラ・ルーチンは、な
にか有用なことを開始する前には必ず、プロセッサ状態
のいくつかを保存しておかなければならない。
を有するためには、割り込みハンドラ・ルーチンは、な
にか有用なことを開始する前には必ず、プロセッサ状態
のいくつかを保存しておかなければならない。
【０００５】典型的な割り込みハンドラは、暗示的な高
いデータ依存性を有する。これは、典型的な割り込みは
短いコード列によって表されており、これらコード列を
入出力（Ｉ／Ｏ）装置に供給する必要性に起因する明示
的または暗示的なデータ依存性をしばしば有するという
事実によるものである。
いデータ依存性を有する。これは、典型的な割り込みは
短いコード列によって表されており、これらコード列を
入出力（Ｉ／Ｏ）装置に供給する必要性に起因する明示
的または暗示的なデータ依存性をしばしば有するという
事実によるものである。
【０００６】更に、割り込みハンドラ内の処理は本質的
に数値によるものではないので、全ての特殊目的ハード
ウエア（浮動小数点ユニットのような）が十分に利用さ
れないでいる。
に数値によるものではないので、全ての特殊目的ハード
ウエア（浮動小数点ユニットのような）が十分に利用さ
れないでいる。
【０００７】割り込み処理のために専用の特殊プロセッ
サを利用する別の方法がある。典型的に、このような専
用プロセッサはそれ自体のメモリおよびインターフェー
スを有するので、この代替方法のコストは非常に高くな
る。低価格の集積型微少コントローラを用いれば、コス
トを低減することができよう。しかしながら、このよう
な専用プロセッサは、更に、割り込み処理に別個のプロ
グラミング環境を導入するため、その所有(ownershi
p)、訓練(training)および保守コストがかかるという別
の欠点も有している。加えて、専用割り込みプロセッサ
と主ＣＰＵとの間で共同動作が必要になると、これらは
メモリを介して交信するため、ある程度の潜在性(laten
cy)と性能の低下がある。
サを利用する別の方法がある。典型的に、このような専
用プロセッサはそれ自体のメモリおよびインターフェー
スを有するので、この代替方法のコストは非常に高くな
る。低価格の集積型微少コントローラを用いれば、コス
トを低減することができよう。しかしながら、このよう
な専用プロセッサは、更に、割り込み処理に別個のプロ
グラミング環境を導入するため、その所有(ownershi
p)、訓練(training)および保守コストがかかるという別
の欠点も有している。加えて、専用割り込みプロセッサ
と主ＣＰＵとの間で共同動作が必要になると、これらは
メモリを介して交信するため、ある程度の潜在性(laten
cy)と性能の低下がある。
【０００８】
【発明が解決しようとする課題】したがって、上述のよ
うな問題や欠点がなく、元のタスクを実行し続けなが
ら、割り込みを処理できる、マルチ−タスクプロセッサ
を開発することができれば、望ましいことであろう。
うな問題や欠点がなく、元のタスクを実行し続けなが
ら、割り込みを処理できる、マルチ−タスクプロセッサ
を開発することができれば、望ましいことであろう。
【０００９】
【課題を解決するための手段】本発明によれば、複数の
タスクを処理するためのプロセッサ・システムが提供さ
れ、このプロセッサ・システムは、１組の実行資源と、
第１動作モードと第２動作モードとの間で前記プロセッ
サ・システムを切り替える制御手段とから成るものであ
る。前記第１動作モードでは、前記制御手段は前記１組
の実行資源を複数のタスクの内１つに割り当て、前記第
２動作モードでは、前記制御手段は前記実行資源の第１
サブセットを第１タスクに割り当て、第２の異なるサブ
セットを第２タスクに割り当てることにより、前記プロ
セッサ・システムは同時に前記第１および第２タスクを
処理することができる。
タスクを処理するためのプロセッサ・システムが提供さ
れ、このプロセッサ・システムは、１組の実行資源と、
第１動作モードと第２動作モードとの間で前記プロセッ
サ・システムを切り替える制御手段とから成るものであ
る。前記第１動作モードでは、前記制御手段は前記１組
の実行資源を複数のタスクの内１つに割り当て、前記第
２動作モードでは、前記制御手段は前記実行資源の第１
サブセットを第１タスクに割り当て、第２の異なるサブ
セットを第２タスクに割り当てることにより、前記プロ
セッサ・システムは同時に前記第１および第２タスクを
処理することができる。
【００１０】好適な構成では、前記第２動作モードにお
いては、第１タスクは割り込みルーチンであり、第２タ
スクは前記第１モードで既に処理されていたのと同じタ
スクの継続である。したがって、本発明はリアル・タイ
ム割り込みの処理を改善した、プロセッサ・システムを
提供するものである。
いては、第１タスクは割り込みルーチンであり、第２タ
スクは前記第１モードで既に処理されていたのと同じタ
スクの継続である。したがって、本発明はリアル・タイ
ム割り込みの処理を改善した、プロセッサ・システムを
提供するものである。
【００１１】
【作用】本発明によるプロセッサ・システムの、前記第
１モードから前記第２モードへの切り替えは、ハードウ
エア実行資源の小部分を確保して独立したスライス・プ
ロセッサ(sliced processor)を仮想的に作成し、残りの
ハードウエア実行資源を利用する元の主プロセッサに加
えるように、前記プロセッサシステムを分割使用(slic
e)するのと同等である。したがって、この第２モードで
は、好適実施例によるスライス・プロセッサは、割り込
みを処理することができ、一方元のプロセッサは主ルー
チンの実行を継続する。一旦割り込みが処理されれば、
スライス・プロセッサは再び元のプロセッサと併合さ
れ、時間的な損失は全くない。実行資源の一部のみがス
ライス・プロセッサに割り当てられるに過ぎないので、
元のプロセッサの性能の低下は無視し得る程度である。
元のプロセッサが実行を継続するので、浮動小数点ユニ
ットのような大きな計算資源が十分利用されないで放置
されることはない。スライス・プロセッサは、典型的
に、プロセッサ・システムの最少数で簡単な実行資源し
か用いないので、最少の環境切り替え時間(contexswitc
hing time)があればよい。
１モードから前記第２モードへの切り替えは、ハードウ
エア実行資源の小部分を確保して独立したスライス・プ
ロセッサ(sliced processor)を仮想的に作成し、残りの
ハードウエア実行資源を利用する元の主プロセッサに加
えるように、前記プロセッサシステムを分割使用(slic
e)するのと同等である。したがって、この第２モードで
は、好適実施例によるスライス・プロセッサは、割り込
みを処理することができ、一方元のプロセッサは主ルー
チンの実行を継続する。一旦割り込みが処理されれば、
スライス・プロセッサは再び元のプロセッサと併合さ
れ、時間的な損失は全くない。実行資源の一部のみがス
ライス・プロセッサに割り当てられるに過ぎないので、
元のプロセッサの性能の低下は無視し得る程度である。
元のプロセッサが実行を継続するので、浮動小数点ユニ
ットのような大きな計算資源が十分利用されないで放置
されることはない。スライス・プロセッサは、典型的
に、プロセッサ・システムの最少数で簡単な実行資源し
か用いないので、最少の環境切り替え時間(contexswitc
hing time)があればよい。
【００１２】
【実施例】以下、本発明の好適実施例によるプロセッサ
・システムの一例を、添付図面を参照して説明する。
・システムの一例を、添付図面を参照して説明する。
【００１３】まず図１を参照すると、本発明の好適実施
例によるプロセッサ・システム２は、少なくとも２本の
制御バス８，１０を介してシーケンサ６、および１組の
データ・バス１２に結合された、複数の実行資源４を備
えている。好適実施例は、二重命令発行システムであ
る。即ち、クロック・サイクル毎に２つの命令を発行す
るので、シーケンサから実行資源に命令を結合するため
に、２本の制御バス８，１０があるのである。
例によるプロセッサ・システム２は、少なくとも２本の
制御バス８，１０を介してシーケンサ６、および１組の
データ・バス１２に結合された、複数の実行資源４を備
えている。好適実施例は、二重命令発行システムであ
る。即ち、クロック・サイクル毎に２つの命令を発行す
るので、シーケンサから実行資源に命令を結合するため
に、２本の制御バス８，１０があるのである。
【００１４】割り込み信号受信時の主ルーチンと割り込
みルーチンとの間の切り替えを参照して、好適実施例に
ついて説明する。しかしながら、本発明がそのような特
定の構成に限定されることを意図するものではない。本
発明は、一般的に、１つのタスクがシステムによって処
理される第１モードと、第１および第２タスクが同時に
システムによって処理することができる第２モードとの
間の切り替えに関するものである。
みルーチンとの間の切り替えを参照して、好適実施例に
ついて説明する。しかしながら、本発明がそのような特
定の構成に限定されることを意図するものではない。本
発明は、一般的に、１つのタスクがシステムによって処
理される第１モードと、第１および第２タスクが同時に
システムによって処理することができる第２モードとの
間の切り替えに関するものである。
【００１５】シーケンサ６は、キャッシュ・メモリ１８
からの割り込み信号および１つまたは複数の処理すべき
タスクの命令を、２つのプリフェッチ・バッファ２０，
２２を介して受け取る。キャッシュ１８は、バス・イン
ターフェース・ユニットＢＩＵを介して、システム・バ
ス２４と交信を行う。メモリ管理ユニットＭＭＵは、キ
ャッシュ１８からのデータおよび命令のアクセスを制御
する。好適実施例では、キャッシュ１８は、データおよ
び命令用に一体化されたキャッシュである。
からの割り込み信号および１つまたは複数の処理すべき
タスクの命令を、２つのプリフェッチ・バッファ２０，
２２を介して受け取る。キャッシュ１８は、バス・イン
ターフェース・ユニットＢＩＵを介して、システム・バ
ス２４と交信を行う。メモリ管理ユニットＭＭＵは、キ
ャッシュ１８からのデータおよび命令のアクセスを制御
する。好適実施例では、キャッシュ１８は、データおよ
び命令用に一体化されたキャッシュである。
【００１６】図１に示すように、複数の実行資源４は、
整数ユニットＩＮＴ、ビット領域ユニットＢＦ、浮動小
数点レジスタ・ファイル（ＦＰ ＲＥＧファイル）、浮
動小数点／整数乗算器（ＦＰ／Ｉ ＭＵＬ）、汎用レジ
スタ・ファイル（ＧＥＮ ＲＥＧファイル）、スライス
・レジスタ・ファイル１４、整数除算器（ＩＤＩＶ）、
およびロード／記憶ユニット１６を含むことができる。
整数ユニットＩＮＴ、ビット領域ユニットＢＦ、浮動小
数点レジスタ・ファイル（ＦＰ ＲＥＧファイル）、浮
動小数点／整数乗算器（ＦＰ／Ｉ ＭＵＬ）、汎用レジ
スタ・ファイル（ＧＥＮ ＲＥＧファイル）、スライス
・レジスタ・ファイル１４、整数除算器（ＩＤＩＶ）、
およびロード／記憶ユニット１６を含むことができる。
【００１７】第１通常動作モードでは、プロセッサ・シ
ステム２は次のように１つのタスクを処理する。タスク
のための命令は、各サイクル毎に４命令までが、キャッ
シュ１８から取り込まれ、シーケンサ６に送られる前
に、プリフェッチ・キャッシュ２０，２２に保持され
る。シーケンサ６は、クロック毎に２命令までを、バス
８，１０を介して実行資源４に発行し、適切なユニット
をアクティブにして命令を実行させるようにする。各命
令が汎用レジスタ・ファイル（ＧＥＮ ＲＥＧファイ
ル）および／または浮動小数点レジスタ・ファイル（Ｆ
Ｐ ＲＥＧファイル）に記憶された後のシステムの状態
は、発行された命令によって異なる。このように、第１
モードでは、主ＣＰＵが全ての実行資源に対するアクセ
スを有する。
ステム２は次のように１つのタスクを処理する。タスク
のための命令は、各サイクル毎に４命令までが、キャッ
シュ１８から取り込まれ、シーケンサ６に送られる前
に、プリフェッチ・キャッシュ２０，２２に保持され
る。シーケンサ６は、クロック毎に２命令までを、バス
８，１０を介して実行資源４に発行し、適切なユニット
をアクティブにして命令を実行させるようにする。各命
令が汎用レジスタ・ファイル（ＧＥＮ ＲＥＧファイ
ル）および／または浮動小数点レジスタ・ファイル（Ｆ
Ｐ ＲＥＧファイル）に記憶された後のシステムの状態
は、発行された命令によって異なる。このように、第１
モードでは、主ＣＰＵが全ての実行資源に対するアクセ
スを有する。
【００１８】第２「スライス」モードでは、主部分が主
ルーチンの連続的実行(continuousexecution)のような
第１タスクに割り当てられ、実行資源の小部分が割り込
み処理のような第２タスクに割り当てられるように、実
行資源が分割使用される。したがって、主ＣＰＵは主部
分に割り当てられ、スライス・プロセッサは割り込み部
分に割り当てられる。プロセッサ・システム２は、割り
込み信号のような切り替え信号の受信に応答して、第１
モードから第２モードに切り替えられる。
ルーチンの連続的実行(continuousexecution)のような
第１タスクに割り当てられ、実行資源の小部分が割り込
み処理のような第２タスクに割り当てられるように、実
行資源が分割使用される。したがって、主ＣＰＵは主部
分に割り当てられ、スライス・プロセッサは割り込み部
分に割り当てられる。プロセッサ・システム２は、割り
込み信号のような切り替え信号の受信に応答して、第１
モードから第２モードに切り替えられる。
【００１９】図２は、主ルーチンに割り当てられた主部
分を示す。図３は、割り込みルーチンに割り当てられた
部分を示す。図１におけるものに類似する構成物は、同
一参照番号で示すことにする。
分を示す。図３は、割り込みルーチンに割り当てられた
部分を示す。図１におけるものに類似する構成物は、同
一参照番号で示すことにする。
【００２０】図２から分かるように、主ＣＰＵは、浮動
小数点および整数乗算器、除算器、およびロード／記憶
ユニットの複雑な部分１６ａのような、潜在性が低いユ
ニット)およびパイプライン状ユニットを全て保持す
る。また、図３から分かるように、スライス・プロセッ
サは、ロード／記憶ユニットの単純な部分１６ｂ、整数
ユニットＩＮＩＴおよびＢＦ、ならびにスライス・レジ
スタ１４を含む。したがって、スライス・プロセッサ
は、単一サイクル命令や単純なロード記憶等、パイプラ
インまたは並列実行を伴わないもののみを実行すること
ができる。スライス部分を単純な構造にすることによっ
て、通常シーケンサ６の一部として行われる再順序付け
機能を維持する必要性がなくなる。これはまた、再順序
付け機能からデータを復元する必要なく、分割処理を直
ちに行えることも意味する。
小数点および整数乗算器、除算器、およびロード／記憶
ユニットの複雑な部分１６ａのような、潜在性が低いユ
ニット)およびパイプライン状ユニットを全て保持す
る。また、図３から分かるように、スライス・プロセッ
サは、ロード／記憶ユニットの単純な部分１６ｂ、整数
ユニットＩＮＩＴおよびＢＦ、ならびにスライス・レジ
スタ１４を含む。したがって、スライス・プロセッサ
は、単一サイクル命令や単純なロード記憶等、パイプラ
インまたは並列実行を伴わないもののみを実行すること
ができる。スライス部分を単純な構造にすることによっ
て、通常シーケンサ６の一部として行われる再順序付け
機能を維持する必要性がなくなる。これはまた、再順序
付け機能からデータを復元する必要なく、分割処理を直
ちに行えることも意味する。
【００２１】ロード／記憶ユニット１６は、主ルーチン
用の複雑な部分１６ａと、割り込みルーチン用の単純な
部分１６ｂに分割される。第１通常動作モードでは、単
純な部分１６ｂはインアクティブとなっている。
用の複雑な部分１６ａと、割り込みルーチン用の単純な
部分１６ｂに分割される。第１通常動作モードでは、単
純な部分１６ｂはインアクティブとなっている。
【００２２】プロセッサ・システム２は、第１レベルの
割り込みが生じた時、第２モードに切り替える。第２モ
ードでは、シーケンサ６がタスク・フローを分割し、各
フローからクロック毎に１つまでの命令を取り込み始め
る。主タスク・フローの命令は、前もって取り込まれて
プリフェッチ・バッファ２０に保持され、一方割り込み
タスク・フロー用の命令も前もって取り込まれてプリフ
ェッチ・バッファ２２に保持される。好適実施例では、
第２スライス動作モードにおいては、各取り込みの間に
主タスク命令および割り込み命令を含む４つの命令がキ
ャッシュ１８から取り込まれ、それぞれのプリフェッチ
・バッファ２０，２２に保持される。
割り込みが生じた時、第２モードに切り替える。第２モ
ードでは、シーケンサ６がタスク・フローを分割し、各
フローからクロック毎に１つまでの命令を取り込み始め
る。主タスク・フローの命令は、前もって取り込まれて
プリフェッチ・バッファ２０に保持され、一方割り込み
タスク・フロー用の命令も前もって取り込まれてプリフ
ェッチ・バッファ２２に保持される。好適実施例では、
第２スライス動作モードにおいては、各取り込みの間に
主タスク命令および割り込み命令を含む４つの命令がキ
ャッシュ１８から取り込まれ、それぞれのプリフェッチ
・バッファ２０，２２に保持される。
【００２３】シーケンサ６は、クロック・サイクル毎に
１つまでの命令を、制御バス１０を介して実行資源の主
部分（図２）に発行すると共に、クロック・サイクル毎
に１つまでの命令を、制御バス８を介して実行資源のス
ライス部分（図３）に発行する。割り込みタスク・フロ
ーに対して、使用不可能な実行資源の使用を必要とする
命令をシーケンサが受け取った場合、シーケンサは例外
(exception)を発生する。２つのタスクの命令取り込み
間の競合は、２つのメモリ・バッファ、即ち各タスク毎
に１つのメモリ・バッファを有することによって回避し
ている。
１つまでの命令を、制御バス１０を介して実行資源の主
部分（図２）に発行すると共に、クロック・サイクル毎
に１つまでの命令を、制御バス８を介して実行資源のス
ライス部分（図３）に発行する。割り込みタスク・フロ
ーに対して、使用不可能な実行資源の使用を必要とする
命令をシーケンサが受け取った場合、シーケンサは例外
(exception)を発生する。２つのタスクの命令取り込み
間の競合は、２つのメモリ・バッファ、即ち各タスク毎
に１つのメモリ・バッファを有することによって回避し
ている。
【００２４】割り込みタスクが終了した時、割り込みル
ーチンは、「割り込みからのリターン」命令を実行す
る。この命令に応答して、システム２は第１通常動作モ
ードに戻り、二重発行(dual issue)システムとして動作
する。スライス・レジスタ・ファイル１４の内容は有効
であり続けるので、次回に割り込み信号が発生された時
も用いることができる。
ーチンは、「割り込みからのリターン」命令を実行す
る。この命令に応答して、システム２は第１通常動作モ
ードに戻り、二重発行(dual issue)システムとして動作
する。スライス・レジスタ・ファイル１４の内容は有効
であり続けるので、次回に割り込み信号が発生された時
も用いることができる。
【００２５】これまでの説明は、第１レベルの割り込み
についてのもので、ネスト状割り込みとは異なり、状態
の保存／復元を全く必要としなかった。
についてのもので、ネスト状割り込みとは異なり、状態
の保存／復元を全く必要としなかった。
【００２６】以上のことから、本発明の実施には、シー
ケンサ６内の命令ポインタ（図示せず）、機械状態／制
御レジスタ、およびスライス・レジスタ・ファイル１４
のようないくつかの作業用レジスタを含む、内部レジス
タを２通り必要とすることが認められよう。 ＡＬＵ、
チップ上のメモリ、バス・インターフェース・ユニット
などのような実行資源は、主部分と割り込み部分との間
で共有することができる。用途によっては、いくつかの
単純な実行資源を割り込みタスクのみに専用に用いるこ
とが望ましい場合がある。
ケンサ６内の命令ポインタ（図示せず）、機械状態／制
御レジスタ、およびスライス・レジスタ・ファイル１４
のようないくつかの作業用レジスタを含む、内部レジス
タを２通り必要とすることが認められよう。 ＡＬＵ、
チップ上のメモリ、バス・インターフェース・ユニット
などのような実行資源は、主部分と割り込み部分との間
で共有することができる。用途によっては、いくつかの
単純な実行資源を割り込みタスクのみに専用に用いるこ
とが望ましい場合がある。
【００２７】本発明を実施するのに必要とされるシーケ
ンサ６内の制御ロジック７は、ほんの少量である。
ンサ６内の制御ロジック７は、ほんの少量である。
【００２８】好適実施例では、制御ロジック７は、スラ
イス部分に割り当てられたユニットに対する、割り込み
タスク・フローからの命令をシーケンサ６にデコードさ
せる一方、スライス部分に割り当てられたユニットおよ
びデータ・バスについて、ユニット・ビジー(busy)信号
を主部分に提示する。
イス部分に割り当てられたユニットに対する、割り込み
タスク・フローからの命令をシーケンサ６にデコードさ
せる一方、スライス部分に割り当てられたユニットおよ
びデータ・バスについて、ユニット・ビジー(busy)信号
を主部分に提示する。
【００２９】図４は、シーケンサ６内の制御ロジック７
の一部３０を示す。この部分３０は、キャッシュ１８か
ら取り込まれた命令をデコードするための、第１命令デ
コーダ３２および第２命令デコーダ３４を備えている。
デコーダ３２，３４の各々は、制御バス８，１０の対応
するものに結合され、ユニットからのユニット・ビジー
信号を受け取るとともに、ユニット・イネーブル信号を
そこに送信する。もう１つのロジック３６が第２デコー
ダ３４に結合されている。ロジック３６も、アクティブ
の時にシステムが第２スライス・モードに切り替えたこ
とを示すスライス信号を受け取ると共に、ユニット・ビ
ジー信号およびダミー・ビジー信号を受け取る。
の一部３０を示す。この部分３０は、キャッシュ１８か
ら取り込まれた命令をデコードするための、第１命令デ
コーダ３２および第２命令デコーダ３４を備えている。
デコーダ３２，３４の各々は、制御バス８，１０の対応
するものに結合され、ユニットからのユニット・ビジー
信号を受け取るとともに、ユニット・イネーブル信号を
そこに送信する。もう１つのロジック３６が第２デコー
ダ３４に結合されている。ロジック３６も、アクティブ
の時にシステムが第２スライス・モードに切り替えたこ
とを示すスライス信号を受け取ると共に、ユニット・ビ
ジー信号およびダミー・ビジー信号を受け取る。
【００３０】第１通常動作モードでは、スライス信号は
インアクティブであり、第１および第２デコーダ３２，
３４は、クロック・サイクル毎に２つの命令を制御バス
８，１０に対して発行する。
インアクティブであり、第１および第２デコーダ３２，
３４は、クロック・サイクル毎に２つの命令を制御バス
８，１０に対して発行する。
【００３１】システム２が第２スライス動作モードに切
り替える時、スライス信号がアクティブとなり、これに
よってダミー・ビジー信号が第２デコーダ３４に結合さ
れる。これらのダミー・ビジー信号は、スライス部分に
割り当てられたユニットおよびバスが使用中であること
を示す。第１デコーダ３２は、割り込みタスク・フロー
の命令をデコードし、第２デコーダ３４は主タスク・フ
ローの命令をデコードする。
り替える時、スライス信号がアクティブとなり、これに
よってダミー・ビジー信号が第２デコーダ３４に結合さ
れる。これらのダミー・ビジー信号は、スライス部分に
割り当てられたユニットおよびバスが使用中であること
を示す。第１デコーダ３２は、割り込みタスク・フロー
の命令をデコードし、第２デコーダ３４は主タスク・フ
ローの命令をデコードする。
【００３２】割り込みタスクの命令セットは、主ＣＰＵ
の命令セットの適正なサブセットである。これは、単一
ソフトウエア環境が存在することを保証するものであ
る。更に別の利点は、用途特定機構を容易に追加して、
スライス・プロセッサにＲＯＭ形式の機能または専用制
御レジスタを設けたり、選択した状態を主ＣＰＵと共有
するような、具体的な機能強化が図れることである。
の命令セットの適正なサブセットである。これは、単一
ソフトウエア環境が存在することを保証するものであ
る。更に別の利点は、用途特定機構を容易に追加して、
スライス・プロセッサにＲＯＭ形式の機能または専用制
御レジスタを設けたり、選択した状態を主ＣＰＵと共有
するような、具体的な機能強化が図れることである。
【００３３】スライス・プロセッサが前面で割り込みタ
スクを処理している間、他の資源は冗長なのではなく、
背景タスクの処理を継続する(continue)ために利用され
ることは認められよう。これによって最適なスループッ
トが確保されると共に、割り込みの間主ＣＰＵが十分利
用されることが保証される。
スクを処理している間、他の資源は冗長なのではなく、
背景タスクの処理を継続する(continue)ために利用され
ることは認められよう。これによって最適なスループッ
トが確保されると共に、割り込みの間主ＣＰＵが十分利
用されることが保証される。
【００３４】スライス・プロセッサを実施するために追
加が必要なハードウエアは非常に少ないので、この実施
のためのコストも非常に低く、そのために多くの利点が
得られる。スライス・プロセッサの実施コストが高くな
く、更にスライス・プロセッサの命令セットに互換性が
あることにより、分裂した市場(fragmented market)の
ようなコストに敏感なリアル・タイム用途において、格
別の利点を得ることができる。このような市場の各々に
ついて、市販品(off-the-shelf)で解決を得るのは不経
済であり、スライス・プロセッサの命令セットが主ＣＰ
Ｕの命令セットと互換性があるので、アプリケーション
開発をユーザに負担させることが可能となる。このよう
に、本発明によるプロセッサ・システムは、柔軟性があ
りしかも低コストの汎用生産物を提供するものである。
加が必要なハードウエアは非常に少ないので、この実施
のためのコストも非常に低く、そのために多くの利点が
得られる。スライス・プロセッサの実施コストが高くな
く、更にスライス・プロセッサの命令セットに互換性が
あることにより、分裂した市場(fragmented market)の
ようなコストに敏感なリアル・タイム用途において、格
別の利点を得ることができる。このような市場の各々に
ついて、市販品(off-the-shelf)で解決を得るのは不経
済であり、スライス・プロセッサの命令セットが主ＣＰ
Ｕの命令セットと互換性があるので、アプリケーション
開発をユーザに負担させることが可能となる。このよう
に、本発明によるプロセッサ・システムは、柔軟性があ
りしかも低コストの汎用生産物を提供するものである。
【００３５】例えば、プロセッサに汎用シリアル・イン
ターフェース・ユニットを搭載する場合、あるユーザは
プロセッサ対ホストの単純なインターフェースを形成す
るようにスライス・プロセッサをプログラムすることが
でき、一方他のユーザは、イサーネットＬＡＮプロトコ
ルの全下層を実施するようにスライス・プロセッサをプ
ログラムすることもできる（上層は主ＣＰＵ上の背景で
実行することができる）。第１ユーザの用途が単純であ
るために、第２ユーザの複雑な用途の負担を受けること
はない。
ターフェース・ユニットを搭載する場合、あるユーザは
プロセッサ対ホストの単純なインターフェースを形成す
るようにスライス・プロセッサをプログラムすることが
でき、一方他のユーザは、イサーネットＬＡＮプロトコ
ルの全下層を実施するようにスライス・プロセッサをプ
ログラムすることもできる（上層は主ＣＰＵ上の背景で
実行することができる）。第１ユーザの用途が単純であ
るために、第２ユーザの複雑な用途の負担を受けること
はない。
【００３６】以上、本発明によるプロセッサ・システム
について、当該システムが割り込み信号を受けた時に、
第１モードと第２モードとの間で切り替える場合につい
て説明したが、このプロセッサ・システムは、いかなる
環境切り替え信号を受けたことにも応答して、第１モー
ドおよび第２モード間で切り替えるように構成すること
も可能である。
について、当該システムが割り込み信号を受けた時に、
第１モードと第２モードとの間で切り替える場合につい
て説明したが、このプロセッサ・システムは、いかなる
環境切り替え信号を受けたことにも応答して、第１モー
ドおよび第２モード間で切り替えるように構成すること
も可能である。
【００３７】ここで記載した実行資源の割り当ては、単
に例として示しただけである。異なるタスク間には異な
るユニットを割り当てればよいことは認められよう。
に例として示しただけである。異なるタスク間には異な
るユニットを割り当てればよいことは認められよう。
【００３８】また、第２モードにおいて２つのタスクを
同時に処理するプロセッサ・システムを参照しながら本
発明を説明したが、本発明をこれに限定することは意図
していない。本プロセッサ・システムは、同時にいくつ
のタスクでも維持するような構成が可能である。しかし
ながら、実際には、サイズや複雑さの増加が、一度に処
理可能なタスクの数が制限することになろう。
同時に処理するプロセッサ・システムを参照しながら本
発明を説明したが、本発明をこれに限定することは意図
していない。本プロセッサ・システムは、同時にいくつ
のタスクでも維持するような構成が可能である。しかし
ながら、実際には、サイズや複雑さの増加が、一度に処
理可能なタスクの数が制限することになろう。
【図１】本発明によるプロセッサ・システムのブロック
概略図。
概略図。
【図２】主ルーチンに使用可能な実行資源を示す、第２
「スライス」モードにおける、図１のプロセッサ・シス
テムのブロック概略図。
「スライス」モードにおける、図１のプロセッサ・シス
テムのブロック概略図。
【図３】第２タスクに使用可能な実行資源を示す、第２
「スライス」モードにおける、図１のプロセッサ・シス
テムのブロック概略図。
「スライス」モードにおける、図１のプロセッサ・シス
テムのブロック概略図。
【図４】図１のプロセッサ・システムの制御ロジックの
一部を示すブロック概略図。
一部を示すブロック概略図。
２ プロセッサ・システム ４ 実行資源 ６ シーケンサ ８，１０ 制御バスを介して １２ データ・バス １４ スライス・レジスタ・ファイル １６ ロード／記憶ユニット １８ キャッシュ・メモリ ２０，２２ プリフェッチ・バッファ ２４ システム・バス ＢＩＵ バス・インターフェース・ユニット ＭＭＵ メモリ管理
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヨーブ・タルガム イスラエル国テル・アビブ62997、リーシ ン・ストリート29
Claims (8)
- 【請求項１】複数のタスクを処理するためのプロセッサ
・システムであって、 １組の実行資源と、前記プロセッサ・システムを第１動
作モードと第２動作モードとの間で切り替える制御手段
とを備え、前記第１動作モードにおいて、前記制御手段
は前記１組の実行資源を前記複数のタスクの１つに割り
当て、前記第２動作モードにおいて、前記制御手段は、
前記実行資源の第１サブセットを第１タスクに第２の異
なるサブセットを第２タスクに割り当てることによっ
て、前記プロセッサ・システムは同時に前記第１および
第２タスクを処理するようにしたことを特徴とするプロ
セッサ・システム。 - 【請求項２】請求項１において、前記１組の実行資源
は、各々少なくとも１つの実行ユニットを有する複数の
チャンネルを備えており、前記第１モードにおいて、前
記複数のチャンネルは前記タスクの１つに割り当てら
れ、前記第２モードにおいて、少なくとも１つのチャン
ネルが前記第１タスクに割り当てられ、少なくとも１つ
の異なるチャンネルが前記第２タスクに割り当てられる
ことを特徴とするプロセッサ・システム。 - 【請求項３】請求項１または２において、前記１組の実
行資源は、更に、前記第１および第２モードにおける複
数のタスク用の汎用レジスタと、前記第２モードでのみ
１つのタスクが用いるためのスライス・レジスタとを備
えていることを特徴とするプロセッサ・システム。 - 【請求項４】請求項１，２または３のいずれか１項にお
いて、前記制御手段は：モード切り替え信号を受信し、
前記第１モードにおいて処理すべきタスクの命令を受け
取り、受け取った命令に応じて前記１組の実行資源を活
性化し、前記第２モードにおいて前記第１タスク用の第
１命令セットと前記第２タスク用の第２命令セットとを
受け取り、前記受け取った第１命令セットに応じて前記
実行資源の第１サブセットを活性化し、前記受け取った
第２命令セットに応じて前記実行資源の第２サブセット
を活性化する、制御ロジックを含むことを特徴とするプ
ロセッサ・システム。 - 【請求項５】請求項４において、更に：前記複数のタス
クのための命令を記憶するメモリ手段；および前記メモ
リ手段と前記制御ロジックとに結合され、前記タスクが
処理される時に、関連するタスクの命令を一時的に保持
するように各々構成されている複数のメモリ・バッフ
ァ；を備え、前記複数のメモリ・バッファは、前記第２
動作モードにおいて少なくとも１つのメモリ・バッファ
が前記第１タスクに割り当てられ、少なくとも１つの異
なるメモリ・バッファが前記第２タスクに割り当てられ
るように構成されることを特徴とするプロセッサ・シス
テム。 - 【請求項６】請求項４または５において、前記モード切
り替え信号は割り込み信号であり、前記第２タスクは割
り込みルーチンであることを特徴とするプロセッサ・シ
ステム。 - 【請求項７】請求項１ないし６のいずれか１項におい
て、前記第２処理モードで処理される第１タスクは、前
記第１処理モードにおいて処理されるタスクの継続であ
ることを特徴とするプロセッサ・システム。 - 【請求項８】複数のタスクを処理するためのプロセッサ
・システムであって：各々少なくとも１つの実行ユニッ
トを有する複数のチャンネル；およびモード切り替え信
号に応答して、前記プロセッサ・システムを、第１動作
モードと第２動作モードとの間で切り替える制御手段；
から成り、前記第１動作モードにおいて、前記制御手段
は複数のチャンネルを前記複数のタスクの１つに割り当
て、前記第２動作モードにおいて、前記制御手段は少な
くとも１つのチャンネルを前記第１タスクに、少なくと
も１つの他のチャンネルを前記第２タスクに割り当てる
ことによって、前記プロセッサ・システムが前記第１お
よび第２タスクを同時に処理するようにしたことを特徴
とする前記プロセッサ・システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9326311.9 | 1993-12-23 | ||
| GB9326311A GB2286067A (en) | 1993-12-23 | 1993-12-23 | A processor system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07210404A true JPH07210404A (ja) | 1995-08-11 |
Family
ID=10747106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33243894A Pending JPH07210404A (ja) | 1993-12-23 | 1994-12-14 | プロセッサ・システム |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH07210404A (ja) |
| GB (1) | GB2286067A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010050502A1 (ja) * | 2008-10-30 | 2010-05-06 | 株式会社エヌ・ティ・ティ・ドコモ | 移動機及びアプリケーションの切替方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3978452A (en) * | 1974-02-28 | 1976-08-31 | Burroughs Corporation | System and method for concurrent and pipeline processing employing a data driven network |
| JPS5443644A (en) * | 1977-09-13 | 1979-04-06 | Fujitsu Ltd | Processing system for deadlock automatic release at exclusive control time |
| US4484270A (en) * | 1982-07-07 | 1984-11-20 | Sperry Corporation | Centralized hardware control of multisystem access to shared and non-shared subsystems |
| US4731750A (en) * | 1984-01-04 | 1988-03-15 | International Business Machines Corporation | Workstation resource sharing |
| US4750116A (en) * | 1985-10-11 | 1988-06-07 | International Business Machines Corporation | Hardware resource management |
| CA1293819C (en) * | 1986-08-29 | 1991-12-31 | Thinking Machines Corporation | Very large scale computer |
-
1993
- 1993-12-23 GB GB9326311A patent/GB2286067A/en not_active Withdrawn
-
1994
- 1994-12-14 JP JP33243894A patent/JPH07210404A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010050502A1 (ja) * | 2008-10-30 | 2010-05-06 | 株式会社エヌ・ティ・ティ・ドコモ | 移動機及びアプリケーションの切替方法 |
| JP2010108295A (ja) * | 2008-10-30 | 2010-05-13 | Ntt Docomo Inc | 移動機及びアプリケーションの切替方法 |
| US8789064B2 (en) | 2008-10-30 | 2014-07-22 | Ntt Docomo, Inc. | Mobile device and application switching method |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2286067A (en) | 1995-08-02 |
| GB9326311D0 (en) | 1994-02-23 |
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Legal Events
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|
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Effective date: 20040929 Free format text: JAPANESE INTERMEDIATE CODE: A602 |
|
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