JPH07192474A - Semiconductor sense amplifier circuit - Google Patents
Semiconductor sense amplifier circuitInfo
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- JPH07192474A JPH07192474A JP33374993A JP33374993A JPH07192474A JP H07192474 A JPH07192474 A JP H07192474A JP 33374993 A JP33374993 A JP 33374993A JP 33374993 A JP33374993 A JP 33374993A JP H07192474 A JPH07192474 A JP H07192474A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体センスアンプ回
路に関し、詳しくは、半導体記憶装置などに用いられる
微小なデータ信号を増幅して読み出しに用いられる差動
電流検出型の半導体センスアンプ回路に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor sense amplifier circuit, and more particularly to a differential current detection type semiconductor sense amplifier circuit used for reading by amplifying a minute data signal used in a semiconductor memory device or the like. It is a thing.
【０００２】[0002]
【従来の技術】図３（ａ）は、従来の半導体センスアン
プ回路の一例を示す回路図である。同図に於いて、２１
と２２はＮチャネルＭＯＳ電界効果型トランジスタ（以
下、Ｎ−ＭＯＳＦＥＴと略記する）であり、２３，２４
はＮＯＲゲートからなる反転増幅回路である。ゲートを
共通とするＮ−ＭＯＳＦＥＴ２１，２２のドレインは基
準電圧源からなる電圧源ＶCCに接続され、Ｎ−ＭＯＳＦ
ＥＴ２１，２２のソースは、それぞれメモリセルと定電
流源回路からなるリフアレンス回路２５に接続される。
反転増幅回路２３と２４の第１の入力端子がＮ−ＭＯＳ
ＦＥＴ２１と２２のソースにそれぞれ接続され、反転増
幅回路２３，２４の第２の入力端子が共通接続され、反
転増幅回路２３の出力端子がＮ−ＭＯＳＦＥＴ２１，２
２のゲートに接続され、差動電流検出型の半導体センス
アンプ回路が構成され、出力が反転増幅回路２４の出力
端子から得られる。2. Description of the Related Art FIG. 3A is a circuit diagram showing an example of a conventional semiconductor sense amplifier circuit. In the figure, 21
And 22 are N-channel MOS field effect transistors (hereinafter abbreviated as N-MOSFET), and 23 and 24
Is an inverting amplifier circuit composed of a NOR gate. The drains of the N-MOSFETs 21 and 22 having a common gate are connected to a voltage source V CC that is a reference voltage source, and the N-MOSF
The sources of the ETs 21 and 22 are connected to a reference circuit 25 including a memory cell and a constant current source circuit, respectively.
The first input terminals of the inverting amplifier circuits 23 and 24 are N-MOS
The second input terminals of the inverting amplifier circuits 23 and 24 are commonly connected to the sources of the FETs 21 and 22, respectively, and the output terminals of the inverting amplifier circuit 23 are N-MOSFETs 21 and 2.
A differential current detection type semiconductor sense amplifier circuit is connected to the gate of the second gate 2 and an output is obtained from the output terminal of the inverting amplifier circuit 24.
【０００３】図３（ａ）のａとｂが反転増幅回路２３と
２４の入力ノードであり、ｄがその出力ノードである。
ＳＡＥＢはセンスイネーブル信号であり、反転増幅回路
２３，２４のそれぞれの第２の入力端子に供給されてお
り、センスイネーブル信号ＳＡＥＢが“Ｌ”レベルであ
ると、センスアンプ回路はイネーブルであり、“Ｈ”レ
ベルでディセーブルに制御される。この半導体センスア
ンプ回路は、リファレンス型の電流検出型の差動センス
アンプ回路であり、入力ノードａは第１の入力線（ビッ
ト線）を介してメモリセルに接続され、入力ノードｂは
第２の入力線を介して定電流源からなるリファレンス回
路２５に接続される。In FIG. 3A, a and b are input nodes of the inverting amplifier circuits 23 and 24, and d is an output node thereof.
SAEB is a sense enable signal, which is supplied to the second input terminals of the inverting amplifier circuits 23 and 24. When the sense enable signal SAEB is at "L" level, the sense amplifier circuit is enabled, It is controlled to be disabled at the H "level. This semiconductor sense amplifier circuit is a reference type current detection type differential sense amplifier circuit, in which an input node a is connected to a memory cell via a first input line (bit line), and an input node b is a second node. Is connected to the reference circuit 25, which is a constant current source, via the input line.
【０００４】因に、反転増幅回路２３，２４の一例が図
３（ｂ）に示されており、ＰチャネルＭＯＳ電界効果型
トランジスタ（以下、Ｐ−ＭＯＳＦＥＴと略記する）２
６，２７が直列に接続され、それらの基板が電圧源ＶCC
に接続され、Ｐ−ＭＯＳＦＥＴ２７のドレインは基板を
接地したＮ−ＭＯＳＦＥＴ２８，２９のソースに接続さ
れ、Ｎ−ＭＯＳＦＥＴ２８のゲートがＰ−ＭＯＳＦＥＴ
２７のゲートに接続され、Ｎ−ＭＯＳＦＥＴ２９のゲー
トがＰ−ＭＯＳＦＥＴ２６のゲートに接続される。Ａ，
Ｂが反転増幅回路の入力端子であり、Ｃがその出力端子
である。An example of the inverting amplifier circuits 23 and 24 is shown in FIG. 3B, and a P-channel MOS field effect transistor (hereinafter abbreviated as P-MOSFET) 2
6, 27 are connected in series, and their substrates are connected to the voltage source V CC.
The drain of the P-MOSFET 27 is connected to the sources of N-MOSFETs 28 and 29 whose substrate is grounded, and the gate of the N-MOSFET 28 is connected to the P-MOSFET.
27, and the gate of the N-MOSFET 29 is connected to the gate of the P-MOSFET 26. A,
B is an input terminal of the inverting amplifier circuit, and C is its output terminal.
【０００５】この半導体センスアンプ回路では、入力ノ
ードａの出力が反転増幅回路２３の第１の入力端子に入
力され、その出力がＮ−ＭＯＳＦＥＴ２１のゲートに印
加されて負帰還ループを形成しており、この負帰還ルー
プを有することが電流検出型の差動センスアンプ回路の
大きな特徴である。反転増幅回路２３の出力電圧Ｖc
は、電源電圧Ｖccの１／２付近になるように、反転増幅
回路２３の出力レベルが調整される。上記負帰還ループ
の動作について説明すると、入力ノードａの電圧Ｖａが
下がるとノードｃの電圧Ｖｃは上昇し、Ｎ−ＭＯＳＦＥ
Ｔ２１のバイアス電圧が大きくなり、入力ノードａの電
圧Ｖａの電位を引き上げるように負帰還が掛かる。これ
は、メモリセルに電流を流す場合を示している。逆に、
入力ノードａの電圧Ｖａの電位が上がると、Ｎ−ＭＯＳ
ＦＥＴ２１の電流Ｉａは小さくなり、入力ノードａの電
圧Ｖａを上げないようにする。この場合は、メモリセル
が電流を流さない場合の動作を示している。このように
入力ノードａの電圧Ｖａは制御されて常に一定の電位に
保持されている。In this semiconductor sense amplifier circuit, the output of the input node a is input to the first input terminal of the inverting amplifier circuit 23, and its output is applied to the gate of the N-MOSFET 21 to form a negative feedback loop. Having the negative feedback loop is a major feature of the current detection type differential sense amplifier circuit. Output voltage Vc of the inverting amplifier circuit 23
Is adjusted so that the output level of the inverting amplifier circuit 23 is close to 1/2 of the power supply voltage Vcc. The operation of the negative feedback loop will be described. When the voltage Va of the input node a decreases, the voltage Vc of the node c increases, and the N-MOSFE
The bias voltage of T21 increases and negative feedback is applied so as to raise the potential of the voltage Va of the input node a. This shows the case where a current is passed through the memory cell. vice versa,
When the voltage Va of the input node a rises, the N-MOS
The current Ia of the FET 21 becomes small and the voltage Va of the input node a is prevented from increasing. In this case, the operation is shown when the memory cell does not pass a current. In this way, the voltage Va of the input node a is controlled and always held at a constant potential.
【０００６】次に、Ｎ−ＭＯＳＦＥＴ２１，２２に同じ
値の電流Ｉａ，Ｉｂが流れている場合を考える。Ｎ−Ｍ
ＯＳＦＥＴ２１，２２のそれぞれのソース，ゲートの電
圧が同電位なので、電流Ｉａ，Ｉｂが同じ値ならば、ド
レイン電圧、即ち、入力ノードａ，ｂの電圧Ｖａ，Ｖｂ
は定常的に同電位になる。従って、反転増幅回路２３，
２４は、同じ閾値のトランジスタで構成されるので、出
力電圧Ｖｄはノードｃの電圧Ｖｃと略同じ約１／２ＶCC
の電位となる。一方、電流Ｉａが電流Ｉｂより小さな値
であるとき、Ｎ−ＭＯＳＦＥＴ２２はそのソース，ゲー
トの電圧がＮ−ＭＯＳＦＥＴ２１と同電位にも係わらず
Ｎ−ＭＯＳＦＥＴ２１より多くの電流を流さなければな
らないので、定常的にノードｃの電圧Ｖｂは下がる。従
って、出力電圧Ｖｄは１／２ＶCCより高くなる。逆に、
電流ＩａがＩｂより多いとき、電圧Ｖｂは下がり出力電
圧Ｖｂは１／２ＶCCより低くなる。Next, consider a case where currents Ia and Ib of the same value are flowing through the N-MOSFETs 21 and 22. NM
Since the source and gate voltages of the OSFETs 21 and 22 have the same potential, if the currents Ia and Ib have the same value, the drain voltage, that is, the voltages Va and Vb of the input nodes a and b.
Are constantly at the same potential. Therefore, the inverting amplifier circuit 23,
Since 24 is composed of transistors having the same threshold value, the output voltage Vd is about 1/2 V CC which is approximately the same as the voltage Vc of the node c.
It becomes the electric potential of. On the other hand, when the current Ia is smaller than the current Ib, the N-MOSFET 22 must pass a larger current than the N-MOSFET 21 regardless of the source and gate voltages of the N-MOSFET 21 and the same potential. Therefore, the voltage Vb of the node c is lowered. Therefore, the output voltage Vd becomes higher than 1/2 V CC . vice versa,
When the current Ia is larger than Ib, the output voltage Vb voltage Vb drops is lower than 1 / 2V CC.
【０００７】このようにＮ−ＭＯＳＦＥＴ２１と２２の
電流Ｉａ，Ｉｂの比を変えることでセンス閾値を自由に
設定できる。例えば、Ｎ−ＭＯＳＦＥＴ２１，２２の電
流駆動力比を１対２に設定すれば、電流Ｉａが電流Ｉｂ
の２倍以上のとき出力電圧Ｖｄが“Ｌ”レベルとなり、
電流Ｉａが電流Ｉｂの２倍以下のとき出力電圧Ｖｄは
“Ｈ”レベルになる。この半導体センスアンプ回路の動
作のタイミイングチャートは、図４（ｂ）に示すような
波形となる。図４（ｂ）に記したａ〜ｄは、図３（ａ）
の各ノードａ〜ｄに対応している。メモリセルがオフ状
態にある時は、出力電圧Ｖｄは比較的高いレベルにあ
り、オン状態であると、出力電圧Ｖｄの電位は反転する
ことを示している。As described above, the sense threshold can be freely set by changing the ratio of the currents Ia and Ib of the N-MOSFETs 21 and 22. For example, if the current driving force ratio of the N-MOSFETs 21 and 22 is set to 1: 2, the current Ia becomes the current Ib.
Output voltage Vd becomes “L” level,
When the current Ia is less than twice the current Ib, the output voltage Vd becomes "H" level. The timing chart of the operation of this semiconductor sense amplifier circuit has a waveform as shown in FIG. A to d described in FIG. 4B are shown in FIG.
Of the nodes a to d. The output voltage Vd is at a relatively high level when the memory cell is in the off state, and the potential of the output voltage Vd is inverted when the memory cell is in the on state.
【０００８】[0008]
【発明が解決しようとする課題】しかしながら、反転増
幅回路２３と２４は、図３（ｂ）に示すように、Ｐ−Ｍ
ＯＳＦＥＴ２６，２７に対してＮ−ＭＯＳＦＥＴ２８，
２９が直列に接続されており、この直列回路を電流が流
れる経路を持った増幅率の大きいＣＭＯＳ型のＮＯＲゲ
ートで構成されている。それに対して、電源電圧ＶCCか
らメモリセルへの電流経路、及び電源電圧ＶCCからリフ
ァレンス回路への電流経路には、図３（ｂ）に示すよう
なＰ−ＭＯＳＦＥＴ２６，２７に相当するプルアップ素
子が存在しない。従って、従来の半導体センスアンプ回
路では、製造上のバラツキによってＰ−ＭＯＳＦＥＴと
Ｎ−ＭＯＳＦＥＴの特性のバラツキが存在した場合に、
反転増幅回路２３と２４の閾値の変動とＮ−ＭＯＳＦＥ
Ｔ２１，２２を流れる電流の経路上の電圧Ｖａ，Ｖｂの
変動とは必ずしも連動しないことになる。これはセンス
アンプ回路全体の特性劣化につながる欠点を有する。ま
た、最近の傾向として、センスアンプ回路を有する半導
体メモリ装置等では動作の高速化が大きな課題になって
おり、より高速に動作するセンスアンプ回路が求められ
ており、このような観点から従来の半導体センスアンプ
回路は改良の余地がある。However, as shown in FIG. 3B, the inverting amplifier circuits 23 and 24 have the P-M
With respect to the OSFETs 26 and 27, the N-MOSFET 28,
29 are connected in series, and each series circuit is composed of a CMOS NOR gate having a large amplification factor and having a path through which a current flows. On the other hand, the current path from the power supply voltage V CC to the memory cell and the current path from the power supply voltage V CC to the reference circuit have pull-ups corresponding to the P-MOSFETs 26 and 27 as shown in FIG. 3B. There is no element. Therefore, in the conventional semiconductor sense amplifier circuit, when variations in characteristics of the P-MOSFET and N-MOSFET exist due to variations in manufacturing,
Fluctuations in thresholds of the inverting amplifier circuits 23 and 24 and N-MOSFE
It does not necessarily interlock with the fluctuations of the voltages Va and Vb on the path of the current flowing through T21 and T22. This has a drawback that the characteristics of the entire sense amplifier circuit are deteriorated. Further, as a recent trend, in semiconductor memory devices having a sense amplifier circuit, etc., there is a great challenge to speed up the operation, and a sense amplifier circuit that operates at a higher speed is required. There is room for improvement in semiconductor sense amplifier circuits.
【０００９】本発明は、上述のような課題に鑑みなされ
たものであり、特性バラツキが少なく高速動作が可能で
あるともに、簡易な回路構成の半導体センスアンプ回路
を提供することを目的とする。The present invention has been made in view of the above problems, and an object of the present invention is to provide a semiconductor sense amplifier circuit which has a small characteristic variation, can operate at high speed, and has a simple circuit configuration.
【００１０】[0010]
【課題を解決するための手段】上述の課題を達成する為
に、本発明の半導体センスアンプ回路は、電流ミラー回
路を形成する第１と第２のＰ−ＭＯＳＦＥＴと、ゲート
が共通接続され、前記第１と第２のＰ−ＭＯＳＦＥＴの
それぞれのドレインに対応して、それぞれのドレインが
接続される第１と第２のＮ−ＭＯＳＦＥＴと、前記第１
のＮ−ＭＯＳＦＥＴに負帰還を掛ける反転増幅回路と、
前記第２のＮ−ＭＯＳＦＥＴと前記第２のＰ−ＭＯＳＦ
ＥＴの共通接続されたドレインから得られる出力を増幅
する増幅回路とを備えることを特徴とするものである。In order to achieve the above object, in a semiconductor sense amplifier circuit of the present invention, the first and second P-MOSFETs forming a current mirror circuit are commonly connected to the gate, The first and second N-MOSFETs to which the respective drains are connected, corresponding to the respective drains of the first and second P-MOSFETs;
And an inverting amplifier circuit that applies negative feedback to the N-MOSFET of
The second N-MOSFET and the second P-MOSF
And an amplifier circuit for amplifying an output obtained from the commonly connected drains of the ETs.
【００１１】又、本発明の半導体センスアンプ回路は、
それらのゲートを共通接続し、それらのソースに第１と
第２の入力線がそれぞれ接続される第１と第２のＮ−Ｍ
ＯＳＦＥＴと、基準電圧がそれぞれのソースに印加さ
れ、前記第１と第２のＮ−ＭＯＳＦＥＴのそれぞれのド
レインに対応して、それぞれのドレインが接続されてな
る電流ミラー回路を形成する第１と第２のＰ−ＭＯＳＦ
ＥＴと、前記第１のＮ−ＭＯＳＦＥＴに負帰還を掛ける
反転増幅回路と、前記第２のＮ−ＭＯＳＦＥＴと前記第
２のＰ−ＭＯＳＦＥＴとの共通接続されたドレインから
得られる出力を増幅する増幅回路と、前記第１の入力線
に接続されたメモリセルと、前記第２の入力線に接続さ
れたリファレンス回路とを備え、前記増幅回路と反転増
幅回路がイネーブル信号によって制御されるとともに前
記メモリセルに流れる電流値によって、該増幅回路から
出力を得ることを特徴とするものである。The semiconductor sense amplifier circuit of the present invention is
First and second NMs having their gates commonly connected and first and second input lines connected to their sources, respectively.
An OSFET and a first and first forming a current mirror circuit in which a reference voltage is applied to each source and the drains of the first and second N-MOSFETs are connected to correspond to the respective drains of the first and second OSFs. 2 P-MOSF
ET, an inverting amplifier circuit that applies negative feedback to the first N-MOSFET, and an amplifier that amplifies an output obtained from a drain commonly connected to the second N-MOSFET and the second P-MOSFET. A memory, a memory cell connected to the first input line, and a reference circuit connected to the second input line, the amplifier circuit and the inverting amplifier circuit being controlled by an enable signal, and the memory It is characterized in that an output is obtained from the amplifier circuit according to the value of the current flowing in the cell.
【００１２】又、本発明の半導体センスアンプ回路は、
前記反転増幅回路がＮＯＲ型ゲート又は反転入力型のＡ
ＮＤゲートからなることを特徴とするものである。又、
本発明の半導体センスアンプ回路は、前記増幅回路がＮ
ＯＲ型ゲート又は反転入力型のＡＮＤゲートからなるこ
とを特徴とするものである。又、本発明の半導体センス
アンプ回路は、前記電流ミラー回路の電流ミラー比を変
えることによって、該半導体センスアンプ回路のセンス
アンプ閾値を調整することを特徴とするものである。Further, the semiconductor sense amplifier circuit of the present invention is
The inverting amplifier circuit is a NOR type gate or an inverting input type A
It is characterized by comprising an ND gate. or,
In the semiconductor sense amplifier circuit of the present invention, the amplifier circuit is N
It is characterized by comprising an OR type gate or an inverting input type AND gate. Further, the semiconductor sense amplifier circuit of the present invention is characterized in that the sense amplifier threshold value of the semiconductor sense amplifier circuit is adjusted by changing the current mirror ratio of the current mirror circuit.
【００１３】[0013]
【作用】上述のような手段によって、本発明の半導体セ
ンスアンプ回路は、電流ミラー回路を構成する第２のＰ
−ＭＯＳＦＥＴと第２のＮ−ＭＯＳＦＥＴとの接続点か
らの出力を第２の反転増幅回路で増幅しており、電流ミ
ラー回路を形成する電流ミラー比を調整することによっ
て、センスアンプの閾値を変化させることができるとと
もに、電流ミラー回路を設けることによって第１の反転
増幅回路の負帰還動作による動作遅延を解消できるの
で、高速動作が可能となるとともに、Ｐ−ＭＯＳＦＥＴ
とＮ−ＭＯＳＦＥＴの特性のバラツキによる変動も相殺
される。又、イネーブル信号で増幅回路や反転増幅回路
を制御するようにしているので、電力消費を節約でき
る。By the means as described above, the semiconductor sense amplifier circuit of the present invention has the second P circuit which constitutes the current mirror circuit.
-The output from the connection point between the MOSFET and the second N-MOSFET is amplified by the second inverting amplifier circuit, and the threshold value of the sense amplifier is changed by adjusting the current mirror ratio forming the current mirror circuit. In addition, since the operation delay due to the negative feedback operation of the first inverting amplifier circuit can be eliminated by providing the current mirror circuit, high speed operation is possible and the P-MOSFET
And the variation due to the variation in the characteristics of the N-MOSFET is also canceled. Moreover, since the amplifier circuit and the inverting amplifier circuit are controlled by the enable signal, power consumption can be saved.
【００１４】[0014]
【実施例】以下、本発明の読み出し専用メモリ装置の一
実施例について、図面を参照して説明する。図１に於い
て、１，３は電流ミラー回路を構成するＰ−ＭＯＳＦＥ
Ｔ、２，４はＮ−ＭＯＳＦＥＴ、５，６はＮＯＲゲート
からなる反転増幅回路であり、７は定電流源からなるリ
ファレンス回路である。Ｐ−ＭＯＳＦＥＴ１，３はゲー
トを共通接続して、その接続点ｄをＰ−ＭＯＳＦＥＴ１
のソースに接続して電流ミラー回路を構成し、Ｐ−ＭＯ
ＳＦＥＴ３は電流源として機能している。Ｐ−ＭＯＳＦ
ＥＴ１のドレインはＮ−ＭＯＳＦＥＴ２のドレインに接
続され、Ｐ−ＭＯＳＦＥＴ３のドレインはＮ−ＭＯＳＦ
ＥＴ４のドレインに接続されている。Ｎ−ＭＯＳＦＥＴ
２，４のゲートは共通接続され、Ｎ−ＭＯＳＦＥＴ２の
ソースは、反転増幅回路５の第１の入力端子に接続さ
れ、反転増幅回路５の出力端子はＮ−ＭＯＳＦＥＴ２，
４のゲートに接続される。Ｐ−ＭＯＳＦＥＴ３とＮ−Ｍ
ＯＳＦＥＴ４との接続点ｅは反転増幅回路６の第１の入
力端子に接続される。反転増幅回路５，６の第２の入力
端子はそれぞれ接続され、センスイネーブル信号ＳＡＥ
Ｂが印加される。Ｎ−ＭＯＳＦＥＴ２のソースはメモリ
セルが接続される第１の入力線（ビット線）に接続さ
れ、Ｎ−ＭＯＳＦＥＴ４のソースは第２の入力線を介し
リファレンス回路７に接続される。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the read-only memory device of the present invention will be described below with reference to the drawings. In FIG. 1, 1 and 3 are P-MOSFEs that constitute a current mirror circuit.
T, 2 and 4 are N-MOSFETs, 5 and 6 are inverting amplifier circuits composed of NOR gates, and 7 is a reference circuit composed of a constant current source. The gates of the P-MOSFETs 1 and 3 are commonly connected, and the connection point d is the P-MOSFET 1
Of the P-MO
The SFET3 functions as a current source. P-MOSF
The drain of ET1 is connected to the drain of N-MOSFET 2, and the drain of P-MOSFET 3 is N-MOSF.
It is connected to the drain of ET4. N-MOSFET
The gates of 2 and 4 are commonly connected, the source of the N-MOSFET 2 is connected to the first input terminal of the inverting amplifier circuit 5, and the output terminal of the inverting amplifier circuit 5 is the N-MOSFET 2,
4 gate. P-MOSFET 3 and NM
The connection point e with the OSFET 4 is connected to the first input terminal of the inverting amplifier circuit 6. The second input terminals of the inverting amplifier circuits 5 and 6 are connected to each other, and the sense enable signal SAE
B is applied. The source of the N-MOSFET 2 is connected to the first input line (bit line) to which the memory cell is connected, and the source of the N-MOSFET 4 is connected to the reference circuit 7 via the second input line.
【００１５】接続点ａ，ｅは反転増幅回路５，６のそれ
ぞれの入力ノードであり、ｆがセンスアンプ回路の出力
ノードである。センスイネーブル信号ＳＡＥＢは、反転
増幅回路５，６の第２の入力端子に印加され、その信号
レベルが“Ｌ”レベルであれば、このセンスアンプ回路
はイネーブルであり、“Ｈ”レベルであれば、ディセー
ブルに制御される。この実施例は、二つの負帰還のルー
プが存在し、一つはＮ−ＭＯＳＦＥＴ２を含む経路であ
り、入力ノードａの電圧Ｖａが反転増幅回路５に入力さ
れ、その出力電圧ＶｃがＮ−ＭＯＳＦＥＴ２，４のゲー
トに印加され、入力ノードａの電圧Ｖａが制御される。
もう一つはＰ−ＭＯＳＦＥＴ１を含む経路であり、ノー
ドｄの電圧ＶｄがＰ−ＭＯＳＦＥＴ１のゲートに印加さ
れ、その出力がノードｄの電圧Ｖｄである。出力ノード
ｃの出力電圧Ｖｃは電源電圧ＶCCの１／２付近の電位に
設定されるように反転増幅回路５の回路定数が定められ
る。The connection points a and e are input nodes of the inverting amplifier circuits 5 and 6, and f is an output node of the sense amplifier circuit. The sense enable signal SAEB is applied to the second input terminals of the inverting amplifier circuits 5 and 6, and if the signal level is "L" level, this sense amplifier circuit is enabled, and if it is "H" level. , Controlled to disable. In this embodiment, there are two negative feedback loops, one is a path including the N-MOSFET 2, the voltage Va of the input node a is input to the inverting amplifier circuit 5, and the output voltage Vc thereof is the N-MOSFET 2. , 4 to control the voltage Va of the input node a.
The other is a path including the P-MOSFET 1, the voltage Vd of the node d is applied to the gate of the P-MOSFET 1, and the output thereof is the voltage Vd of the node d. The circuit constant of the inverting amplifier circuit 5 is determined so that the output voltage Vc of the output node c is set to a potential near 1/2 of the power supply voltage V CC .
【００１６】図２は、本発明に係る半導体センスアンプ
回路の他の実施例を示す回路図である。図１の実施例で
はＮＯＲゲートからなる反転増幅回路であるが、図２の
実施例では、反転入力型のＡＮＤゲートで構成された反
転増幅回路５1 ，５2 で構成されており、他の回路構成
は図１の実施例と同一であるので、その構成の説明は省
略する。FIG. 2 is a circuit diagram showing another embodiment of the semiconductor sense amplifier circuit according to the present invention. In the embodiment of FIG. 1, the inverting amplifier circuit is composed of NOR gates, but in the embodiment of FIG. 2, it is composed of inverting amplifier circuits 5 1 and 5 2 composed of inverting input type AND gates. Since the circuit configuration is the same as that of the embodiment shown in FIG. 1, the description of the configuration is omitted.
【００１７】次に、図１の実施例を参照してその動作を
説明する。Ｎ−ＭＯＳＦＥＴ２が関与する負帰還ループ
について説明する。先ず、メモリセルがオン状態であ
り、電流Ｉａが流れる場合の負帰還ループの動作を説明
すると、入力ノードａの電圧Ｖａが下がると、センスイ
ネーブル信号ＳＡＥＢが“Ｌ”レベルであれば、ＮＯＲ
ゲートからなる反転増幅回路５の出力ノードｃの電圧Ｖ
ｃは上昇し、Ｎ−ＭＯＳＦＥＴ２の出力電流Ｉａの電流
値は大きくなり、電圧Ｖａの電位を引き上げようとす
る。逆に、メモリセルに電流Ｉａが抑制される場合につ
いて説明すると、入力ノードａの電圧Ｖａが上がると、
ＮＯＲゲートからなる反転増幅回路５の出力電圧Ｖｃは
低下して、Ｎ−ＭＯＳＦＥＴ２の出力電流Ｉａの電流値
は小さくなり、電圧Ｖａを上げないように制御する。こ
のような帰還が掛かることによって、入力ノードａの電
圧Ｖａは常に一定値に保たれる。次に、電流ミラー回路
を構成するＰ−ＭＯＳＦＥＴ１，３は、それらのミラー
電流が同じ電流値である場合について説明すると、電流
ＩａとＩｂが同じ電流値となり、Ｐ−ＭＯＳＦＥＴ１，
３はソース、ゲートが同電位なので流れる電流が同じな
らばドレイン電圧、即ち、電圧Ｖｄ，Ｖｅは定常的に同
電位になる。そのときの出力電圧Ｖｆは約０．５ＶCCに
なるように増幅回路６の回路定数を定める。Next, the operation will be described with reference to the embodiment shown in FIG. A negative feedback loop involving the N-MOSFET 2 will be described. First, the operation of the negative feedback loop when the memory cell is in the ON state and the current Ia flows will be described. When the voltage Va at the input node a drops, if the sense enable signal SAEB is at “L” level, NOR
The voltage V of the output node c of the inverting amplifier circuit 5 composed of a gate
c increases, the current value of the output current Ia of the N-MOSFET 2 increases, and the potential of the voltage Va is increased. On the contrary, the case where the current Ia is suppressed in the memory cell will be described. When the voltage Va of the input node a rises,
The output voltage Vc of the inverting amplifier circuit 5 composed of a NOR gate decreases, the current value of the output current Ia of the N-MOSFET 2 decreases, and the voltage Va is controlled so as not to increase. By applying such feedback, the voltage Va at the input node a is always kept at a constant value. Next, regarding the P-MOSFETs 1 and 3 forming the current mirror circuit, a case where the mirror currents have the same current value will be described. The currents Ia and Ib have the same current value.
Since 3 has the same potential at the source and the gate, the drain voltages, that is, the voltages Vd and Ve are constantly at the same potential if the flowing current is the same. The circuit constant of the amplifier circuit 6 is determined so that the output voltage Vf at that time becomes about 0.5 V CC .
【００１８】本発明の半導体センスアンプ回路は、その
出力電圧が図４（ａ），（ｂ）から明らかなように、そ
の出力段の反転増幅回路に印加される電圧、即ち、従来
例の場合のノードｂの電圧Ｖｂと、本発明の実施例のノ
ードｅの電圧Ｖｅとを比較することで、メモリセルのオ
ン状態とオフ状態に於ける大きな電位差を有することが
示されており、従来の出力電圧Ｖｄと本発明による出力
電圧Ｖｆの大きな電位差の違いとして表れる。即ち、検
出感度が良好であることを示している。又、図４
（ａ），（ｂ）から明らかなように、出力電圧波形から
明らかなように、その波形の立ち下がり時間ｔ0 ，ｔ1
を比較することによって、ｔ0 ＜ｔ1の関係にあり、本
発明の半導体センスアンプ回路は、従来のものに対して
スイッチングスピードが速くなっていることを示してい
る。As is apparent from FIGS. 4A and 4B, the semiconductor sense amplifier circuit of the present invention has a voltage applied to the inverting amplifier circuit of the output stage, that is, in the case of the conventional example. Comparing the voltage Vb of the node b with the voltage Ve of the node e of the embodiment of the present invention shows that there is a large potential difference between the ON state and the OFF state of the memory cell. It appears as a large potential difference between the output voltage Vd and the output voltage Vf according to the present invention. That is, it shows that the detection sensitivity is good. Also, FIG.
As is clear from (a) and (b), as is clear from the output voltage waveform, the fall times t 0 and t 1 of that waveform are
The relationship t 0 <t 1 indicates that the semiconductor sense amplifier circuit of the present invention has a faster switching speed than the conventional one.
【００１９】上述のように、本発明は、自己バイアスさ
れたＰ−ＭＯＳＦＥＴ１と電流源であるＰ−ＭＯＳＦＥ
Ｔ３からなる電流ミラー回路とＮ−ＭＯＳＦＥＴ２，４
のそれぞれの負帰還回路を２つ直列に接続する構成を有
し、その電流源側のＰ−ＭＯＳＦＥＴ３から出力を導出
することによって、従来の半導体センスアンプ回路より
大きな増幅率が得られる。更に、電圧源ＶCCからメモリ
セルへの電流経路及び電圧源ＶCCからリファレンス回路
への電流経路が、反転増幅回路６と同様にＰ−ＭＯＳＦ
ＥＴ、Ｎ−ＭＯＳＦＥＴの直列接続された回路構成なの
で、製造上のバラツキによって、Ｐ−ＭＯＳＦＥＴとＮ
−ＭＯＳＦＥＴの特性のバラツキが変動した場合、反転
増幅回路６の閾値の変動と上記電流経路上の電圧Ｖｅの
変動とは連動する。従って、製造上の特性バラツキに対
してセンスアンプ全体の特性劣化が少ないものとなる。As mentioned above, the present invention is a self-biased P-MOSFET 1 and a current source P-MOSFE.
Current mirror circuit composed of T3 and N-MOSFETs 2, 4
Each of the negative feedback circuits is connected in series, and by deriving an output from the P-MOSFET 3 on the current source side, a larger amplification factor than that of the conventional semiconductor sense amplifier circuit can be obtained. Further, the current path from the voltage source V CC to the memory cell and the current path from the voltage source V CC to the reference circuit are similar to those of the inverting amplifier circuit 6 in the P-MOSF.
Since it is a circuit configuration in which ET and N-MOSFET are connected in series, P-MOSFET and N
-When the variation in the characteristics of the MOSFET fluctuates, the variation in the threshold value of the inverting amplifier circuit 6 and the variation in the voltage Ve on the current path are interlocked. Therefore, the characteristic deterioration of the entire sense amplifier is small with respect to the characteristic fluctuation in the manufacturing process.
【００２０】更に、本発明の半導体センスアンプ回路
は、出力を得る反転増幅回路が電流ミラー回路の電流源
として機能するＰ−ＭＯＳＦＥＴ３とＮ−ＭＯＳＦＥＴ
４との共通接続されたドレインの接続点から電流Ｉｂよ
り大きな値の電流が反転増幅回路６の第１の入力端子に
入力されて増幅されており、Ｐ−ＭＯＳＦＥＴ１と３と
の電流駆動力比、即ち、電流ミラー比を変えることで、
センスアンプ閾値又はこのセンスアンプ回路の出力が反
転する時における、リファレンス電流値に対する読み出
し時に流れるメモリセル電流値を自由に設定することが
できる。例えば、Ｐ−ＭＯＳＦＥＴ１と３の電流ミラー
比を１：２に設定すれば、電流Ｉａが電流Ｉｂの２倍以
上のとき出力電圧Ｖｆは“Ｌ”レベルとなり、電流Ｉｂ
の２倍以下のときは“Ｈ”レベルになり、そのセンスア
ンプ閾値を大きい値に設定することができる。逆に、セ
ンスアンプ閾値を小さくする場合には、例えば、電流ミ
ラー比を２：１に設定すればよい。Furthermore, in the semiconductor sense amplifier circuit of the present invention, the inverting amplifier circuit for obtaining the output functions as the current source of the current mirror circuit.
A current having a value larger than the current Ib is input to the first input terminal of the inverting amplifier circuit 6 from the connection point of the drains commonly connected to the P-MOSFET 4, and is amplified. That is, by changing the current mirror ratio,
It is possible to freely set the memory cell current value flowing at the time of reading with respect to the reference current value when the sense amplifier threshold value or the output of this sense amplifier circuit is inverted. For example, if the current mirror ratio of the P-MOSFETs 1 and 3 is set to 1: 2, the output voltage Vf becomes the “L” level when the current Ia is more than twice the current Ib, and the current Ib is increased.
When it is less than twice, it becomes "H" level, and the sense amplifier threshold value can be set to a large value. On the contrary, when the sense amplifier threshold value is reduced, the current mirror ratio may be set to 2: 1, for example.
【００２１】尚、本発明における増幅回路６は、出力電
圧Ｖｅの振幅を十分に増幅してセンスアンプ回路の後段
に接続される回路を動作させるのに足る駆動力を有すれ
ば十分である。例えば、イネーブル信号で制御される反
転入力型ＡＮＤゲートやＮＯＲゲートであればよい。
又、ノードｅに接続しイネーブル信号によって制御を受
けないインバータ回路であっても構わない。センスアン
プ回路の後段に接続される別の回路を動作させ得る駆動
力を有するものを適宜選択することで十分足り得る。It is sufficient for the amplifier circuit 6 of the present invention to have sufficient driving force to sufficiently amplify the amplitude of the output voltage Ve and operate the circuit connected to the subsequent stage of the sense amplifier circuit. For example, an inverting input type AND gate or NOR gate controlled by an enable signal may be used.
Further, it may be an inverter circuit connected to the node e and not controlled by the enable signal. It suffices to appropriately select one having a driving force capable of operating another circuit connected to the subsequent stage of the sense amplifier circuit.
【００２２】[0022]
【発明の効果】上述のように、本発明の半導体スンスア
ンプ回路は、Ｐ−ＭＯＳＦＥＴとＮ−ＭＯＳＦＥＴの負
帰還回路を２つ直列に接続し、その電流源から出力を得
ることによって、センスアンプの増幅率は大きくなり、
センス速度が速くなり、高速製品にも適用できる利点が
ある。また、Ｐ−ＭＯＳＦＥＴとＮ−ＭＯＳＦＥＴの特
性のバラツキが変化した場合であっても、反転増幅回路
６の閾値の変動と上記電流経路上の電圧Ｖｅの変動が連
動するので、製造上の特性バラツキに対してセンスアン
プ全体の特性劣化が少なくなる利点を有する。As described above, in the semiconductor sense amplifier circuit of the present invention, two negative feedback circuits of P-MOSFET and N-MOSFET are connected in series, and an output is obtained from the current source of the sense amplifier. The amplification rate becomes large,
It has the advantage of higher sense speed and can be applied to high-speed products. Further, even when the variation in the characteristics of the P-MOSFET and the N-MOSFET changes, the variation in the threshold value of the inverting amplifier circuit 6 and the variation in the voltage Ve on the current path are interlocked with each other, so that the variation in the characteristics in manufacturing. On the other hand, there is an advantage that the characteristic deterioration of the entire sense amplifier is reduced.
【図１】本発明に係る半導体センスアンプ回路の一実施
例を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of a semiconductor sense amplifier circuit according to the present invention.
【図２】本発明に係る半導体センスアンプ回路の他の実
施例を示す回路図である。FIG. 2 is a circuit diagram showing another embodiment of the semiconductor sense amplifier circuit according to the present invention.
【図３】（ａ）は、従来の半導体センスアンプ回路の一
例を示す回路図、（ｂ）は、反転増幅回路の一例を示す
回路図である。FIG. 3A is a circuit diagram showing an example of a conventional semiconductor sense amplifier circuit, and FIG. 3B is a circuit diagram showing an example of an inverting amplifier circuit.
【図４】（ａ）は、本発明の半導体センスアンプ回路の
動作波形を示す図、（ｂ）は、従来の半導体センスアン
プ回路の動作波形を示す図である。4A is a diagram showing operation waveforms of a semiconductor sense amplifier circuit of the present invention, and FIG. 4B is a diagram showing operation waveforms of a conventional semiconductor sense amplifier circuit.
１，３ Ｐ−ＭＯＳＦＥＴ ２，４ Ｎ−ＭＯＳＦＥＴ ５，６ 反転増幅回路 ５1 ，６1 反転増幅回路 ７ リファレンス回路1,3 P-MOSFET 2,4 N-MOSFET 5,6 inverting amplifier circuit 5 1, 6 1 inverting amplifier circuit 7 reference circuit
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/06 Ｇ１１Ｃ 17/00 ３０６ Ａ ５２０ Ｂ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI Technical display location G11C 16/06 G11C 17/00 306 A 520 B
Claims (5)
Ｔと、 ゲートが共通接続され、前記第１と第２のＰ−ＭＯＳＦ
ＥＴのそれぞれのドレインに対応して、それぞれのドレ
インが接続される第１と第２のＮ−ＭＯＳＦＥＴと、 前記第１のＮ−ＭＯＳＦＥＴに負帰還を掛ける反転増幅
回路と、 前記第２のＮ−ＭＯＳＦＥＴと前記第２のＰ−ＭＯＳＦ
ＥＴの共通接続されたドレインから得られる出力を増幅
する増幅回路とを備えることを特徴とする半導体センス
アンプ回路。1. In a semiconductor sense amplifier circuit, first and second P-MOSFE forming a current mirror circuit.
T and the gate are commonly connected, and the first and second P-MOSFs are connected.
Corresponding to each drain of ET, first and second N-MOSFETs to which the respective drains are connected, an inverting amplifier circuit for applying negative feedback to the first N-MOSFET, and the second N-MOSFET. -MOSFET and the second P-MOSF
An amplifier circuit for amplifying an output obtained from the commonly connected drains of ETs.
第２の入力線がそれぞれ接続される第１と第２のＮ−Ｍ
ＯＳＦＥＴと、 基準電圧がそれぞれのソースに印加され、前記第１と第
２のＮ−ＭＯＳＦＥＴのそれぞれのドレインに対応し
て、それぞれのドレインが接続されてなる電流ミラー回
路を形成する第１と第２のＰ−ＭＯＳＦＥＴと、 前記第１のＮ−ＭＯＳＦＥＴに負帰還を掛ける反転増幅
回路と、 前記第２のＮ−ＭＯＳＦＥＴと前記第２のＰ−ＭＯＳＦ
ＥＴとの共通接続されたドレインから得られる出力を増
幅する増幅回路と、 前記第１の入力線に接続されたメモリセルと、 前記第２の入力線に接続されたリファレンス回路とを備
え、 前記増幅回路と反転増幅回路がイネーブル信号によって
制御されるとともに前記メモリセルに流れる電流値によ
って、該増幅回路から出力を得ることを特徴とする半導
体センスアンプ回路。2. In a semiconductor sense amplifier circuit, the first and second N-M of which gates are commonly connected and the first and second input lines are connected to their sources, respectively.
An OSFET and a first and a first current mirror circuit, in which a reference voltage is applied to each source and the drains of the first and second N-MOSFETs are connected to correspond to the drains of the first and second, respectively. Second P-MOSFET, an inverting amplifier circuit that applies negative feedback to the first N-MOSFET, the second N-MOSFET, and the second P-MOSF
An amplifier circuit for amplifying an output obtained from a drain commonly connected to ET; a memory cell connected to the first input line; and a reference circuit connected to the second input line, A semiconductor sense amplifier circuit, wherein an amplifier circuit and an inverting amplifier circuit are controlled by an enable signal and an output is obtained from the amplifier circuit according to a current value flowing in the memory cell.
反転入力型のＡＮＤゲートからなることを特徴とする請
求項１又は２に記載の半導体センスアンプ回路。3. The semiconductor sense amplifier circuit according to claim 1, wherein the inverting amplifier circuit includes a NOR type gate or an inverting input type AND gate.
入力型のＡＮＤゲートからなることを特徴とする請求項
１又は２に記載の半導体センスアンプ回路。4. The semiconductor sense amplifier circuit according to claim 1, wherein the amplifier circuit comprises a NOR type gate or an inverting input type AND gate.
て該半導体センスアンプ回路のセンスアンプ閾値を調整
することを特徴とする請求項１，２，３又は４に記載の
半導体センスアンプ回路。5. The semiconductor sense amplifier circuit according to claim 1, wherein the sense amplifier threshold of the semiconductor sense amplifier circuit is adjusted by changing the current mirror ratio of the current mirror circuit. Alternatively, the semiconductor sense amplifier circuit according to item 4.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33374993A JPH07192474A (en) | 1993-12-27 | 1993-12-27 | Semiconductor sense amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33374993A JPH07192474A (en) | 1993-12-27 | 1993-12-27 | Semiconductor sense amplifier circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07192474A true JPH07192474A (en) | 1995-07-28 |
Family
ID=18269535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33374993A Pending JPH07192474A (en) | 1993-12-27 | 1993-12-27 | Semiconductor sense amplifier circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07192474A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6977861B1 (en) | 2004-08-05 | 2005-12-20 | Oki Electric Industry Co., Ltd. | Nonvolatile semiconductor memory device |
| US9679617B2 (en) | 2015-09-09 | 2017-06-13 | Kabushiki Kaisha Toshiba | Amplifier |
-
1993
- 1993-12-27 JP JP33374993A patent/JPH07192474A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6977861B1 (en) | 2004-08-05 | 2005-12-20 | Oki Electric Industry Co., Ltd. | Nonvolatile semiconductor memory device |
| US7092302B2 (en) | 2004-08-05 | 2006-08-15 | Oki Electric Industry Co., Ltd. | Nonvolatile semiconductor memory device |
| US9679617B2 (en) | 2015-09-09 | 2017-06-13 | Kabushiki Kaisha Toshiba | Amplifier |
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