JPH0718456U - Pressure contact type semiconductor device - Google Patents

Pressure contact type semiconductor device

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JPH0718456U
JPH0718456U JP5386793U JP5386793U JPH0718456U JP H0718456 U JPH0718456 U JP H0718456U JP 5386793 U JP5386793 U JP 5386793U JP 5386793 U JP5386793 U JP 5386793U JP H0718456 U JPH0718456 U JP H0718456U
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Abstract

(57)【要約】 【目的】 アロイフリー法を用い、しかも半導体ペレッ
トを簡単に位置決めすることができる構造を備えた圧接
型半導体装置を提供すること。 【構成】 半導体ペレットに形成した段差20の部分に
固定部材14を組み込んで平型パッケージ19の内壁面
との当接により相対的位置決めを行なう。さらに、この
固定部材14の一部に切欠部14aを設け、この切欠部
14aにゲートリード22を挿通して該固定部材14及
びシリコン基板100が円周方向に移動することを防止
する。このため、組立後に振動等が加わっても半導体ペ
レットの位置ずれが生じないようにすることができる。
(57) [Summary] [Object] To provide a pressure contact type semiconductor device using an alloy free method and having a structure capable of easily positioning a semiconductor pellet. [Structure] A fixing member 14 is incorporated in a step portion 20 formed on a semiconductor pellet, and relative positioning is performed by contact with an inner wall surface of a flat package 19. Further, a cutout portion 14a is provided in a part of the fixing member 14, and the gate lead 22 is inserted into the cutout portion 14a to prevent the fixing member 14 and the silicon substrate 100 from moving in the circumferential direction. Therefore, it is possible to prevent the semiconductor pellet from being displaced even if vibration or the like is applied after the assembly.

Description

【考案の詳細な説明】[Detailed description of the device]

【0001】[0001]

【産業上の利用分野】[Industrial applications]

本考案は、半導体ウェーハと温度補償板とを固着させない(以下、アロイフリ ー型という。)形式の圧接型半導体装置に関するものである。 The present invention relates to a pressure contact type semiconductor device in which a semiconductor wafer and a temperature compensation plate are not fixed to each other (hereinafter referred to as an alloy free type).

【0002】[0002]

【従来の技術】[Prior art]

この種の電力用の半導体装置、例えば、ゲートターンオフサイリスタ(以下、 GTOと略記する。)等は、自己消弧素子として高耐圧、大電流の分野で特徴を 発揮している。以下、GTOの概略構造とその問題点を説明する。 図4は、GTOの従来の概略構造の1つを示す説明図である。 図において、シリコン基板100は、PNPN構造を有し、アノード側には、 Pエミッタ層7を選択的に貫通するN↑+短絡層6が設けられている。また、シ リコン基板100は、アノード電極となる温度補償板8とろう付けされている。 該温度補償板8には、シリコン基板100と熱膨張係数の近似したモリブデン、 タングステンが用いられている。 This type of power semiconductor device, for example, a gate turn-off thyristor (hereinafter abbreviated as GTO) and the like, is characterized as a self-arc-extinguishing element in the fields of high breakdown voltage and large current. The schematic structure of the GTO and its problems will be described below. FIG. 4 is an explanatory view showing one of the conventional schematic structures of the GTO. In the figure, the silicon substrate 100 has a PNPN structure, and an N ↑ + short-circuit layer 6 that selectively penetrates the P emitter layer 7 is provided on the anode side. Further, the silicon substrate 100 is brazed to the temperature compensating plate 8 that serves as an anode electrode. The temperature compensating plate 8 is made of molybdenum or tungsten having a thermal expansion coefficient similar to that of the silicon substrate 100.

【0003】 しかし、上記のろう付けによる合金法を用いたアノード電極の形成は、シリコ ン基板100と温度補償板8の熱膨張の違いによるバイメタル効果に起因して素 子に反りを発生させたり、アルミシリサイドのN↑+短絡層6の浸蝕により、素 子の特性不良を生じさせることがあった。これらを抑制する手段として、温度補 償板8を厚くしたり、N↑+短絡層6及びPエミッタ層7を深く形成する必要が あった。 一方、温度補償板8の厚みを増加させることは、コストアップの原因となり、 また、N↑+短絡層6及びPエミッタ層7を厚くすることは、スイッチング損失 の増加となり、どちらも前記の素子の反りや特性不良の抑制とトレードオフの関 係にあり、素子としては不利となっている。 なお、図中、1は、Nエミッタ領域に設けられたカソード電極、2は、カソー ド電極1と段差を有するようにPベース層4上に設けられたゲート電極、5は、 Nベース層、9は、シリコン基板100にベベル加工面の保護材として用いたパ ッシベーションゴムである。However, the formation of the anode electrode using the alloying method by brazing causes warping of the element due to the bimetal effect due to the difference in thermal expansion between the silicon substrate 100 and the temperature compensating plate 8. However, the erosion of N ↑ + short-circuit layer 6 of aluminum silicide may cause defective characteristics of the element. As means for suppressing these, it was necessary to thicken the temperature compensation plate 8 and deeply form the N ↑ + short-circuit layer 6 and the P emitter layer 7. On the other hand, increasing the thickness of the temperature compensating plate 8 causes an increase in cost, and increasing the thickness of the N ↑ + short-circuit layer 6 and the P emitter layer 7 increases the switching loss. This is disadvantageous as an element because it has a trade-off relationship with the suppression of warpage and characteristic defects. In the figure, 1 is a cathode electrode provided in the N emitter region, 2 is a gate electrode provided on the P base layer 4 so as to have a step with the cathode electrode 1, 5 is an N base layer, Reference numeral 9 denotes a passivation rubber used as a protective material for the beveled surface of the silicon substrate 100.

【0004】 上記の問題点を克服するために、アノード電極をろう付け法によらないで形成 するアロイフリー技術が既に、提案されている。 この方法を用いた半導体素子の構造図を図5に示す。 図5において、アノード電極10は、合金法ではなく蒸着等によりアルミ層を 形成しており、温度補償板と合金付けされていない。このアロイフリー法による 半導体素子のパッシベーション加工は、端面のベベル加工後、フッ酸、硝酸系の 薬品によって、加工歪を除去し、ベベル面にポリイミド樹脂11を塗布した後、 焼成を行ない、その後、該ポリイミド樹脂11の上からシリコーン樹脂12をト ランスファモールド法により成形している。さらにこのトランスファモールド法 により成形されたシリコーン樹脂12が固着された状態で、図6に示すように、 平型パッケージ19内に収納し、その平型パッケージ内壁21との位置決めに利 用していた。 なお、図4と同一部分には同一符号を付してその他の説明は省略する。In order to overcome the above problems, an alloy-free technique for forming an anode electrode without using a brazing method has already been proposed. A structural diagram of a semiconductor device using this method is shown in FIG. In FIG. 5, the anode electrode 10 has an aluminum layer formed by vapor deposition or the like instead of the alloy method, and is not alloyed with the temperature compensation plate. In the passivation process for semiconductor devices by this alloy-free method, after beveling the end face, the process strain is removed with a hydrofluoric acid or nitric acid-based chemical, the polyimide resin 11 is applied to the bevel face, and then firing is performed. A silicone resin 12 is formed on the polyimide resin 11 by a transfer molding method. Further, as shown in FIG. 6, the silicone resin 12 molded by this transfer molding method was housed in a flat package 19 and used for positioning with the flat package inner wall 21 as shown in FIG. . The same parts as those in FIG. 4 are designated by the same reference numerals and the other description is omitted.

【0005】[0005]

【考案が解決しようとする課題】[Problems to be solved by the device]

上記のような従来の圧接型半導体装置の構造では、シリコーン樹脂12のトラス ファモールド法による成形工程があり、全体としてその工程が複雑化するなどの 解決すべき課題があった。 In the structure of the conventional pressure contact type semiconductor device as described above, there is a molding step of the silicone resin 12 by the transfer molding method, and there is a problem to be solved such that the step is complicated as a whole.

【0006】[0006]

【考案の目的】[The purpose of the device]

本考案は、上記のような課題を解決するためになされたもので、アロイフリー 法を用い、しかも位置決め部材としてのシリコーン樹脂の成形を必要とせず、半 導体ペレットを簡単に位置決めすることができる構造を備えた圧接型半導体装置 を提供することを目的とするものである。 The present invention has been made in order to solve the above problems, and uses an alloy-free method, and does not require molding of silicone resin as a positioning member, and can easily position a semiconductor pellet. It is an object of the present invention to provide a pressure contact type semiconductor device having a structure.

【0007】[0007]

【問題点を解決するための手段】 本考案の圧接型半導体装置は、半導体ペレットが平型パッケージのアノードポ ストとカソードポストとの間に挟持される構造のものにおいて、前記半導体ペレ ットのアノード側若しくはカソード側の一方の主面の外周部に段差を設け、該段 差に固定部材をはめ込み、前記平型パッケージ内壁面との相対的位置決めをなす ようにしたことを特徴とするものである。また、前記固定部材の一部を切り取っ て切欠部を形成し、この切欠部にゲートパイプを通して半導体ペレットが前記固 定部材の円周方向への移動を防止するようにしたことを特徴とするものである。The pressure contact type semiconductor device of the present invention has a structure in which a semiconductor pellet is sandwiched between an anode post of a flat package and a cathode post, and the anode of the semiconductor pellet is Side or cathode side is provided with a step on the outer peripheral portion of one main surface thereof, and a fixing member is fitted in the step so as to be positioned relative to the flat package inner wall surface. . Further, a part of the fixing member is cut out to form a cutout portion, and a gate pipe is passed through the cutout portion to prevent semiconductor pellets from moving in the circumferential direction of the fixing member. Is.

【0008】[0008]

【作用】[Action]

本考案の圧接型半導体装置においては、段差の部分に固定部材をはめ込むよう にしたので、該固定部材の外周面により平型パッケージ内の相対的位置決めを行 なうことができる。さらに、この固定部材の一部に切欠部を設け、この切欠部に ゲートパイプを挿通するようにしたので、前記該固定部材の円周方向の移動を阻 止することができ、組立後に平型パッケージに振動等が加わっても半導体ペレッ トの位置ずれが生じないようにすることができる。 In the pressure contact type semiconductor device of the present invention, the fixing member is fitted in the step portion, so that the outer peripheral surface of the fixing member enables relative positioning in the flat package. Further, since a notch is provided in a part of the fixing member and the gate pipe is inserted into the notch, the fixing member can be prevented from moving in the circumferential direction, and can be flat-shaped after assembly. It is possible to prevent the displacement of the semiconductor pellet even if vibration or the like is applied to the package.

【0009】[0009]

【実施例】【Example】

以下に、本考案の実施例を図を参照して詳細に説明する。 まず、図7に示すように、シリコン基板100に3族の不純物であるガリウム 、ボロン等を拡散してPベース層4を形成する。さらに、アノード短絡層(N↑ +短絡層)6をリンを拡散して形成し、Pエミッタ層7をガリウム、ボロン等を 拡散することで形成する。次に、リンを拡散してNエミッタ層13を形成する。 以上の工程は、従来と同様であるため、その詳しい説明は省略する。 Embodiments of the present invention will be described below in detail with reference to the drawings. First, as shown in FIG. 7, P base layer 4 is formed by diffusing Group 3 impurities such as gallium and boron into silicon substrate 100. Further, the anode short-circuit layer (N ↑ + short-circuit layer) 6 is formed by diffusing phosphorus, and the P emitter layer 7 is formed by diffusing gallium, boron or the like. Next, phosphorus is diffused to form the N emitter layer 13. Since the above steps are the same as those in the conventional method, detailed description thereof is omitted.

【0010】 また、GTOは、一般に多数の島状に分割されたマルチカソードとするために 、ゲート部分2aをフッ酸、硝酸系エッチング液により掘り込む。この時に、カ ソード側の端面部分を、ゲート部分2aと同時に約30μm掘り込み段差20を 形成する。その後、Nエミッタ層13を保護するための酸化膜13aを成長させ 、電極窓明け行なう。 次に、図8に示すように、アノード側(図示上方)にアルミを蒸着してアノー ド電極10を形成する。さらに、カソード電極1(図示下方)及びゲート電極2 も蒸着により形成する。次に、端面のベベル加工後、フッ酸、硝酸系の薬品によ り加工歪を除去し、カソード側の端面の段差20の部分に、平型パッケージ内壁 までの寸法と公差を考慮した固定部材14をはめ込む。この固定部材14の材質 としては、テフロン、シリコンゴム等の絶縁材料が適している。 また、アノード電極10を上方にして端面のベベル加工部分にパッシベーショ ンゴム(シリコンゴム)9を塗布する。Further, in the GTO, in order to form a multi-cathode which is generally divided into a large number of islands, the gate portion 2a is dug with a hydrofluoric acid / nitric acid-based etching solution. At this time, a step 20 having a depth of about 30 μm is formed at the end portion on the cathode side at the same time as the gate portion 2a. Then, an oxide film 13a for protecting the N emitter layer 13 is grown and an electrode window is opened. Next, as shown in FIG. 8, aluminum is vapor-deposited on the anode side (upper part in the drawing) to form the anode electrode 10. Further, the cathode electrode 1 (downward in the figure) and the gate electrode 2 are also formed by vapor deposition. Next, after the beveling of the end surface, the processing strain is removed by hydrofluoric acid and nitric acid-based chemicals, and a fixing member that considers the size and tolerance to the inner wall of the flat package at the step 20 of the end surface on the cathode side. Insert 14. As a material of the fixing member 14, an insulating material such as Teflon or silicon rubber is suitable. Further, with the anode electrode 10 facing upward, passivation rubber (silicon rubber) 9 is applied to the beveled portion of the end face.

【0011】 次に、上記のような工程を経て得られた半導体ペレットを図1に示すような平 型パッケージ19に組み込む。 この場合に、半導体ペレットに段差20を設けたので、この段差20の部分に 固定部材14をはめ込むことができ、この固定部材14及びシリコン基板100 の外周面を利用して平型パッケージ内壁21との位置決めに利用することができ る。また、図2に示すように、固定部材14の外周の一部を切り取り、切欠部1 4aを形成し、ゲートリード22をこの切欠部14aに挿通することで、固定部 材14の円周方向の振動等による移動が阻止される。 また、段差20を設けるためのシリコン基板100のエッチングは、上記の工 程の順序に限定されず、Nエミッタ層13を保護するための酸化膜3を成長させ た後、ゲート堀込み工程とは別の工程により行なうことも可能である。この場合 には、段差20の深さは約30μmに限定されずに、空乏層がPベース層4に拡 がる限界値までエッチングすることが可能となる。さらに、段差20を付ける方 法は、上記のように化学的なエッチング方法に限らず、機械的な形成方法でも良 い。Next, the semiconductor pellet obtained through the above steps is incorporated into the flat package 19 as shown in FIG. In this case, since the step 20 is provided on the semiconductor pellet, the fixing member 14 can be fitted into the step 20, and the outer surface of the fixing member 14 and the silicon substrate 100 can be used to form the flat package inner wall 21. It can be used for positioning. Further, as shown in FIG. 2, a part of the outer periphery of the fixing member 14 is cut out to form a cutout portion 14a, and the gate lead 22 is inserted into the cutout portion 14a, so that the fixing member 14 is circumferentially formed. Is prevented from moving due to vibration or the like. Further, the etching of the silicon substrate 100 for providing the step 20 is not limited to the order of the above-mentioned steps, and after the oxide film 3 for protecting the N emitter layer 13 is grown, the gate engraving step is It is also possible to carry out by another process. In this case, the depth of the step 20 is not limited to about 30 μm, and it is possible to etch to the limit value where the depletion layer extends to the P base layer 4. Further, the method of forming the step 20 is not limited to the chemical etching method as described above, but may be a mechanical forming method.

【0012】 次に、本考案の変形例について説明する。 本変形例においても、途中のゲート堀込み工程までは同じである。 次に、図9に示すように、Nエミッタ層13を保護するための酸化膜3を成長 させた後、アノード側の端面部分を選択的に除去して段差20を形成する。除去 の方法は、上記の実施例と同様に、化学的エッチングでも機械的な方法でもいず れでも良い。また、エッチングの深さは、Nベース層5に延びる空乏層の幅を考 慮して精密に行なう必要があるが、約30μm程度で良い。 その後、図10に示すように、アノード側にアルミを蒸着してアノード電極1 0とし、また、カソード電極1及びゲート電極2も同様に蒸着により形成する。Next, a modified example of the present invention will be described. Also in this modification, the steps up to the step of digging the gate are the same. Next, as shown in FIG. 9, after the oxide film 3 for protecting the N emitter layer 13 is grown, the end face portion on the anode side is selectively removed to form a step 20. The removal method may be either chemical etching or mechanical method, as in the above-mentioned embodiment. Further, the etching depth needs to be precisely set in consideration of the width of the depletion layer extending to the N base layer 5, but may be about 30 μm. Then, as shown in FIG. 10, aluminum is vapor-deposited on the anode side to form the anode electrode 10, and the cathode electrode 1 and the gate electrode 2 are also vapor-deposited.

【0013】 次いで、ベベル加工後、フッ酸、硝酸系の薬品により加工歪を除去し、アノー ド側の端面の段差20の部分に、平型パッケージ20の内壁までの寸法公差を考 慮して固定部材14をはめ込み、カソード電極を上にして、図10に示すように 、ベベル加工面にパッシベーションゴム(シリコーンゴム)9を塗布する。 以上のようにして得られた半導体ペレットを、図3に示すように平型パッケー ジ19に組み込む。 なお、平型パッケージ19の開口端には、カソード電極ポスト17及びアノー ド電極ポスト18を有し、カソード電極部材15及びアノード電極部材16を介 在させて、上記の半導体ペレットが、上記カソード電極ポスト17及びアノード 電極ポスト18間に挟持される。また、カソード電極ポスト17の中央部には有 底孔26が形成され、この有底孔26内に絶縁スペーサ23、ゲート電極部材2 5、皿ばね27等のゲート電極部品を挿入し、該ゲート電極部材25をゲート電 極2に圧接すると共に、該電極部材25に接続されたゲートリード22の一端を 絶縁パイプ28を介して平型パッケージ19の外部に引き出す構造を採っている 。Next, after beveling, the processing strain is removed by a chemical such as hydrofluoric acid or nitric acid, and the dimensional tolerance up to the inner wall of the flat package 20 is taken into consideration at the step 20 of the end face on the anodic side. The fixing member 14 is fitted, and the cathode electrode is faced up, and as shown in FIG. 10, passivation rubber (silicone rubber) 9 is applied to the beveled surface. The semiconductor pellet obtained as described above is incorporated into the flat package 19 as shown in FIG. It should be noted that the flat package 19 has a cathode electrode post 17 and an anode electrode post 18 at the open end, and the above semiconductor pellets are made into the above cathode electrode member by interposing the cathode electrode member 15 and the anode electrode member 16. It is sandwiched between the post 17 and the anode electrode post 18. Further, a bottomed hole 26 is formed in the center of the cathode electrode post 17, and the gate electrode parts such as the insulating spacer 23, the gate electrode member 25, and the disc spring 27 are inserted into the bottomed hole 26 to The electrode member 25 is pressed against the gate electrode 2, and one end of the gate lead 22 connected to the electrode member 25 is pulled out to the outside of the flat package 19 through an insulating pipe 28.

【0014】[0014]

【考案の効果】[Effect of device]

本発明によれば、半導体ペレットと平型パッケージの位置決めを簡単に、かつ 、正確に行なうことができ、信頼性の高いアロイフリー法の圧接型半導体装置を 提供するできる。また、シリコン半導体基板の外周に設けた段差に絶縁用の固定 部材をはめ込んで固定するようにしたので、従来のようなトランスファモールド 工程を不要し、製造工程が簡略化するなどの優れた効果を奏する。 According to the present invention, a semiconductor pellet and a flat package can be positioned easily and accurately, and a highly reliable alloy-free pressure-contact type semiconductor device can be provided. In addition, since the fixing member for insulation is fitted and fixed to the step provided on the outer periphery of the silicon semiconductor substrate, the transfer molding process as in the past is not necessary and the excellent effects such as simplification of the manufacturing process are achieved. Play.

【図面の簡単な説明】[Brief description of drawings]

【図1】本考案の一実施例を示す電力用圧接型半導体装
置の組立図である。
FIG. 1 is an assembly view of a power pressure contact type semiconductor device according to an embodiment of the present invention.

【図2】上記装置に使用する固定部材の外観図である。FIG. 2 is an external view of a fixing member used in the above device.

【図3】本考案の変形例を示す電力用圧接型半導体装置
の組立図である。
FIG. 3 is an assembly view of a power pressure contact type semiconductor device showing a modification of the present invention.

【図4】従来の電力用圧接型半導体装置の半導体ペレッ
トを示す説明図である。
FIG. 4 is an explanatory view showing a semiconductor pellet of a conventional power pressure contact type semiconductor device.

【図5】従来の半導体ペレットの説明図でである。FIG. 5 is an explanatory diagram of a conventional semiconductor pellet.

【図6】上記半導体ペレットを平型パッケージに組み込
んだ状態の説明図である。
FIG. 6 is an explanatory view showing a state in which the semiconductor pellet is incorporated in a flat package.

【図7】本考案の実施例に使用するシリコン半導体基板
の説明図である。
FIG. 7 is an explanatory diagram of a silicon semiconductor substrate used in an embodiment of the present invention.

【図8】同じく上記実施例に使用する半導体ペレットの
説明図である。
FIG. 8 is an explanatory view of a semiconductor pellet similarly used in the above embodiment.

【図9】本考案の変形例に使用する半導体ペレットの説
明図である。
FIG. 9 is an explanatory view of a semiconductor pellet used in a modified example of the present invention.

【図10】同じく上記変形例に使用する半導体ペレット
の説明図である。
FIG. 10 is an explanatory diagram of a semiconductor pellet similarly used in the modified example.

【符号の説明】[Explanation of symbols]

1 カソード電極 2 ゲート電極 2a ゲート部分 3 酸化膜 4 Pベース層 5 Nベース層 6 N↑+短絡層 7 Pエミッタ層 8 温度補償板 9 パッシベーションゴム 10 アノード電極 11 ポリイミド樹脂 12 シリコーン樹脂 13 Nエミッタ層 13a 酸化膜 14 固定部材 15 カソード電極部材 16 アノード電極部材 17 カソード電極ポスト 18 アノード電極ポスト 19 平型パッケージ 20 段差 21 平型パッケージ内壁 22 ゲートリード 23 絶縁スペーサ 24 ゲート電極部品 25 ゲート電極部材 26 有底孔 27 皿ばね 100 シリコン半導体基板 1 Cathode Electrode 2 Gate Electrode 2a Gate Part 3 Oxide Film 4 P Base Layer 5 N Base Layer 6 N ↑ + Short-Circuit Layer 7 P Emitter Layer 8 Temperature Compensation Plate 9 Passivation Rubber 10 Anode Electrode 11 Polyimide Resin 12 Silicone Resin 13 N Emitter Layer 13a Oxide film 14 Fixing member 15 Cathode electrode member 16 Anode electrode member 17 Cathode electrode post 18 Anode electrode post 19 Flat package 20 Step 21 Flat package inner wall 22 Gate lead 23 Insulating spacer 24 Gate electrode component 25 Gate electrode member 26 Bottomed Hole 27 Disc spring 100 Silicon semiconductor substrate

Claims (2)

【実用新案登録請求の範囲】[Scope of utility model registration request] 【請求項1】 半導体ペレットが平型パッケージのアノ
ードポストとカソードポストとの間に挟持される構造の
圧接型半導体装置において、前記半導体ペレットのアノ
ード側若しくはカソード側の一方の主面の外周部に段差
を設け、該段差に固定部材をはめ込み、前記パッケージ
内壁面との相対的位置決めをなすようにしたことを特徴
とする圧接型半導体装置。
1. A pressure contact type semiconductor device having a structure in which a semiconductor pellet is sandwiched between an anode post and a cathode post of a flat package, wherein the semiconductor pellet is provided on an outer peripheral portion of one of the anode-side and cathode-side main surfaces of the semiconductor pellet. A pressure contact type semiconductor device characterized in that a step is provided, and a fixing member is fitted into the step to perform relative positioning with respect to the inner wall surface of the package.
【請求項2】 前記固定部材の一部を切り取って切欠部
を形成し、この切欠部にゲートパイプを通して前記固定
部材及び前記半導体ペレットがの円周方向への移動を防
止するようにしたことを特徴とする請求項1に記載の圧
接型半導体装置。
2. A portion of the fixing member is cut out to form a notch, and a gate pipe is passed through the notch to prevent the fixing member and the semiconductor pellet from moving in the circumferential direction. The pressure contact type semiconductor device according to claim 1.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011181879A (en) * 2010-02-04 2011-09-15 Denso Corp Semiconductor device and method of manufacturing the same
WO2019116736A1 (en) * 2017-12-12 2019-06-20 三菱電機株式会社 Pressure-contact type semiconductor device and method for producing pressure-contact type semiconductor device

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