JPH07160500A - 推論的実行を行うマイクロプロセッサ - Google Patents

Abstract

(57)【要約】 【目的】パイプライン式プロセッサで推論的実行を行う
ための構造と方法を得ること。 【構成】命令発生段、実行段及び少なくとも１つの中間
処理段を含む実行パイプラインを備えたプロセッサであ
って、中間処理段と実行段が該当段における命令処理に
よって変更される変更可能なプロセッサリソースを含ん
でいる。本プロセッサはブランチ命令を選択的に発生
し、次いでプランチの予測方向におけるその後の命令を
発生して推論処理する。プロセッサはブランチ処理手
段、推論制御手段及びチェックポイント設定手段を含
む。ブランチ処理手段はブランチの方向を予測し、推論
制御手段は命令発生手段を選択的に指示してブランチ命
令を発生させ、次いで、そのブランチ命令が解明される
前に、関連の変更可能なプロセッサリソースを変更する
ことを含め、少なくとも１つの中間段で推論的に処理さ
れる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般にパイプライン式デ
ジタルプロセッサに関し、特にパイプライン式プロセッ
サで推論実行を行うための構造と方法に関する。例示の
実施例では、ブランチ及び浮動小数点装置に発せられる
浮動小数点命令のための推論実行が、Ｘ８６命令セット
アーキテクチャと互換可能な超スカラー、超パイプライ
ン式マイクロプロセッサについて確認される。

【０００２】

【従来の技術】コンピュータでは、命令当りの平均実行
時間を短くするためパイプライン方式を用いている。実
行パイプラインは複数のパイプ段に分割される−−つま
り命令が各段で実行され、複数の命令がパイプライン内
で重複可能となる。その目的は、ある命令に関連した全
ての演算を各パイプ段が１クロックサイクルで完了し、
各命令が連続的に次のパイプ段へと進行して、１つの命
令が実行を各クロックサイクルで完了するようになすこ
とにある。パイプラインの性能は、パイプ段がその演算
を１クロックサイクル内で完了するのを妨げる障害によ
って著しく影響され、パイプの立ち往生や泡立ちを引き
起こす。パイプラインの障害は一般に次の３つに分類さ
れる：（ａ）ハードウェアリソースの衝突から生じる構
造的障害；（ｂ）ある命令が前の命令の結果に依存する
ことから生じるデータ障害；及び（ｃ）命令ストリーム
の流れを変える事象−−流れ変更命令及び例外から生じ
る制御障害。流れ変更（ＣＯＦ）障害はパイプラインの
性能に著しく影響を及ぼし、一般に命令混合体の１５−
３０％に達する。例えばＸ８６命令セットアーキテクチ
ャにおいて、ＣＯＦは平均して４から６個の命令毎に発
生する。ＣＯＦ命令はブランチ（ループを含む）、ジャ
ンプ、及びコール／リターンを含む−−このうちブラン
チは条件付で、（例えば各件コードの状態に応じ）分岐
が行われたり行われなかったりし、一方ジャンプ及びコ
ール／リターンは無条件で（必ず行われる）。分岐のブ
ランチと無条件のＣＯＦ（ＵＣＯＦ）は命令ストリーム
を中断させ、命令の取り出しを目標アドレスから行わせ
る。

【０００３】例外（不良、打ち切り、トラップまたは中
断とも称す）はプログラムの実行を中断させ、例外ハン
ドラを呼び出す。用語の一貫性のため、例外（または不
良）は（外部事象によって生じる割込である中断と区別
して）、命令の実行に基因したプログラムの流れの中断
とする。例外は、命令がＣＰＵ（中央演算装置）のコア
あるいは浮動小数点装置など別の実行装置で実行されて
いるときに生じ得る。発明の範囲を制限することなく、
ここでの背景情報は発明が適用される一般的問題に即し
て与えられる：Ｘ８６命令セットを実行するパイプライ
ン式ＣＰＵ（中央演算装置）では、予測されたブランチ
及び浮動小数点装置に送られる浮動小数点命令の後に発
せられた命令を推論的に実行し、ブランチが誤って予測
されたりあるいは浮動小数点命令が誤っていると、プロ
セッサの状態を修復する。ブランチと例外は制御障害命
令として定義され、例えば外部からのハードウェア割込
と区別される。ブランチは制御障害命令のうち最も予測
可能で一般的なものであり、コンピュータの設計者はパ
イプライン式プロセッサの性能に及ぼすブランチの影響
を減らすため努力を集中してきた。推論実行は、ブラン
チ（またはその他の制御障害命令）を推論的に発生し、
プロセッサの状態（命令ポインタ、スタックポインタ、
レジスタ、条件コード、フラグ）が変わるように、それ
らの命令を推論的に実行することを含む。推論実行を保
証するためには、推論が誤っていると分かったら、推論
発生の時点におけるプロセッサの状態を復帰する修復が
必要である。

【０００４】

【発明が解決しようとする課題】ブランチによる実行の
停止を減らすため、一部のコンピュータアーキテクチャ
では、次の命令の予測アドレス−−分岐されないと予測
されたブランチの失敗アドレスまたは分岐されると予測
されたブランチの目標アドレス−−を記憶する目標キャ
ッシュを含むブランチ目標バッファ（ＢＴＢ）用いてい
る。ＢＴＢは、ブランチが行われるか行われないかを予
測し、また予測されたブランチを解明し且つ誤った予測
を修復するためのブランチ予測及びブランチ解明両ロジ
ックを含む。ブランチ予測ロジックは、ブランチに関す
るそれまでの分岐／非分岐履歴に基づいて予測アルゴリ
ズムを実行する。ブランチ解明ロジックは入力（条件コ
ードなど）を受け取り、ブランチが実際に行われたかど
うかを解明し、誤って予測されたブランチを修復する。
誤って予測されたブランチの修復は、誤って予測された
方向における命令の実行を終了し、計算機の状態を復帰
し、正しい命令から実行を再スタートすることを含む−
−ブランチの誤予測は、ブランチを正しく予測する代わ
りにブランチを誤って予測したために失われたクロック
数に対応するブランチペナルティをもたらす。

【０００５】ＢＴＢを具備した現在のコンピュータアー
キテクチャは、ブランチ命令が解明されるまで（すなわ
ちブランチの実際の方向が分かるまで）命令の実行を開
始せず、ブランチの予測方向における命令の推論実行を
サポートしていない。つまりブランチがデコードされＢ
ＴＢが方向を予測した後、予測方向の命令が取り出され
てデコードされるが、ブランチが解明されるまでそれら
の命令は、（命令ポインタ以外の）プロセッサ状態が変
わっているいずれのパイプ段にも推論的に発せられな
い。

【０００６】

【課題を解決するための手段及び作用】本発明は、命令
発生段、実行段及び少なくとも１つの中間処理段を含む
実行パイプラインを備えたパイプライン式プロセッサで
あって、中間処理段と実行段が該当段における命令処理
によって変更される変更可能なプロセッサリソースを含
んでいる。本プロセッサはブランチ命令を選択的に発生
し、次いでブランチの予測方向におけるその後の命令を
発生して推論処理する。本発明の一態様において、プロ
セッサはブランチ処理手段、推論制御手段、及びチェッ
クポイント設定手段を含む。ブランチ処理手段はブラン
チ命令の方向を予測し、次いで実際の予測ブランチ方向
が正しいかどうかを、実行段の最中あるいはその後に判
定することによってブランチを解明する。推論制御手段
は命令発生段を選択的に指示してブランチ命令を発生さ
せ、次いでそのブランチ命令が解明される前に、ブラン
チの予測方向における少なくとも１つの推論命令を発生
し、その推論命令がブランチの解明前に、関連の変更可
能なプロセッサリソースを変更することを含め、少なく
とも１つの中間段で推論的に処理されるようにする。

【０００７】実行段と少なくとも１つの中間段には各
々、該当段用の変更可能なプロセッサリソースにチェッ
クポイントを設定するチェックポイント設定手段が付設
されている。推論制御手段は、ブランチ命令を処理する
各段毎のチェックポイント設定手段に指示し、（ｉ）変
更される変更可能なプロセッサリソースにチェックポイ
ントを設定させ、またブランチの誤った予測に応じ、
（ii）対応するチェックポイント設定された変更可能な
プロセッサリソースを用いプロセッサの状態を復帰して
該当段を修復させることによって、推論命令の処理を制
御する。発明の別の態様において、プロセッサは次の各
ステップを含む推論実行の方法を実施する：（ａ）各ブ
ランチ命令毎に、ブランチ命令の方向を予測し、実際の
予測ブランチ方向が正しいかどうかを、前記実行段の最
中あるいはその後に判定することによってブランチを解
明する；（ｂ）前記命令発生段を選択的に指示してブラ
ンチ命令を発生させ、次いでそのブランチ命令が解明さ
れる前に、ブランチの予測方向における少なくとも１つ
の推論命令を発生させ、ブランチの解明前に、関連の変
更可能なプロセッサリソースを変更することを含め、少
なくとも１つの前記中間段において推論命令が推論的に
処理される；（ｃ）前記実行段と少なくとも１つの前記
中間段の各々において、変更される変更可能なプロセッ
サリソースにチェックポイントを設定し、またブランチ
の誤って予測に応じて、対応するチェックポイント設定
された変更可能なプロセッサリソースを用いプロセッサ
の状態を復帰して該当段を修復することにより、推論命
令の処理を制御する。

【０００８】発明の別の態様において、前記推論制御手
段は、チェックポイント設定手段に指示してプロセッサ
の状態を復帰させる修復コマンドを各チェックポイント
設定手段に伝送して修復を実施し、これにより各チェッ
クポイント設定手段がほぼ同時に復帰を開始可能とす
る。発明の別の態様において、前記推論制御手段は、発
生されたが解明されていないブランチ命令数のカウント
を維持すると共に、未決着の解明されていないブランチ
命令の数が最大数に等しいと、前記命令発生段からのブ
ランチ命令の発生を禁止する推論レベル手段を含む。発
明の別の態様において、前記推論制御手段は命令発生手
段に選択的に指示してブランチ命令を発生させ、次いで
そのブランチ命令の解明前に、その命令が所定の発生制
約に該当する場合しなければ、ブランチの予測方向にお
ける少なくとも１つの推論命令を発生させる。また発明
の別の態様において、少なくとも１つの段の前記チェッ
クポイント設定手段が、対応する変更可能なプロセッサ
リソースのサブセットだけをチェックポイント設定し、
前記所定の発生制約が、該当段における命令の処理がチ
ェックポイント設定されていないプロセッサリソースを
変更する場合、前記推論制御手段が推論的であるどんな
命令も発生しないようにすることである。

【０００９】発明の実施例は、以下の特徴を含め、以下
の技術的利点の１つ以上を実現するように実施し得る。
命令が、１つ以上の制御障害命令（ブランチ及び浮動小
数点命令など）を越えて推論的に発生される。（マルチ
推論レベルが許容される）。推論実行が実行段を含む複
数のパイプ段を介して許容され、推論発生された命令の
実行を完了可能とする。複数のパイプ段が、独立にチェ
ックポイント設定される。チェックポイント設定された
各パイプ段へ修復コマンドを伝送することによって、パ
イプラインの修復を１クロックで行える。推論実行が、
顕著な例外待ち時間を有する例外潜伏命令（浮動小数点
など）を越えて許容され、該当の命令後に推論発生され
た命令の実行完了後に、それらの命令が誤りを生じるこ
ともある。推論実行を一定の条件下に制限するように、
選定された発生の制約を選定命令種の推論発生に割り当
てることができる。計算機全体をチェックポイント設定
しなくてよいように、選定命令種に係わるプロセッサリ
ソースの選定されたサブセット（選定されたレジスタ、
命令及びスタックポインタ、条件コードなど）に、チェ
ックポイント設定を限定することもできる。発明のより
完全な理解のため、また上記以外の特徴及び利点につい
ては、添付の図面も併せ、発明の例示の実施例に関する
以下の詳細な説明を参照されたい。尚、本発明は特許請
求の範囲に記載の範囲内に入るどんな変形あるいは代替
実施例も包含するものである。

【００１０】

【実施例】本発明によるパイプライン式プロセッサで推
論実行を行う例示の実施例の詳細な説明は、下記のよう
に編成される： １．例示のプロセッサシステム １．１．マイクロプロセッサ １．２．システム ２．推論実行 ２．１．用語 ２．２．ブランチ処理装置 ２．３．推論発生 ２．３．１．ブランチ ２．３．２．浮動小数点 ２．４．影響されるリソース ２．５．発生の制約 ３．プロセッサの状態 ３．１．推論レベル ３．２．チェックポイントの設定 ３．３．結果 ４．解明／修復 ４．１．順序外撤収 ４．２．１クロック修復 ５．結論 上記の編成概要及び以下の詳細な説明で用いる対応した
見出しは、参照の際の便宜上にのみ与えたものである。

【００１１】例示のプロセッサは、Ｘ８６命令セットア
ーキテクチャ（ＩＳＡ）と互換可能な超スカラー、超パ
イプライン式マイクロプロセッサである。不必要に詳し
くして発明の説明を不明瞭にしないように、マイクロプ
ロセッサシステムの従来または既知の特徴に関する詳細
な説明は省略する。特に、Ｘ８６コンピュータアーキテ
クチャに関連した一部の用語（レジスタ名、信号の命名
など）は、マイクロプロセッサの設計分野の従事者にと
って周知のものである。 １．例示のプロセッサシステム 例示のプロセッサシステムが、図１と図２及び図３に示
してある。図１と図２はそれぞれ、例示の超スカラー、
超パイプライン式マイクロプロセッサの基本機能ブロッ
クを、２つの実行パイプラインの各パイプ段と共に示
す。図２は、そのマイクロプロセッサを用いた例示のプ
ロセッサシステム（マザーボード）の設計を示す。 １．１．マイクロプロセッサ 図１を参照すると、マイクロプロセッサ１０の主なサブ
ブロックは次のものを含む：（ａ）ＣＰＵコア２０、
（ｂ）プリフェッチバッファ３０、（ｃ）プリフェッチ
ャ３５、（ｄ）ＢＰＵ（ブランチ処理装置）４０、
（ｅ）ＡＴＵ（アドレス変換装置）５０、及び（ｆ）タ
ブＲＡＭ６２を含む、１６キロバイトの一体化コード／
データキャッシュ６０。２５６バイトの命令ラインキャ
ッシュ６５が、命令取り出し（フェッチ）を二次的命令
キャッシュとして動作する一体化キャッシュに一致させ
る一次的命令キャッシュを与える。オンボードの浮動小
数点装置（ＦＰＵ）７０が、ＣＰＵコア２０からそこに
発せられる浮動小数点命令を実行する。

【００１２】マイクロプロセッサは、内部の３２ビット
アドレス及び６４ヒットデータ両バスＡＤＳとＤＡＴＡ
を用いる。一体化キャッシュ６０及び命令ラインキャッ
シュ６５の３２バイトラインサイズに対応した２５６ビ
ット（３２バイト）プリフェッチバスＰＦＢが、フルラ
イン３２命令バイトを１クロックで命令ラインキャッシ
ュへと転送可能とする。外部の３２ビットアドレス及び
６４ビットデータ両バスとのインタフェースは、バスイ
ンタフェース装置ＢＩＵを介してなされる。ＣＰＵコア
２０は、２つの実行パイプＸとＹを備えた超スカラー設
計である。ＣＰＵコア２０は命令デコーダ２１、アドレ
ス計算（ＡＣ）装置２２Ｘと２２Ｙ、実行装置２３Ｘと
２３Ｙ、３２個の３２ビットレジスタを備えたレジスタ
ファイル２４を含む。ＡＣ制御装置２５は、レジスタス
コアボード及びレジスタ名称変更ハードウェアを備えた
レジスタ変換装置２５ａを含む。マイクロシーセンサと
マイクロロムを含むマイクロ制御装置２６が、実行制御
を行う。ＣＰＵコア２０からの書込は１２個の３２ビッ
ト書込バッファ２９内にキュー登録される−−書込バッ
ファの割当はＡＣ制御装置２５によって行われる。これ
らの書込バッファが一体化キャッシュへの書込用インタ
フェースを与える−−キャッシュ不能な書込は書込ブッ
ファから外部メモリへ直接進む。書込バッファロジック
が、任意の読取供給と書込収集をサポートしている。

【００１３】パイプ制御装置２８が実行パイプを介した
命令の流れを制御し、これには命令が例外、命令ストリ
ームでの押し合い泡立ち、及び誤って予測されたブラン
チ及び例外を生じた命令の背後における実行パイプのフ
ラッシュを生じないと判定される程度に、命令の順序を
保つことを含む。各段毎に、パイプ制御装置が最も早期
の命令をどの実行パイプが含んでいるかを追跡すると共
に、停止出力を与えまた遅延入力を受け取る。ＢＰＵ４
０が（分岐されるまたは分岐されない）ブランチの方向
を予測し、分岐されると予測されたブランチ及び無条件
の流れ変更命令（ジャンプ、コール、リターン）の目標
アドレスを与える。さらにＢＰＵ４０は、ブランチと浮
動小数点命令の場合における推論実行、すなわち誤予測
と解明されるかもしれないブランチ以後に推論発生され
た命令、及び推論発生された命令が実行を完了した後に
誤っていると解明されるかも知れないＦＰＵに発せられ
た浮動小数点命令の実行をモニターする。浮動小数点命
令が誤っているか、あるいはブランチが誤って予測され
ていると、（これはブランチのＥＸまたはＷＢ段まで分
からない）、実行パイプラインを誤っているあるいは誤
予測された命令の時点まで修復し（すなわち実行パイプ
ラインをその命令以後でフラッシュし）、命令取り出し
を再スタートしなければならない。

【００１４】パイプラインの修復は、浮動小数点命令ま
たは予測されたブランチ命令が各パイプ段に入ったと
き、該当段におけるプロセッサ状態のチェックポイント
を設定することによってなされる。これらのチェックポ
イント設定命令については、後続する推論発生命令によ
って変更可能なすべてのリソース（プログラマから見え
るレジスタ、命令ポインタ、条件コードレジスタ）がチ
ェックポイント設定される。チェックポイント設定され
た浮動小数点命令が誤っているか、あるいはチェックポ
イント設定されたブランチが誤って予測されていると、
そのチェックポイント設定命令以後で実行パイプライン
がフラッシュされる−−浮動小数点命令の場合これは一
般に実行パイプライン全体のフラッシュを意味する一
方、誤予測ブランチの場合には、完了が許容されていた
ＥＸ内の対命令及びＷＢ内の２つの命令がフラッシュさ
れればよい。例示のマイクロプロセッサ１０の場合、推
論度に関する原理上の制約は次の通りである：（ａ）推
論実行は１回に４つまでだけの浮動小数点またはブラン
チ命令について許容される（すなわち推論レベルは最大
４）、及び（ｂ）書込あるいは浮動小数点の記憶（スト
ア）は、関連のブランチまたは浮動小数点命令が解明さ
れるまで（すなわち予測が正しいと解明されるか、浮動
小数点命令が誤っていないと解明されるまで）、キャッ
シュまたは外部メモリに対して完了しない。

【００１５】一体化キャッシュ６０は疑似ＬＲＵ置換ア
ルゴリズムを用いた、書込スルー及び書込パック両モー
ドによる４方向セット連関（associative)方式（セット
サイズ４ｋ）である。また一体化キャッシュ６０は、ク
ロック毎に２種のメモリアクセス（データ読取、命令取
り出し、またはデータ書込）を可能とする（バンク分割
による）デュアルポート方式である。命令ラインキャッ
シュ６５は疑似ＬＲＵ置換アルゴリズムを用いた。（一
体化キャッシュに対する）完全連関、ルックアサイド方
式である。ＦＰＵ７０は、深さ４のロード及びストアキ
ューを備えたロード／ストア段、変換段（３２ビットか
ら８０ビットの拡張フォーマット）、及び実行段を含
む。ロードはＣＰＵコア２０によって制御され、キャッ
シュ可能なストアは書込バッファ２９を介して指示され
る（つまり書込バッファは浮動小数点の各ストア動作毎
に割り当てられる）。図２を参照すると、マイクロプロ
セッサは７段のＸ及びＹ実行パイプラインを含む：命令
取り出し段ＩＦ、２つの命令デコード段ＩＤ１とＩＤ
２、２つのアドレス計算段ＡＣ１とＡＣ２、実行段Ｅ
Ｘ、及び書込バック段ＷＢ。尚、複雑な命令デコードＩ
Ｄ及びアドレス計算ＡＣの各パイプ段は超パイプライン
化されている。

【００１６】ＩＦ段が連続したコードストリームを、Ｃ
ＰＵコア２０に与える。プリフェッチャ３５が１６バイ
トの命令データを、（一次的）命令ラインキャッシュ６
５または（二次的）一体化キャッシュ６０からプリフェ
ッチバッファ３０に取り出す。ＢＰＵ４０がプリフェッ
チアドレスによってアクセスされ、流れの予測変化に関
する目標アドレスをプリフェッチャに供給し、プリフェ
ッチャが新たなコードストリームを１クロックでシフト
するのを可能とする。デコード段ＩＤ１とＩＤ２は、可
変長のＸ８６命令セットをデコードする。命令デコーダ
２１が各クロック毎に、１６バイトの命令データをプリ
フェッチバッファ３０から検索する。ＩＤ１では、２つ
の命令の長さがデコードされ（Ｘ及びＹ命令パイプ毎に
１つの命令）、Ｘ及びＹ命令ポインタを得る−−対応し
たＸ及びＹパイト使用信号がプリフェッチバッファに送
り戻され（そして次の１６バイト転送のためプリフェッ
チバッファがインクレメントされる）。またＩＤ１にお
いては、流れの変更など一部の命令種が識別され、即値
及び／又は置換オペランドが分離される。ＩＤ２段は、
Ｘ及びＹ命令のデコード、マイクロロム用人口点の発
生、及びアドレスモード及びレジスタフィールドのデコ
ードを完了する。

【００１７】ＩＤ段中に、命令を実行する最適パイプが
判定され、命令がそのパイプに発せられる。パイプ切り
替えが、ＩＤ２ＸからＡＣ１Ｙへ及びＩＤ２ＹからＡＣ
１Ｘへ命令を切り替え可能とする。例示の実施例の場
合、一部の命令はＸパイプラインにだけ発せられる：流
れ変更命令、浮動小数点命令、及び排他的命令。排他的
命令は次のものを含む：ＥＸパイプ段で誤るかもしれな
い命令、及び保護モードのセグメントロード、ストリン
グ命令、特殊のレジスタアクセス（制御、デバグ、テス
ト）乗算／除算、入力／出力、ＰＵＳＨＡ／ＰＯＰＡ
（ＰＵＳＨオール／ＰＯＰオール）、及びタスク切り替
え。排他的命令は、ＩＤ段からだけ発生されるので、
（すなわち他のどんな命令とも対にされないので）、両
パイプのリソースを使用可能である。上記の発生制約を
除き、いずれの命令も対にしてＸまたはＹパイプへ発生
可能である。アドレス計算段ＡＣ１とＡＣ２はメモリ参
照のためのアドレスを計算し、メモリオペランドを供給
する。ＡＣ１段はクロック毎に、２つの３２ビット線形
（３オプランド）アドレスを計算する（比較的まれであ
るが、４オペランバアドレスで２クロックを要すること
もある）。このパイプ段中、（レジスタ名称変更ハード
ウェアを含む）レジスタ変換装置２５ａを用いて、デー
タの依存性もチェックされ解明される−−Ｘ８６アーキ
テクチャで定義されている８つのプログラマから見える
汎用論理レジスタ（ＥＡＸ、ＥＢＸ、ＥＣＸ、ＥＤＸ、
ＥＤＩ、ＥＳＩ、ＥＢＰ、ＥＳＰ）をマップするのに、
３２個の物理レジスタ２４が使われる。

【００１８】ＡＣ装置は８つのアーキテクチャ（論理）
レジスタ（Ｘ８６で定義されたレジスタセットを表す）
を含み、これらレジスタはＡＣ装置により、アドレス計
算のためのレジスタオペランドへアクセスする前にＡＣ
１内でレジスタ変換装置ヘアクセスするのに必要な遅延
を避けるために使われる。アドレス計算を必要とする命
令の場合、ＡＣ１はアーキテクチャレジスタへアクセス
する前に、それらレジスタ内の必要なデータが有効にな
るまで待つ（書込後の読取依存性なし）。ＡＣ２段中、
ソースオペランドはレジスタファイル２６と一体化キャ
ッシュ６０へ物理アドレスでアクセスすることによって
得られる（キャッシュヒットの場合、デュアルポート式
一体化キャッシュでのキャッシュアクセス時間はレジス
タのアクセス時間と同じで、レジスタセットを有効に拡
張する）−−物理アドレスは線形アドレスか、あるいは
アドレス変換が可能であれば、ＡＴＵ５０によって発生
された変換アドレスである。変換アドレスは、メモリ内
のページテーブル及びチップ上の作業スペース制御レジ
スタからの情報に基づき、（ＴＬＢつまり変換ルックア
サイドバッファを用いた）ＡＴＵ５０により線形アドレ
スから発生される。一体化キャッシュが仮想的に指標付
けされ且つ物理的にタグ付けされ、アドレス変換が可能
なとき、（ＡＣ１の終わりで得られる）変換アドレスに
よるセット選択と、各セット毎の（ＡＣ２に初めに得ら
れる）ＡＴＵからの変換アドレスとのタグ比較とを可能
とする。区分及び／又はアドレス変換の何等かの違反に
関するチェックも、ＡＣ２で行われる。

【００１９】命令は、それらが例外を生じると判定され
るまで、プログラムの順序通りに保たれる。ほとんどの
命令の場合、その判定はＡＣ２中またはその前に行われ
る−−浮動小数点命令及び一部の排他的命令は実行中に
例外を生じることがある。命令はＡＣ２からＥＸに（あ
るいは浮動小数点命令の場合はＦＰＵに）順序通り導か
れる−−なぜならＥＸ内で尚例外を生じるかもしれない
整数命令は例外と指定され、両方の実行パイプ内に発せ
られるだけなので、例外を順序通り扱うこと（すなわち
例外を正確に維持すること）が保証される。例外段ＥＸ
ＸとＥＸＹは、命令によって定義された演算を行う。各
命令はＥＸ内で可変数のクロックを費やす、すなわち各
命令は順序を外れて実行すること（順序外完了）が許容
される。両ＥＸ段は加算、論理及びシフトの各機能装置
を含み、さらにＥＸＸ段は乗算／除算ハードウェアを含
む。書込バック段ＷＢは、前に実行された命令の結果に
よって、レジスタファイル２４、状態コード、及びマシ
ン状態のその他の部分を更新する。レジスタファイルは
ＷＢのＰＨ１（位相１）で書き込まれ、ＡＣ２のＰＨ２
（位相２）で読み取られる。

【００２０】図３ｃはＸ及びＹ両パイプラインを介した
８つの命令の流れを示し、これはパイプライン化の主な
利点−−つまり個々の命令の実行時間を減少することな
く、クロック毎に完了される命令の数を増大すること、
を示すように理想化されている。図示のごとく、いずれ
の段も１より多い内部クロックサイクル（２ｘ外部クロ
ック）を必要としない−−実際の動作では、１つ以上の
段が完了するのに追加のクロックサイクルを必要とし、
それによって別のパイプ段を通る命令の流れを変えるこ
とがある。また、一方のパイプラインを通る命令の流れ
が、他方のパイプラインを通る命令の流れに依存するこ
ともある。 １．２．システム 図４を参照すれば、例示の実施例では、マイクロプロセ
ッサ１０がシングルチップメモリ及びバスコントローラ
８２を含むプロセッサシステムで使われる。メモリ／バ
スコントローラ８２は、マイクロプロセッサと外部メモ
リサブシステム−−レベル２のキャッシュ８４と主メモ
リ８６−−間のインタフェースを与え、６４ビットのプ
ロセッサデータバスＰＤを介したデータの動きを制御す
る（データ経路はコントローラの外部に位置し、そのビ
ン数とコストを減少している）。

【００２１】コントローラ８２は３２ビットのアドレス
バスＰＡＤＤＲに直接インタフェースし、コントローラ
内のレジスタを読み取り及び書き込むための１ビット幅
のデータポート（図示せず）を含む。双方向性の隔離バ
ッファ８８が、マイクロプロセッサ８０とＶＬ及びＩＳ
Ａ両バス間のアドレスインタフェースを与える。またコ
ントローラ８２は、ＶＬ及びＩＳＡ両バスインタフェー
スの制御を行う。ＶＬ／ＩＳＡインタフェースチップ９
１（ＨＴ３２１など）が、３２ビットのＶＬバス及び１
６ビットのＩＳＡバスに対して標準のインタフェースを
与える。ＩＳＡバスがＢＩＯＳ９２、キーボードコント
ローラ９３、Ｉ／Ｏチップ９４、及び標準のＩＳＡスロ
ット９５に対してインタフェースする。インタフェース
チップ９１は、デュアル高／低ワード〔３１：１６〕／
〔１５：０〕隔離バッファによって形成された双方向性
の３２／１６マルチプレクサ９６を介して３２ビットの
ＶＬバスに対してインタフェースする。ＶＬバスは標準
のＶＬスロット９７に対して、また双方向性の隔離バッ
ファ９８を介し６４ビットプロセッサデータバスＰＤの
低ダブルワード〔３１：０〕に対してインタフェースす
る。 ２．推論実行 図１と図２を参照すれば、一般に、マイクロプロセッサ
１０はブランチ命令（ブランチ）及び浮動小数点命令
（フロート）の両方の場合に推論実行をサポートする。
つまり、ブランチまたはフロートに続く命令が、実行パ
イプラインを進行して実行を完了することが推論的に許
容される。

【００２２】ブランチまたはフロートを過ぎた後の命令
の推論実行が、ＩＤ、ＡＣ１及びＥＸでプロセッサの状
態（プロセッサリソース）を変更することがある。レジ
スタファイルの内容はＡＣ２で読み取られ、ＥＸで使わ
れ、次いで結果がＷＢ（ＰＨ１）で書き戻される。ブラ
ンチはＷＢより遅くなる前に（レジスタファイルへの書
き戻し前に）解明される−−フロートは推論発生された
続く命令がＷＢを完了した後誤ることもある。例示の実
施例の場合、推論実行は推論結果をレジスタファイルに
書き込み、また推論実行が継続する際、それらの推論結
果を読み取ることにまで拡張される。メモリ（キャッシ
ュ）は推論的に変更されないが、その代わり、対応する
推論指令が解明されなかった書込（及び浮動小数点のス
トア）が（プリキャッシュ）書込バッファ２９にキュー
登録される−−これら未決着の書込は未解決の推論命令
が解明されると撤収される。ブランチが誤って予測され
るか（これはブランチ命令の場合ＥＸまたはＷＢ段まで
分からない）、あるいはフロートが誤ると（これはＦＰ
Ｕへの発生後数十クロックまたは数百クロックにさえな
ることもある）、実行パイプラインは誤っているあるい
は後予測された命令の時点まで修復され（すなわちその
命令以後の実行パイプラインがフラッシュされ）、命令
の取り出しが再スタートされねばならない。パイプライ
ンの修復は、予測されたブランチまたはフロートが各パ
イプ段に入ったとき、該当段におけるプロセッサ状態の
チェックポイントを設定することによってなされる。こ
れらのチェックポイント設定命令については、後続する
推論発生命令によって変更可能なすべてのリソース（プ
ログラマから見えるレジスタ、命令ポインタ、条件コー
ドレジスタ）がチェックポイント設定される。チェック
ポイント設定された浮動小数点命令が誤っているか、あ
るいはチェックポイント設定されたブランチが誤って予
測されていると、そのチェックポイント設定命令以後で
実行パイプラインがフラッシュされる−−フロートの場
合これは一般に実行パイプライン全体のフラッシュを意
味する一方、誤予測ブランチの場合には、完了が許容さ
れていたＥＸ内の対命令及びＷＢ内の２つの命令がフラ
ッシュされればよい。 ２．１．用語 推論実行とは、ブランチまたはフロート（あるいはその
他の制御障害命令）以後の命令を推論的に発生するこ
と、及びプロセッサの状態（命令ポインタ、スタックポ
インタ、レジスタ、状態コード、フラグ）が変化するよ
うに、上記の命令を推論的に実行することを意味する。
推論命令という用語は、ブランチ、ＵＣＯＦ（無条件の
流れ変更）またはフロート（あるいはその他の制御障害
命令）を称する一方、推論発生される及び推論実行され
る命令という用語は推論命令後に発生する命令を称す
る。推論エラーとは、ブランチの誤って予測または浮動
小数点の例外のことである。推論命令はその実行から推
論エラーが生じなければ撤収される−−推論エラーが生
じたら、プロセッサの状態を該当の推論命令が発生した
時点にまで回復し、実行パイプラインを修復しなければ
ならない。推論レベルとは、ある所定の時点で決着され
ていない未解明の推論命令の数である。 ２．２．ブランチ処理装置 例示のマイクロセッサの場合、ブランチ処理装置は、
（ａ）ブランチ（及びＵＣＯＦ）及びフロートの発生を
制御すること、及び（ｂ）プロセッサ状態の復帰を含
め、パイプラインの修復を可能とするプロセッサリソー
スのチェックポイント設定を制御することを通じて、推
論実行の制御を行う。

【００２３】図５を参照すれば、推論制御はＢＰＵ４
０、特に解明制御ロジック１０２によって与えられる。
解明制御装置が解明バッファ１０４の割当を制御し、推
論レベルは推論レベルロジック１０６によって維持され
る。推論レベルロジックは、実行パイプラインの現在の
推論レベルを識別する（これは解明バッファの各々につ
いて有効なビットから得られる）。未決着の推論命令
（ブランチ、ＵＣＯＦ、及びフロート）が解明される
と、パイプ段の推論レベルは：（ａ）撤収の場合、減少
され、あるいは（ｂ）ブランチの誤予測または浮動小数
点の例外の場合、命令の再スタートに備えて最も低いレ
ベルに設定される（尚浮動小数点の推論命令が未決着の
場合、続くブランチの誤予測がその命令に影響を及ぼす
必要はなく、推論レベルをブランチのレベルに減らすだ
けでよい）。図７は１つの実行パイプラインだけを示し
ている−−ＢＰＵはＸ及びＹ両パイプについて推論制御
を行うが、両パイプに対する実施内容は同等である。推
論実行をサポートするため、解明制御ロジック１０２
は、（ａ）推論バッファ１０４の割当を通じて推論命令
の発生を制御し、また（ｂ）４つの推論制御ベクトル１
１０：つまり（１）チェックポイント１１１、（２）解
明１１２、（３）パイプライン修復１１３、及び（４）
目標不一致修復１１４の各ベクトル、を用いてプロセッ
サ状態のチェックポイント設定を制御する。これらのベ
クトルは、実行パイプラインのＡＣ及びＥＸ段、さらに
書込バッファ２９に出力される。

【００２４】例示の実施例の場合、解明制御ロジック１
０２は、誤予測のブランチあるいは浮動小数点の例外後
におけるＩＦ（プリフェッチャ）とＩＤ（デコーダ）の
修復も行う−−関連の命令ポインタが割り当てられた解
明バッファ内にチェックポイント設定され、修復時の復
帰用に使われる。ＩＤ以後は、ＡＣ１とＥＸだけがチェ
ックポイント設定を必要とするプロセッサリソースを有
するパイプ段である−−ＡＣ１が命令、スタックポイン
タ及びレジスタ変換装置（図１ａの２５ａ）をチェック
ポイント設定する一方、ＥＸは状態コードとアプリケー
ションフラグをチェックポイント設定する。さらに書込
バッファ２９が、関連した推論状態の未決着の解明をメ
モリに書き込みキュー登録する。書込バッファは推論レ
ベルロジック２９ａを含み、この推論レベルロジックが
解明制御ロジック１０２からの推論制御ベクトル１１０
に応じ推論状態が解明されたら書込を完了するか、ある
いは修復が必要なら書込を無効化することによってキュ
ー登録された書込を撤収する。推論制御では、解明バッ
ファ１０４が（ａ）ブランチ、（ｂ）ＵＣＯＦ、及び
（ｃ）フロートに割り当てられる。解明バッファはＩＤ
２で割り当てられ、ＦＸまたはＷＢで解明される。現在
の推論レベルのため（すなわち４つの未決着ブランチま
たはフロートが存在し）解明バッファを割り当てできな
いと、未決着の推論命令が解明されるまで、命令はＩＤ
２内で停止している。解明バッファは４つまでの未解明
ＣＯＦまたはフロートの各々毎に１つ、すなわち各推論
レベル毎に１つ、で計４つのエントリを有する。 ２．３．推論発生 図３を参照すると、例示の実施例に関する詳細な説明の
目的上、ＩＤ２段が命令発生点になるものとする−−推
論的に発生できない推論命令はＩＤ２で停止している。
上記から、推論命令がＸパイプ内に発生される（浮動小
数点命令はＡＣ２のＦＰＵに発生される。

【００２５】推論レベルが最大より小さいとすれば、デ
コードされたブランチまたはフロートが利用両可能な解
明バッファ１０４に割り当てられる。割り当て後、推論
命令がＩＤ２からＸパイプ内へ発生される。推論実行
は、推論命令を越えた命令の推論発生と共に継続する。
推論命令がＩＤ２から発生すると、解明制御ロジック１
０２が命令と共に、チェックポイントベクトル１１１を
ＡＣ１、ＡＣ２及びＥＸにパイプ送りする。チェックポ
イントベクトルは次の２つのフィールドを含む： 割 当 チェックポイントレジスタＩＤ これに応じ、推論命令を実行するパイプ段（ＡＣ１、Ｅ
Ｘ）がその変更可能なリソースを、チェックポイントレ
ジスタＩＤによって指定されたチェックポイント設定レ
ジスタにチェックポイント設定する（3.２節参照）。チ
ェックポイントベクトルも、書込バッファ推論レベルロ
ジック２９ａに入力される（書込バッファはＡＣ２で割
り当てられる）。 ２．３．１．ブランチ 図２と図５を参照すれば、ブランチはＩＤ１でデコード
され、2.４節で述べた発生の制約を経て、ＩＤ２でＸパ
イプ内に発生される。ブランチ処理装置（図１ａの４
０）がＩＤ２で通知を受け、ブランチ解明バッファ１０
４（１つが利用可能な場合）にエントリを割り当て、推
論エラーの場合にパイプラインを修復するのに必要な情
報（４節参照）を記憶させる。

【００２６】上記のごとく、例示のアーキテクチャで
は、ブランチはＷＢで解明されることになっている。ま
た、Ｙパイプ内の続いて推論発生された命令（すなわち
Ｘパイプ内のブランチに隣接する命令）が何等かの結果
をレジスタファイルへ書き戻す前に、ブランチは解明さ
れるものとされている。 ３．３．２．浮動小数点 図２と図５を参照すれば、浮動小数点命令はＩＤ１でデ
コードされ、2.４節で述べた発生の制約を経て、ＩＤ２
でＸパイプ内に発生される。ＢＰＵがＩＤ２で通知を受
け、あるブランチ解明バッファ（１つが利用可能な場
合）を割り当て、推論エラーの場合にパイプラインを修
復するのに必要な情報（４節参照）を記憶させる。フロ
ートは推論実行において、発生の制約（2.５節参照）を
必要とする次の２つの問題をもたらす：（ａ）例外待ち
時間、及び（ｂ）例外順序。浮動小数点命令が浮動小数
点装置で実行を行う例外待ち時間中、レジスタファイル
への書き戻し（メモリへの書込は書込バッファ内にキュ
ー登録される）及び引き続くブランチの推論実行を含
め、推論発生された多数の整数命令が実行を完了するこ
とがある。そして例示のＸ８６ＩＳＡの場合、例外順序
を保持しておく必要がある。

【００２７】一部のフロートは例外を生じない（例え
ば、ＦＰＵ状態の問い合わせ）。これら誤りを生じない
浮動小数点命令は、通常の整数命令と同様に推論発生可
能な非浮動小数点命令として扱われる。 ２．４．影響されるリソース 推論発生された命令により推論命令の解明前に変更する
可能性があるプロセッサリソースはすべて、推論エラー
の場合にプロセッサの状態を修復可能なようにチェック
ポイント設定される。但し例示の実施例では、すべての
プロセッサリソースはチェックポイント設定されない−
−一般的なコードストリーム中に滅多に現れない選定命
令で使われるだはの一部のリソースはチェックポイント
設定されない。一部のプロセッサリソースをチェックポ
イント設定しないことから、推論ゼロレベル（ＳＬＺ）
命令とも称されるそれらの非チェックポイント設定命令
に対して、実行中非チェックポイント設定のプロセッサ
リソースを変更することがあるという発生制約が課せら
れる（2.５節参照）。それらのチェックポイント設定し
ないリソースを選定することは、リソースをチェックポ
イント設定するのに必要なロジックと一般的なコードス
トリーム中に命令が現れる頻度とに基づく設計上の得失
を含む−−つまり、推論発生できない（あるいは発生の
制約下でのみ発生可能な）非チェックポイント設定命令
のために実行パイプラインを停止させること、及び命令
に関連したチェックポイント設定及び修復に必要な追加
のリソース量に伴う性能上のペナルティを含む。当業者
であれば、設計上の異なる取捨選択が可能で、それぞれ
異なる発生の制約となることが分かるであろう。

【００２８】例示の実施例の場合、チェックポイント設
定されるプロセッサリソースは次の通りである：

【００２９】

【表１】 尚、ＡＣ装置内のＡＣ（アーキテクチャ）レジスタ（1.
１節参照）はチェックポイント設定されない−−これら
のレジスタは浮動小数点の例外後であるが、誤予測より
後でない時点で、（ＡＣレジスタも更新する一般的なレ
ジスタファイルの読取と書き戻しを通じ）リフレッシュ
するだけでよい。通常の命令の順序付けにより、ＥＸか
らＷＢへの（Ｘパイプ内における）どんなブランチ通過
も、隣り（Ｙパイプ）の推論発生命令によるＡＣレジス
タへの（ＷＢでの）いずれの書込も打ち切るタイミング
で解明される（これもＷＢ）ことが保証される。またレ
ジスタ変換装置は、チェックポイントレジスタを含め、
レジスタファイルに関する完全な論理−物理マッピング
を維持する（3.２節参照）。

【００３０】例示の実施例の場合、チェックポイント設
定されないプロセッサリソースは次の通りである：

【００３１】

【表２】 Ｘ８６ＩＳＡの場合、特殊レジスタはデバグ、制御、テ
スト、及びキャッシュ構成用のレジスタを含む。実行中
にこれらのリソースを変更する命令は、一定の制約下で
のみ推論発生可能である。 ２．４．発生の制約 例示の実施例の場合、以下の理由から一定の発生の制約
が必要である：（ａ）プロセッサの状態全体はチェック
ポイント設定されない、（ｂ）推論指令は、著しく異な
る推論実行条件を含む２種類の制御障害命令−−ブラン
チ（及びＵＣＯＦ）とフロート−−に対してサポートさ
れている。及び（ｃ）（浮動小数点の例外を含む）例外
は、プログラムの順序で扱われねばならない。図６のフ
ローチャートを参照すれば、例示の実施例の場合、推論
発生の要件を含め次の２種類の命令がデコー可能である
（２１０）：（ａ）推論命令、及び（ｂ）チェックポイ
ント設定されてないつまりＳＬＺ（推論レベルゼロ）の
命令。

【００３２】ブランチとフロートの場合（２２０）、推
論レベル（２２２）が４であれば、例示の実施例におい
ては最大の推論レベルに達しているので、未決着のブラ
ンチまたはフロートが撤収されるまで（あるいは推論エ
ラーがＩＤへの新たな命令取り出しを必要としそれがフ
ラッシュされるまで）、命令はＩＤ２に停止している。
最大の推論レベルに達していないと、ブランチがそれ以
上の制約なく発生し（２２４）、（そして推論レベルが
増加される）。フロート（２２６）は、未決着のブラン
チが存在しない（２２８）ときだけ発生する。尚、複数
のフロートが推論発生可能である−−例示のＦＰＵはＦ
ＩＦＯのロードキューを維持し、例外順序がＦＰＵで保
たれるのを保証している。要するに、例示の実施例にお
ける発生の制約は次の通りである：（ａ）ブランチ（ま
たはＵＣＯＦ）あるいはフロート発生の場合、推論レベ
ルは４より小さくなければならない、（ｂ）フロート
は、（ブランチ解明バッファ内に）未決着のブランチが
存在しないときだけ発生する、及び（ｃ）ＳＬＺ命令
は、推論レベルがゼロのときだけ発生される。当業者で
あれば、上記の発生の制約は設計上の選択の問題である
ことが分かるであろう。特に例示の実施例の場合、浮動
小数点命令の発生に関する制約は、解明バッファの管理
上の問題である。 ３．プロセッサの状態 推論実行中、プロセッサの状態は、（ａ）推論レベル制
御ロジックと（ｂ）チェックポイント設定ロジックを用
いて動的にチェックポイント設定される。このロジック
はブランチ処理装置、ＡＣ及びＥＸパイプ段（Ｘ及びＹ
パイプ）、並びに書込バッファに含まれている。本節の
目的上、書込バッファをパイプ段と称する。

【００３３】特に、推論レベル制御ロジックとチェック
ポイント設定ロジックはそれらパイプ段に分散され、Ｂ
ＰＵによって中央制御される。推論実行の結果は、
（ａ）チェックポイント設定されたレジスタファイル、
（ｂ）または書込バッファにストアされる。 ３．１．推論レベル 図５を参照すれば、例示の実施例において、ＢＰＵ４０
と書込バッファ２９はそれぞれ推論レベルロジック１０
６と２９ａを含む。ＢＰＵにおいて、推論レベルは解明
バッファ１０４内の有効ビットの関数である。推論レベ
ルロジックが有効ビットについて論理演算を行い、推論
レベルを求める−−新たな推論命令に対して解明バッフ
ァが利用可能な場合（推論レベルが４より小さい場合）
には、求めるのに各ビットのＡＮＤ演算が用いられ、一
方推論レベルゼロの命令が発生可能な場合には、求める
のに各ビットのＯＲ演算が用いられる。４つの有効ビッ
トすべてで４ビットのＳＰＥＣ（推論）ベクトルを形成
し、これがパイプライン修復ベクトルに含まれる。書込
バッファでは、推論レベルロジックがそこにキュー登録
された各推論書込毎に、推論レベルに対応した４ビット
の推論（ＳＰＥＣ）ベクトルを維持する。ＢＰＵからの
推論制御ベクトル１１０に応じて、書込バッファの推論
レベルロジック２９ａが適切な推論レベルを、撤収を待
っている各書込に割り当てる。

【００３４】ＡＣ１、ＡＣ２及びＥＸはそれぞれ、１つ
の４ビットＳＰＥＣベクトルをストア可能である。この
ベクトルが必要なのは、ＢＰＵによって維持される推論
レベル（すなわち解明バッファの４有効ビット）が、パ
イプラインの待ち時間のためＡＣ及びＥＸの推論レベル
と同じにならないことがあるからである。 ３．２．チェックポイント設定 図１を参照すれば、例示の実施例において、チェックポ
イントレジスタはレジスタ変換装置２５ａ内に含まれて
いる。チェックポイントレジスタの他、レジスタ変換装
置はレジスタ名称変更ハードウェアも含んでいる。図７
が、例示としてのチェックポイントの実施形態を示して
いる。レジスタの名称変更及びチェックポイント設定の
ため、変換制御レジスタ２００がレジスタ変換装置によ
って使われる。論理ＩＤレジスタ２１０が、論理レジス
タを物理レジスタにマップする。サイズレジスタ２１２
が、物理レジスタが割り付けられる論理レジスタのサイ
ズに対応したコードをストアする。現在レジスタ２１４
は、ある所定の論理レジスタについて最も最近割り付け
られたレジスタを示す。つまり、新しい物理レジスタが
割り当てられる毎に、対応する論理レジスタについてそ
れまで現在レジスタだった物理レジスタの現在ビットが
オフされ、新たに割り当てられたレジスタの現在ビット
がオンされる。従っていかなるときでも、現在レジスタ
２１４は８ビットがオンで、２４ビットがオフである。
各物理レジスタ毎に、未決着レジスタ２１６がその物理
レジスタに対する書込が未決着であるかどうかを示すビ
ットを有する。

【００３５】４つのチェックポイントレジスタ２１８つ
まりChkpnt0-Chkpnt3 が、チェックポイントが発生する
毎に、現在レジスタ２１４のコピーをストアするのに用
いられる。例示の実施例では、ブランチまたはフロート
がＡＣ１へ発生される都度、チェックポイントが発生す
る。チェックポイントレジスタ２１８は、回転方式で割
り当てられる。ＡＣ１におけるスタッフ及び命令ポイン
タのチェックポイント設定、またＥＸにおける状態コー
ド及びアプリケーションフラグのチェックポイント設定
も同様に扱われる（表１参照）。 ３．３．結果 図８及び図９は、推論書込の結果がメモリに撤収されな
いことを保証し、また推論的に書き込まれたデータを書
き込みバッファから除去する、書込バッファ推論レベル
ロジック（図５の２９ａ）の動作を示している。推論書
込の書き込みバッファ（図５の２９）に対する割当も、
図８に関連して本節で論じる−−推論書込の撤収につい
ては、図９に関連して４．１節で論じる。図８を参照す
れば、ブランチ（推論命令）がＩＤ２からＡＣに発生し
（３１０）、ＡＣ２で２つの書込バッファエントリＷＢ
１、ＷＢ２が割り当てられる（３１２）（本例では、予
測方向に推論発生された命令がメモリに対して２つの書
込動作を行う）。しかし、書込バッファエントリＷＢ
１、ＷＢ２に対する書込動作は推論的なので、書込の推
論レベルに応じ、ＳＰＥＣ〔ｊｋｌｍ〕ベクトルの推論
制御ビットのうち少なくとも１つが割当中に設定され
る。

【００３６】つまり、書込バッファエントリＷＢ１、Ｗ
Ｂ２はそれぞれ、（第１次の推論を示す）設定されたＳ
ＰＥＣ〔ｊ〕ビットを有する。書込バッファエントリＷ
Ｂ３、ＷＢ４はまだ割り当てられていないので、それら
の推論制御ビットはクリアされている。予測方向の推論
命令が実行され（３１４）、完了すると、割り当てられ
た書込バッファエントリＷＢ１、ＷＢ２への書込が行わ
れる。しかし、これらの書込の実行は推論的なので、撤
収シーケンスには、ＳＰＥＣビットがすべてクリアでな
ければ書込バッファエントリの撤収を防ぐゲート通過判
定を含め、推論実行の結果がメモリへ書き込まれるのを
防ぐべきである。第２レベルの推論も、別のブランチの
発生（３２０）と共に発生する。第２レベルの推論と
は、該当ブランチについて推論発生された命令の実行が
成功するのに、その予測（３２０）だけでなく、第１レ
ベルの予測（３１０）も正しくなければならないことを
意味する。第２レベルのブランチ発生（３２０）後、書
込バッファエントリＷＢ３がＡＣ２で割り当てられる
（３２２）。書込バッファエントリＷＢ３への書込は第
２レベルの推論なので、ｊとｋ両ＳＰＥＣ制御ビットが
セットされる。次いで、ブランチの予測方向の命令が発
生され、実行される（３２４）。

【００３７】第３レベルの推論も、最初のブランチ（３
１０）と第２レベルブランチ（３２０）の予測方向にお
ける別のブランチ発生（３３０）に関して示してある。 ４．解明／修復 解明と修復は下記を含む：（ａ）予測された目標アドレ
ス（ブランチとＵＣＯＦ）、予測された方向（ブラン
チ）、及びフロートを解明することを含むブランチ解
明、及び（ｂ）ブランチ（またはＵＣＯＦ）の誤予測あ
るいは浮動小数点の例外後に、チェックポイント設定さ
れたプロセッサリソースの回復を制御することを含むパ
イプラインの修復。ＣＯＦはその実際の目標アドレスが
計算されたとき（ＡＣ１）解明され、ブランチの場合、
方向の予測を解明するため条件の依存性が判定される。
浮動小数点命令は、それが誤りなく実行を完了したとき
解明される。例示の実施例の場合、ＣＯＦ命令は命令の
順序で解明される（ＣＯＦはフロートが未決着であって
も撤収が許される）。ブランチは、予測目標アドレスと
予測方向の両方を解明することによって解明される。つ
まりＢＰＵヒット（プリフェッチ時に予測されるブラン
チ）の場合、予測目標アドレスがＡＣ２で実際の（計算
された）目標アドレスと比較され、次いで予測方向がＥ
Ｘ／ＷＢで実際の方向と比較される。ＢＰＵミス（分岐
されないと予測されるかまたは割り振りされた）の場合
は、方向だけをＥＸ／ＷＢで解明する必要がある。

【００３８】ＵＣＯＦは、ＡＣ２における予測目標アド
レスと実際の目標アドレスとの比較を通じて有効化され
る。解明の順序を維持するのに方向の解明は必要ない
が、ＵＣＯＦの解明は未決着の推論命令がすべて解明さ
れることも必要とする。図５を参照すれば、修復が必要
ないようにブランチまたはフロートが解明されると、解
明制御ロジック１０２がＡＣ及びＥＸパイプ段と書込バ
ッファに解明ベクトル１１３を伝送する。このベクトル
は次の２つのフィールドを含む： 割当解除 Ｄ〔１：０〕指標 この解明ベクトルによって各パイプ段が４つのチェック
ポイントレジスタのうち１つを割当解除し、Ｄ指標が割
当解除するチェックポイントレジスタを識別する。 ４．１．順序外撤収 図９はブランチ推論命令が正しい予測と解明され（３４
０）、書込バッファエントリＷＢ１、ＷＢ２のメモリへ
の撤収を可能とすることを示す。つまり、すべての推論
書込バッファエントリＷＢ１−ＷＢ４のＳＰＥＣ〔ｊ〕
ビットがクリアされる（３４２）。いま書込バッファエ
ントリＷＢ１、ＷＢ２の推論制御ビットＳＰＥＣがすべ
てクリアされているので、これらの書込バッファエント
リをメモリへ撤収することができる。

【００３９】また図９は、第２レベルのブランチ（３２
０）が誤予測されたとき、第２及び第３レベルのブラン
チ命令から得られた書込バッファ内の推論書込に対して
修復が及ぼす影響も示している。誤予測ブランチの検出
（３５０）は、書込バッファエントリＷＢ３、ＷＢ４に
割り当てられた書込がまだ行われていなければ、これら
の書込は決して行われないことを意味する。それらの書
込が行われていれば（それらの書込バッファエントリは
未決着である）、そのデータはメモリに書き込まれるべ
きでない。従って、書込バッファエントリＷＢ３、ＷＢ
４はそれらの内容をメモリに撤収することなく、別の使
用のためクリアされねばならない。セットされたＳＰＥ
Ｃ〔ｋ〕ビットを有すると識別される（３５２）書込バ
ッファエントリは、ＷＢ３（第２レベルの推論）とＷＢ
４（第３レベルの推論）である。これらエントリの有効
ビットがクリアされ（３５４）、エントリＷＢ３、ＷＢ
４が再割当でき且つ撤収されないようになされる。撤収
ポインタは次に撤収されるべき書込バッファエントリＷ
Ｂ１−ＷＢ４の１つをそれぞれ指し、関連の撤収ポイン
タがエントリＷＢ３、ＷＢ４を指しているときは、それ
らエントリは（決して割り当てられないように）スキッ
プされる。これにより撤収ポインタは、書込バッファの
該当部分が空であれば、割当ポインタに「追いつく」こ
とができる。撤収プロセスにおける有効ビットの繰り返
しチェックは、空状態になったとき、安全に停止可能で
ある。 ４．２．１クロック修復 ブランチ（またはＵＣＯＦ）の誤予測あるいは浮動小数
点の例外後におけるパイプラインの修復は、チェックポ
イント設定された推論命令より後方の実行パイプライン
をフラッシュすること、及びその後チェックポイント設
定された物理レジスタを復帰させ、プロセッサの状態を
回復することを必要とする。例示のマイクロプロセッサ
は、誤予測されたブランチからの修復を１クロックで行
う。

【００４０】図５を参照すれば、解明制御ロジック１０
２はＡＣ及びＥＸパイプ段と書込バッファにパイプライ
ン修復ベクトル１１２を伝送することによって、推論エ
ラーのパイプライン修復を行う。このパイプライン修復
ベクトルは次の３つのフィールドを有する： ＳＰＥＣ〔３：０〕 修復 Ｒ〔１：０〕指標 パイプライン修復ベクトルがＡＣ及びＥＸパイプ段に対
して、現在の命令をフラッシュし、指標付けされたチェ
ックポイントレジスタから復帰することを指示する。さ
らに、４ビットのＳＰＥＣベクトルが書込バッファ推論
レベルロジック２９ａによって、そのＳＰＥＣ状態を調
節し、推論エラーの影響を受けた書込を無効化するのに
使われる。浮動小数点の例外後の修復は一般に実行パイ
プライン全体のフラッシュを必要とする一方、誤予測ブ
ランチの場合には、完了が許容されていたＥＸ内の対命
令及びＷＢ内の２つの命令をフラッシュすればよい。つ
まり、ＢＰＵが誤予測されたブランチを検出し、修復ベ
クトル１１２をＡＣ及びＥＸパイプ段に伝送してから１
クロック以内に、プロセッサの状態をそのブランチを通
り過ぎた命令の推論実行前の状態へ回復することによっ
て、実行パイプラインが補修される。

【００４１】例示の実施例において、浮動小数点の例外
の修復は誤予測されたブランチからの修復と比べ、１つ
の重要な点で異なって扱われる−−すなわちＡＣレジス
タが（回復された）レジスタファイルから再書込されね
ばならない。これは、ＡＣレジスタへの書込も行うレジ
スタファイルの読取及び書き戻しを、マイクロコード制
御下で行うことで達成される。ＡＣレジスタの上記の復
帰は、ブランチの場合必要ない。例示マイクロプロセッ
サのアーキテクチャ的特徴上、ＥＸＹ内の隣合う命令に
よる（ＡＣレジスタへの書込も行う）レジスタファイル
へのいかなる書き戻しより前に、ブランチがＷＢで解明
されねばならないからである。つまり、ＷＢで解明さ
れ、レジスタファイル（及びＡＣレジスタ）へ書込する
ＥＸＹで推論発生された命令と対にされる最悪ケースの
ブランチの場合、そのブランチがＢＰＵにより誤予測さ
れていると検出されると、ＥＸＹで推論発生された命令
を打ち切ることによって、書き戻しを防ぐ。このように
してブランチの場合、ＡＣレジスタと一般のレジスタフ
ァイルとの間の一貫性が保証され、１クロックでの修復
動作を可能としている。浮動小数点の例外の場合には、
一貫性として読取及び書き戻し動作がＡＣレジスタを更
新することを必要とし、これに追加の数クロックを要す
る。

【００４２】修復の特殊ケースは、目標の不一致の場合
である。分岐されると予測されたブランチ（またはＵＣ
ＯＦ予測）の場合、予測目標アドレスとＡＣ１で計算さ
れた実際の目標アドレスとの比較が不一致を示すと、Ｂ
ＰＵは直ちに目標不一致修復ベクトル１１４で目標の不
一致をＡＣに信号通知する−−ＥＸ及びＷＢ内の命令は
実行の完了が許容される。このベクトルは次の２つのフ
ィールドを含む： ＴＭＭ ＳＰＥＣ〔３：０〕 目標不一致ベクトルはＡＣに対して、現在の命令をフラ
ッシュし、それに従い４ビットのＳＰＥＣベクトルを用
いて推論状態を調整することを指示する。図５を参照す
れば、チェックポイントの復帰は、ブランチに関連した
チェックポイントレジスタ２１８を現在レジスタ２１４
にコピーし、ＩＰ／ＳＰと物理レジスタの状態をブラン
チの直前に存在した状態へ復帰することによって行われ
る。 ５．結論 以上本発明の詳細な説明をいくつか例示の実施例につい
て行ったが、当業者にとってはこれらの実施例の変形及
び代替の実施例が考えられるであろう。例えば、特定の
レジスタ構造、マッピング、ビット割当、及びその他の
実施詳細は、発明の詳細な説明を与えることを目的とし
てだけ記述されている。ロジックは一般にハードウェア
的意味で使われているが、マイクロコードやその他のソ
フトフェアルーチンを含む実施も同等と見なせる。ま
た、特定のアドレス命名（線形アドレス、実行アドレ
ス、セグメントアドレス、相対ベース他）はＸ８６アー
キテクチャで通常使われており、例示の実施例を説明す
る目的でのみ用いられている。

【００４３】ハードウェア及びソフトウェアロジック間
の得失に基づく各種の変形は、当業者にとって自明であ
ろう。本発明は、特許請求の範囲に記載に範囲内に入る
いずれの変形または代替実施例も包含するものである。

【図面の簡単な説明】

【図１】本発明による例示の超スカラー、超パイプライ
ン式マイクロプロセッサを示す。

【図２】Ｘ及びＹパイプを含む、本マイクロプロセッサ
の実行パイプラインの各段を示す。

【図３】Ｘ及びＹ実行パイプを介した命令の理想的な流
れを示す。

【図４】本マイクロプロセッサを用いた例示のプロセッ
サシステム設計を示す。

【図５】プリフェッチバッファ、プリフェッチャ、及び
ブランチ処理装置を示す。

【図６】例示の発生制約を含め、推論指令の発生を示す
流れ図。

【図７】レジスタ変換装置内の制御レジスタ、特に推論
実行をサポートするのに使われるチェックポイントレジ
スタを示す。

【図８】推論実行に関連した書込バッファの機能、特に
書込バッファの割当と解明（撤収または無効化）を示
す。

【図９】推論実行に関連した書込バッファの機能、特に
書込バッファの割当と解明（撤収または無効化）を示
す。

【符号の説明】

１０ プロセッサ ２０ ＣＰＵコア ２５ ＡＣ（アドレス計算）制御装置 ２５ａ レジスタ変換装置 ４０ ブランチ処理手段（装置）（ＢＰＵ） ２００ 変換制御手段（チェックポイントレジスタ） Ｘ、Ｙ 実行パイプライン ＩＤ 命令発生段 ＡＣ 中間処理段 ＥＸ 実行段 １０２ 解明制御ロジック １０４ 解明バッファ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 スチーヴン シー マクマハン アメリカ合衆国 テキサス州 75082 リ チャードソン ウインドメイア ドライヴ 3311 (72)発明者 ミルトン リー アメリカ合衆国 テキサス州 75070 マ ッキニィ スプリング ヒル ドライヴ 5913 (72)発明者 マーク エイ クワトロマニ アメリカ合衆国 テキサス州 75002 ア レンウィロウ ブルック 710 (72)発明者 マーク ダブリュー ハーヴィン アメリカ合衆国 テキサス州 75252 ダ ラス156 プレストン ロード 17601

Claims (10)

【特許請求の範囲】
1. 【請求項１】 命令発生段、実行段及び少なくとも１つ
   の中間処理段を含む実行パイプラインを備えたパイプラ
   イン式プロセッサであって、前記中間処理段と前記実行
   段が該当段における命令処理によって変更される変更可
   能なプロセッサリソースを含み、前記プロセッサがブラ
   ンチ命令を選択的に発生し、次いでブランチの予測方向
   におけるその後の命令を発生して推論処理するものにお
   いて： (a) ブランチ命令の方向を予測し、実際の予測ブラン
   チ方向が正しいかどうかを、前記実行段の最中あるいは
   その後に判定することによってブランチを解明するブラ
   ンチ処理手段； (b) 前記命令発生段を選択的に指示してブランチ命令
   を発生させ、次いでそのブランチ命令が解明される前
   に、ブランチの予測方向における少なくとも１つの推論
   命令を発生する推論制御手段； (c) 前記中間段またはその１つがブランチの解明前
   に、関連の変更可能なプロセッサリソースを少なくとも
   変更することによって推論命令を処理すること； (d) 前記実行段と少なくとも１つの前記中間段の各々
   について、チェックポイント設定手段が該当段に係わる
   変更可能なプロセッサリソースにチェックポイントを設
   定すること； (e) 前記推論制御手段が、ブランチ命令を処理する各
   段毎のチェックポイント設定手段に指示し、（ｉ）変更
   される変更可能なプロセッサリソースにチェックポイン
   トを設定させ、またブランチの誤った予測に応じて、
   （ii）対応するチェックポイント設定された変更可能な
   プロセッサリソースを用いプロセッサの状態を復帰して
   該当段を修復させることにより、推論命令の処理を制御
   すること；を備えたプロセッサ。
2. 【請求項２】 前記推論制御手段が各チェックポイント
   設定手段に次の３つのコマンドを選択的に与える請求項
   １に記載のプロセッサ：（ｉ）チェックポイント設定手
   段に指示し、変更される変更可能なプロセッサリソース
   を指定されたチェックポイントレジスタ内にチェックポ
   イント設定させるチェックポイントコマンド、及びブラ
   ンチの解明後、（ii）ブランチが正しく予測されている
   と解明された場合に、チェックポイント設定手段に指示
   し、指定されたチェックポイントレジスタの割当を解除
   させる解明コマンド、あるいは（ii）ブランチが誤って
   予測されていると解明された場合に、チェックポイント
   設定手段に指示し、指定されたチェックポイントレジス
   タからプロセッサの状態を復帰させる修復コマンド。
3. 【請求項３】 前記修復コマンドが各チェックポイント
   設定手段に伝送され、各チェックポイント設定手段がプ
   ロセッサ状態の復帰をほぼ同時に開始可能とする請求項
   ２に記載のプロセッサ。
4. 【請求項４】 前記推論制御手段が、発生されたが解明
   されていないブランチ命令数のカウントを維持すると共
   に、未決着の解明されていないブランチ命令の数が所定
   数に等しいと、前記命令発生段からのブランチ命令の発
   生を禁止する推論レベル手段を含む請求項１−３のいず
   れか一項に記載のプロセッサ。
5. 【請求項５】 命令が所定の発生制約に該当する場合
   は、前記推論制御手段からブランチの所定の方向におけ
   る推論命令の発生が禁止される請求項１乃至４のいずれ
   か一項に記載のプロセッサ。
6. 【請求項６】 少なくとも１つの段の前記チェックポイ
   ント設定手段が、対応する変更可能なプロセッサリソー
   スのサブセットだけをチェックポイント設定し、前記所
   定の発生制約が、該当段における命令の処理がチェック
   ポイント設定されていないプロセッサリソースを変更す
   る場合、前記推論制御手段が推論的であるどんな命令も
   発生しないようにすることである請求項５に記載のプロ
   セッサ。
7. 【請求項７】 命令発生段、実行段及び少なくとも１つ
   の中間処理段を含む実行パイプラインを備えたパイプラ
   イン式プロセッサで推論実行を実施する方法であって、
   前記中間処理段と前記実行段が該当段における命令処理
   によって変更される変更可能なプロセッサリソースを含
   み、前記プロセッサがブランチ命令を選択的に発生し、
   次いでブランチの予測方向におけるその後の命令を発生
   して推論処理するものにおいて： (a) ブランチ命令の方向を予測し、実際の予測ブラン
   チ方向が正しいかどうかを、前記実行段の最中あるいは
   その後に判定することによってブランチを解明するステ
   ップ； (b) 前記命令発生段を選択的に指示してブランチ命令
   を発生させ、次いでそのブランチ命令が解明される前
   に、ブランチの予測方向における少なくとも１つの推論
   命令を発生するステップ； (c) 少なくとも１つの前記中間段においてブランチの
   解明前に、関連の変更可能なプロセッサリソースを変更
   することを含め推論命令を処理するステップ； (d) 前記実行段と少なくとも１つの前記中間段の各々
   について、該当段に係わる変更可能なプロセッサリソー
   スにチェックポイントを設定するステップ；及び (e) ブランチ命令を処理する各段毎に、（ｉ）変更さ
   れる変更可能なプロセッサリソースにチェックポイント
   を設定し、またブランチの誤った予測に応じて、（ii）
   対応するチェックポイント設定された変更可能なプロセ
   ッサリソースを用いプロセッサの状態を復帰して該当段
   を修復することにより、推論命令の処理を制御するステ
   ップ；を含む推論実行の実施方法。
8. 【請求項８】 推論命令の処理を制御する前記ステップ
   が各段に次の３つのコマンドを選択的に与えることによ
   って行われる請求項７に記載の推論実行の実施方法：
   （ｉ）変更される変更可能なプロセッサリソースを指定
   されたチェックポイントレジスタ内にチェックポイント
   設定させるチェックポイントコマンド、及びブランチの
   解明後、（ii）ブランチが正しく予測されていると解明
   された場合に、指定されたチェックポイントレジスタの
   割当を解除させる解明コマンド、あるいは（ii）ブラン
   チが誤って予測されていると解明された場合に、指定さ
   れたチェックポイントレジスタからプロセッサの状態を
   復帰させる修復コマンド。
9. 【請求項９】 前記修復コマンドが各段に伝送され、格
   段の各修復をほぼ同時に開始可能とする請求項８に記載
   の推論実行の実施方法。
10. 【請求項１０】 発生されたが解明されていないブラン
    チ命令数のカウトを維持すると共に、未決着の解明され
    ていないブランチ命令の数が最大数に等しいと、前記命
    令発生段からのブランチ命令の発生を禁止するステップ
    をさらに含む請求項７乃至９のいずれか一項に記載の推
    論実行の実施方法。