JPH07160347A - Reference current circuit and reference voltage circuit - Google Patents
Reference current circuit and reference voltage circuitInfo
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- JPH07160347A JPH07160347A JP5308162A JP30816293A JPH07160347A JP H07160347 A JPH07160347 A JP H07160347A JP 5308162 A JP5308162 A JP 5308162A JP 30816293 A JP30816293 A JP 30816293A JP H07160347 A JPH07160347 A JP H07160347A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、基準電流回路および基
準電圧回路に関し、特に、アーリー電圧を打ち消し、低
電圧かつ、低電流で動作する正の温度特性を持つ基準電
流回路および基準電圧回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a reference current circuit and a reference voltage circuit, and more particularly to a reference current circuit and a reference voltage circuit which cancel an early voltage, operate at a low voltage and a low current and have a positive temperature characteristic. .
【０００２】[0002]
【従来の技術】従来の正の温度特性を持つ基準電流回路
（ＰＴＡＴ：ｐｒｏｐｏｒｔｉｏｎａｌ ｔｏ ａｂｓ
ｏｌｕｔｅ ｔｅｍｐｅｒａｔｕｒｅ）は、図１２に示
すように、カレント・ミラー・トランジスタの一方のト
ランジスタのエミッタに抵抗を挿入したワイドラー・カ
レント・ミラーを用いる回路が、ＩＥＥＥ Ｊｏｕｒｎ
ａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔ
ｓ，ＶＯＬ．ＳＣ−２２，Ｎｏ．６，ｐｐ．１１３９−
１１４３，Ｄｅｃ．１９８７に詳しく紹介されている。2. Description of the Related Art A conventional reference current circuit (PTAT: proportional to abs) having a positive temperature characteristic.
As shown in FIG. 12, a circuit using a Widlar current mirror in which a resistor is inserted into the emitter of one of the current mirror transistors is an IEEE Journal.
al of Solid-State Circuit
s, VOL. SC-22, No. 6, pp. 1139-
1143, Dec. It was introduced in detail in 1987.
【０００３】図１２において、トランジスタＱ５はエミ
ッタ面積比が単位トランジスタのエミッタ面積の２倍と
なっている。これにより、トランジスタＱ２に流れるト
ランジスタＱ３，Ｑ４の２つのトランジスタのベース電
流と等しい電流値をトランジスタＱ１に流し込んで、ト
ランジスタＱ１，Ｑ２から構成されているカレント・ミ
ラー回路のミラー比を等しくしているとともに、トラン
ジスタＱ１とＱ２のそれぞれのエミッタ・コレクタ間電
圧ほぼ等しくし、ベース幅変調（アーリー電圧効果）が
現れないように機能している。In FIG. 12, the emitter area ratio of the transistor Q5 is twice the emitter area of the unit transistor. As a result, a current value equal to the base currents of the two transistors Q3 and Q4 flowing in the transistor Q2 is flown into the transistor Q1 to make the mirror ratio of the current mirror circuit composed of the transistors Q1 and Q2 equal. At the same time, the emitter-collector voltages of the transistors Q1 and Q2 are made substantially equal to each other so that the base width modulation (Early voltage effect) does not appear.
【０００４】単位トランジスタのベース電圧とコレクタ
電流の関係は、指数則が成り立ち、ベース幅変調を無視
すれば、以下に示す数式１が得られる。The relationship between the base voltage and collector current of a unit transistor is an exponential law, and if base width modulation is ignored, the following formula 1 can be obtained.
【０００５】[0005]
【数１】 [Equation 1]
【０００６】ここで、ＶT は熱電圧であり、ＶT ＝ｋＴ
／ｑと表される。ただし、ｋはボルツマン定数、Ｔは絶
対温度、ｑは単位電子電荷である。また、Ｉs はトラン
ジスタの飽和電流、Ｋi は単位トランジスタに対するの
エミッタ面積比である。Where V T is the thermal voltage and V T = kT
/ Q. Here, k is the Boltzmann constant, T is the absolute temperature, and q is the unit electronic charge. I s is the saturation current of the transistor, and K i is the emitter area ratio of the unit transistor.
【０００７】トランジスタＱ１のエミッタ面積比はＫ1
倍にしているので、以下に示す数式２が成り立つ。The emitter area ratio of the transistor Q1 is K 1
Since it is doubled, the following Equation 2 is established.
【０００８】[0008]
【数２】 [Equation 2]
【０００９】尚、ここでは、簡単のために、ｎｐｎトラ
ンジスタの電流増幅率αFnは１としてある。For simplicity, the current amplification factor α Fn of the npn transistor is 1 here.
【００１０】上記数式２より、以下に示す数式３が得ら
れる。From the above equation 2, the following equation 3 is obtained.
【００１１】[0011]
【数３】 [Equation 3]
【００１２】良く知られているように、熱電圧ＶT の温
度特性は＋３，３３３ｐｐｍ／℃であるから、抵抗Ｒの
温度特性が＋３，３３３ｐｐｍ／℃以下であれば、Ｉ1
の温度特性は正となり、温度に比例する電流が得られ
る。＋３，３３３ｐｐｍ／℃以下の温度特性の抵抗は、
通常の半導体プロセスにおいては、容易に得られる値で
ある。従って、正の温度特性を持つ基準電流回路（ＰＴ
ＡＴ）が得られる。As is well known, since the temperature characteristic of the thermal voltage V T is +3,333 ppm / ° C., if the temperature characteristic of the resistor R is +3,333 ppm / ° C. or less, then I 1
The temperature characteristic of is positive and a current proportional to temperature is obtained. The resistance of the temperature characteristic of + 3,333ppm / ℃ or less is
It is a value that can be easily obtained in a normal semiconductor process. Therefore, the reference current circuit (PT
AT) is obtained.
【００１３】この他のＰＴＡＴ回路は、ＩＥＥＥ Ｊｏ
ｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃ
ｕｉｔｓ，ＶＯＬ．ＳＣ−２２，Ｎｏ．６，ｐｐ．１１
３９−１１４３，Ｄｅｃ．１９８７に詳しいが、いずれ
も、ワイドラー・カレント・ミラーを基本構成要素に持
つ。Another PTAT circuit is an IEEE Jo
internal of Solid-State Circ
units, VOL. SC-22, No. 6, pp. 11
39-1143, Dec. Although detailed in 1987, each has a Widlar current mirror as a basic component.
【００１４】[0014]
【発明が解決しようとする課題】このように、従来の基
準電流回路では、低電圧動作が可能であるが、基準電圧
回路への変更あるいは基準電圧回路との共用化は回路規
模を比較的小さいままで行うのは難しい。As described above, the conventional reference current circuit can operate at a low voltage, but the circuit scale is comparatively small when the reference voltage circuit is changed or shared with the reference voltage circuit. It's hard to do.
【００１５】[0015]
【課題を解決するための手段】本発明の基準電圧回路お
よび基準電圧回路は、ナガタ・カレント・ミラー回路を
２個、コンプリメンタリに接続してなる。The reference voltage circuit and the reference voltage circuit of the present invention are composed of two Nagata current mirror circuits connected in a complementary manner.
【００１６】[0016]
【実施例】図１に、本発明に係る基準電流回路の１実施
例を示す回路図を示す。グラウンドと電源ＶＣＣに対し
て、カレント・ミラー回路をコンプリメンタリに、か
つ、点対称にもつ。具体的には、第１のトランジスタＱ
１及び第２のトランジスタＱ２を備えた第１の定電流回
路（カレント・ミラー回路）と、第１の定電流回路及び
電源ＶＣＣに接続され、第３のトランジスタＱ３及び第
４のトランジスタＱ４を備えた第２の定電流回路（カレ
ント・ミラー回路）とを有し、第１の定電流回路及び第
２の定電流回路とが互いに電源ＶＣＣ及びグラウンドに
対して、コンプリメンタリに、かつ、点対称に配置され
ている。FIG. 1 is a circuit diagram showing one embodiment of a reference current circuit according to the present invention. The current mirror circuit is complementary and has point symmetry with respect to the ground and the power supply VCC. Specifically, the first transistor Q
A first constant current circuit (current mirror circuit) including the first and second transistors Q2, a first constant current circuit and a power supply VCC, and a third transistor Q3 and a fourth transistor Q4 And a second constant current circuit (current mirror circuit), and the first constant current circuit and the second constant current circuit are complementary to each other with respect to the power supply VCC and the ground, and are point-symmetrical. It is arranged.
【００１７】トランジスタＱ１のベースとコレクタが第
１の抵抗Ｒ1 を介して接続され、トランジスタＱ３のベ
ースとコレクタが第２の抵抗Ｒ2 を介して接続され、第
２のトランジスタＱ２のベースとトランジスタＱ１のコ
レクタとが接続され、トランジスタＱ４のベースとトラ
ンジスタＱ３のコレクタとが接続され、トランジスタＱ
１のエミッタは所定の面積をもち、トランジスタＱ２の
エミッタの面積はトランジスタＱ１のエミッタの面積の
自然対数の底ｅ（ｅ＝２．７１８２８）倍であり、トラ
ンジスタＱ１，Ｑ２がいずれもエミッタ接地されてい
る。The base and collector of the transistor Q1 are connected via the first resistor R 1 , the base and collector of the transistor Q3 are connected via the second resistor R 2 , and the base of the second transistor Q2 and the transistor are connected. The collector of Q1 is connected, the base of transistor Q4 is connected to the collector of transistor Q3, and transistor Q3 is connected.
The emitter of 1 has a predetermined area, the area of the emitter of the transistor Q2 is the base e (e = 2.771828) times the natural logarithm of the area of the emitter of the transistor Q1, and both the transistors Q1 and Q2 are grounded. ing.
【００１８】このカレント・ミラー回路を抜き出し、ｎ
ｐｎトランジスタで構成した場合を例に、図２に示す。
このカレント・ミラー回路は特公昭４６−１６４６３に
示された回路であり、カレント・ミラー回路としての特
徴が顕著に現れるように、抵抗Ｒ1 以外は零に設定して
ある。このカレント・ミラー回路は、ワイドラー・カレ
ント・ミラー回路と区別するために、ナガタ・カレント
・ミラー回路と呼ぶ。This current mirror circuit is extracted and n
FIG. 2 shows an example of the configuration of a pn transistor.
This current mirror circuit is the circuit shown in Japanese Examined Patent Publication No. 46-16463, and the resistors other than the resistor R 1 are set to zero so that the characteristics of the current mirror circuit are conspicuous. This current mirror circuit is called a Nagata current mirror circuit to distinguish it from the Widlar current mirror circuit.
【００１９】図２より、以下に示す数式４、数式５、数
式６の関係式が得られる。From FIG. 2, the following relational expressions of Equations 4, 5, and 6 are obtained.
【００２０】[0020]
【数４】 [Equation 4]
【００２１】[0021]
【数５】 [Equation 5]
【００２２】[0022]
【数６】 [Equation 6]
【００２３】上記数式４、数式５から上記数式６を解く
と、以下に示す数式７が得られる。By solving the above equation 6 from the above equations 4 and 5, the following equation 7 is obtained.
【００２４】[0024]
【数７】 [Equation 7]
【００２５】ナガタ・カレント・ミラーの特性図を図３
に示す。ここで、基準電流Ｉ1 に対して、ミラー電流Ｉ
2 はピーク特性を持つ。FIG. 3 is a characteristic diagram of the Nagata current mirror.
Shown in. Here, with respect to the reference current I 1 , the mirror current I
2 has a peak characteristic.
【００２６】以上の回路解析はｐｎｐトランジスタから
構成されるナガタ・カレント・ミラー回路にも適用され
る。したがって、ナガタ・カレント・ミラー回路をコン
プリメンタリに接続すると、図４に示す様に、ｎｐｎト
ランジスタから構成されるナガタ・カレント・ミラー回
路には実線で示されるＩ1 −Ｉ2 特性が、ｐｎｐトラン
ジスタから構成されるナガタ・カレント・ミラー回路に
は波線で示されるＩ2−Ｉ1 特性が得られ、回路の安定
点としては、Ｉ1 ＝Ｉ2 の直線との交点が原点を含め２
点定まる。回路が起動すれば、原点から離れ、正規の動
作点へと移行し回路は安定化する。The above circuit analysis is also applied to the Nagata current mirror circuit composed of pnp transistors. Therefore, when the Nagata current mirror circuit is connected in a complementary manner, as shown in FIG. 4, the Nagata current mirror circuit composed of npn transistors has the I 1 -I 2 characteristic indicated by the solid line from the pnp transistor. The constructed Nagata current mirror circuit obtains the I 2 -I 1 characteristic indicated by the broken line, and the stable point of the circuit is 2 at the intersection with the straight line of I 1 = I 2 including the origin.
The point is fixed. When the circuit starts up, it moves away from the origin, moves to the normal operating point, and the circuit stabilizes.
【００２７】図１において、抵抗Ｒ1 ，Ｒ2 を等しく
し、かつ、抵抗Ｒ1 ，Ｒ2 での電圧降下が実質的に熱電
圧ＶT （常温で約２６ｍＶ）に設定すれば、コンプリメ
ンタリな２つのナガタ・カレント・ミラー回路は、いず
れもピーク点が動作点となるから、電源電圧が変化し
て、ベース幅変調効果により、アーリー電圧で決定され
る電流値の変動が生じても、互いに相殺され、電流値は
一定値となる。すなわち、本発明請求項２に示される基
準電流回路はアーリー電圧の影響を受けずらくなってい
る。また、図１２に示す従来回路と比較すると、消費電
流は半分となっている。また、図１に示す回路は、図１
２に示す回路と同様に、低電圧動作が可能である。 次
に、図５は、本発明に係る基準電圧回路の一実施例を示
す回路図である。In FIG. 1, if the resistors R 1 and R 2 are made equal and the voltage drop across the resistors R 1 and R 2 is set to be substantially the thermal voltage V T (about 26 mV at room temperature), a complementary condition is obtained. Since the two Nagata current mirror circuits operate at the peak point in both cases, even if the power supply voltage changes and the base width modulation effect causes a change in the current value determined by the early voltage, These are offset and the current value becomes a constant value. That is, the reference current circuit according to the second aspect of the present invention is not easily affected by the early voltage. Further, compared with the conventional circuit shown in FIG. 12, the current consumption is halved. In addition, the circuit shown in FIG.
As with the circuit shown in FIG. 2, low voltage operation is possible. Next, FIG. 5 is a circuit diagram showing an embodiment of the reference voltage circuit according to the present invention.
【００２８】回路構成は図１の基準電流回路を基にし
て、抵抗Ｒ1 とトランジスタＱ４のコレクタとの間に第
３の抵抗Ｒ3 が接続され、抵抗Ｒ3 とトランジスタＱ４
のコレクタとの間の出力電圧ＶREF を取り出すように構
成されている。The circuit configuration is based on the reference current circuit shown in FIG. 1. A third resistor R 3 is connected between the resistor R 1 and the collector of the transistor Q4, and the resistor R 3 and the transistor Q4 are connected.
Is configured to take out the output voltage V REF to and from the collector.
【００２９】トランジスタＱ１，Ｑ２のベース・エミッ
タ間電圧の差電圧ΔＶBEは、Ｉ1 ＝Ｉ2 の条件で上記数
式４から上記数式６を解くと、以下に示すような数式８
が得られる。The differential voltage ΔV BE between the base-emitter voltages of the transistors Q1 and Q2 can be expressed by the following equation 8 by solving the above equations 4 to 6 under the condition of I 1 = I 2.
Is obtained.
【００３０】[0030]
【数８】 [Equation 8]
【００３１】上述したように、ワイドカラー・カレント
・ミラー回路の場合と同様に、ΔＶBEは正の温度特性を
持つ。したがって、ワイドカラー基準電圧回路で議論さ
れるように、トランジスタのＶBEの負の温度特性（およ
そ−２．３ｍＶ／℃）とで、図５に示す基準電圧回路の
出力電圧ＶREF の温度特性も、正，負、あるいは、適当
なウェイト付けをすれば零に設定できる。特に、図５に
示す基準電圧回路の出力電圧ＶREF1の温度特性を零とす
るには、抵抗Ｒ1 とＲ2 の比をおよそ２３に設定すれば
良い。As described above, ΔV BE has a positive temperature characteristic, as in the wide color current mirror circuit. Therefore, as discussed in the wide color reference voltage circuit, the negative temperature characteristic of the V BE of the transistor (about −2.3 mV / ° C.) and the temperature characteristic of the output voltage V REF of the reference voltage circuit shown in FIG. Can be positive, negative, or set to zero with appropriate weighting. In particular, in order to make the temperature characteristic of the output voltage V REF1 of the reference voltage circuit shown in FIG. 5 zero, the ratio of the resistors R 1 and R 2 may be set to about 23.
【００３２】図６において、図５の構成に加えて、さら
に第４の抵抗Ｒ4 を、抵抗Ｒ2 とトランジスタＱ２のコ
レクタとの間に接続し、第４の抵抗Ｒ4 とトランジスタ
Ｑ２のコレクタとの間の出力電圧ＶREF2を取り出すよう
に構成されている。抵抗Ｒ4を挿入すると、電源電圧Ｖ
ＣＣに対する基準電圧ＶREF2（出力電圧）が得られる。
基準電圧ＶREF2の温度特性は、基準電圧ＶREF1とは独立
に設定でき、基準電圧ＶREF1（出力電圧）と同様に、
正，負、あるいはＲ4 とＲ3 との比を２３に設定すれば
零に設定できる。6, in addition to the configuration of FIG. 5, a fourth resistor R 4 is further connected between the resistor R 2 and the collector of the transistor Q2, and the fourth resistor R 4 and the collector of the transistor Q2 are connected. And an output voltage V REF2 between and. Inserting the resistor R 4 causes the power supply voltage V
A reference voltage V REF2 (output voltage) for CC is obtained.
Temperature characteristic of the reference voltage V REF2 can be set independently of the reference voltage V REF1, similarly to the reference voltage V REF1 (output voltage),
It can be set to zero by setting positive, negative, or the ratio of R 4 and R 3 to 23.
【００３３】図７は、ＭＯＳナガタ・カレント・ミラー
回路を示した図である。これは、図２の定電流回路にお
いてトランジスタをＭＯＳトランジスタに換えたもので
ある。FIG. 7 is a diagram showing a MOS Nagata current mirror circuit. This is obtained by replacing the transistor in the constant current circuit of FIG. 2 with a MOS transistor.
【００３４】第１のＭＯＳトランジスタＭ１及び第２の
ＭＯＳトランジスタＭ２を備え，ＭＯＳトランジスタＭ
１のゲートとドレインが第１の抵抗Ｒ1 を介して接続さ
れ、トランジスタＭ２のゲートとトランジスタＭ１のド
レインとが接続されている。The first MOS transistor M1 and the second MOS transistor M2 are provided, and the MOS transistor M
The gate and the drain of 1 are connected via the first resistor R 1 , and the gate of the transistor M2 and the drain of the transistor M1 are connected.
【００３５】ＭＯＳトランジスタのドレイン電流とゲー
ト・ソース間電圧の関係は、ＭＯＳトランジスタが飽和
領域で動作しており、２乗則が成り立ち、チャネル長変
調と基板効果を無視すれば、以下に示す数式９と表せ
る。Regarding the relationship between the drain current and the gate-source voltage of a MOS transistor, if the MOS transistor is operating in the saturation region and the square law is established, and channel length modulation and the substrate effect are ignored, the following equation is obtained. It can be expressed as 9.
【００３６】[0036]
【数９】 [Equation 9]
【００３７】ここで、Ｋi は単位ＭＯＳトランジスタに
対するトランジスタの能力比、βn＝μn （Ｃox／２）
（Ｗ／Ｌ）はｎチャネルトランジスタのトランスコンダ
クタンスパラメータであり、μn はｎチャネルトランジ
スタのキャリアの実効モビリティ、Ｃoxは単位面積当た
りのゲート酸化膜容量、Ｗ，Ｌはそれぞれ、ゲート幅、
ゲート長、ＶTHはスレッシュホールド電圧である。Here, K i is the transistor capacity ratio to the unit MOS transistor, β n = μ n (Cox / 2)
(W / L) is the transconductance parameter of the n-channel transistor, μ n is the effective carrier mobility of the n-channel transistor, C ox is the gate oxide film capacitance per unit area, W and L are the gate widths, and
The gate length, V TH, is the threshold voltage.
【００３８】図７より、以下に示す数式１０、数式１
１、数式１２が得られる。From FIG. 7, the following equations 10 and 1 are shown.
1 and Equation 12 are obtained.
【００３９】[0039]
【数１０】 [Equation 10]
【００４０】[0040]
【数１１】 [Equation 11]
【００４１】[0041]
【数１２】 [Equation 12]
【００４２】上記数式１０，数式１１から上記数式１２
を解くと、以下に示すような数式１３が得られ、ＩD1と
ＩD2の関係が求まる。ここで、ＩD1、ＩD2はＭＯＳトラ
ンジスタＭ１，Ｍ２におけるドレイン電流をいう。尚、
図７ではＩ1 、Ｉ2 として図示されている。From Equations 10 and 11 to Equation 12
By solving, the following equation 13 is obtained, and the relationship between I D1 and I D2 is obtained. Here, I D1 and I D2 mean drain currents in the MOS transistors M1 and M2. still,
In FIG. 7, it is shown as I 1 and I 2 .
【００４３】[0043]
【数１３】 [Equation 13]
【００４４】上記数式１３をＩD2で微分し、（ｄＩD2／
ｄＩD1）＝０とすると、以下に示す数式１４が得られ
る。[Mathematical formula-see original document] The above equation 13 is differentiated by I D2 , and (dI D2 /
When dI D1 ) = 0, the following Expression 14 is obtained.
【００４５】[0045]
【数１４】 [Equation 14]
【００４６】上記数式１４の最初のＩD1の値の時には、
ＩD2＝０となり、第二項のＩD1の値の場合に、ＩD2はピ
ーク値を取る。ＩD2のピーク値は、以下に示す数式１５
となる。At the first value of I D1 in the above equation 14,
I D2 = 0, and I D2 takes a peak value in the case of the value of I D1 in the second term. The peak value of I D2 is calculated by the following mathematical formula 15.
Becomes
【００４７】[0047]
【数１５】 [Equation 15]
【００４８】従って、ＩD1＝Ｉ1 ，ＩD2＝Ｉ2 とおく
と、Ｉ1 とＩ2 の関係は図８に示されるようになる。Ｍ
ＯＳナガタ・カレント・ミラー回路でも、期待通りにピ
ーク特性が現れる。又、トランスコンダクタンス・パラ
メータβn の温度依存性は以下の数式１６で表される。Therefore, when I D1 = I 1 and I D2 = I 2 are set, the relationship between I 1 and I 2 is as shown in FIG. M
Even in the OS Nagata current mirror circuit, the peak characteristic appears as expected. The temperature dependence of the transconductance parameter β n is expressed by the following mathematical formula 16.
【００４９】[0049]
【数１６】 [Equation 16]
【００５０】ここで、βn0は温度Ｔ0 でのβn の値であ
り、３００Ｋにおいては、βn の微分温度係数（ＴＣF
（βn ））は、−５，０００ｐｐｍ／℃となり、熱電圧
ＶTのＴＣF （ＶT ）とは符号が逆で絶対値は１．５倍
となっている。しかし、Here, β n0 is the value of β n at temperature T 0 , and at 300 K, the differential temperature coefficient (TC F of β n
(Beta n)) is, -5,000ppm / ℃, and the absolute value sign is in contrary to the TC F (V T) of the thermal voltage V T has a 1.5-fold. But,
【数１４】およびAnd
【数１５】を見れば、わかるように、本発明の基準電流
回路では、ドレイン電流は、βn の逆数に比例する。し
たがって、ＴＣF （１／βn ）は３００Ｋにおいては、
＋５，０００ｐｐｍ／℃となり、正の温度特性をもたせ
られる。As can be seen from the equation, the drain current is proportional to the inverse of β n in the reference current circuit of the present invention. Therefore, TC F (1 / β n ) is 300K,
It becomes +5,000 ppm / ° C, and can have a positive temperature characteristic.
【００５１】図９は本発明に係る基準電流回路に他の実
施例を示す回路図である。図９において、この基準電流
回路は、図１の定電流回路においてトランジスタをＭＯ
Ｓトランジスタに換えたものである。具体的には、第１
のＭＯＳトランジスタＭ１及び第２のＭＯＳトランジス
タＭ２を備えた第１の定電流回路と、該第一の定電流回
路及び電源ＶＤＤに接続され、第３のＭＯＳトランジス
タＭ３及び第４のＭＯＳトランジスタＭ４を備えた第２
の定電流回路とを有し、前記第１の定電流回路及び前記
第２の定電流回路とが互いに電源ＶＤＤ及びグラウンド
に対して、コンプリメンタリに、かつ、点対称に配置さ
れている。FIG. 9 is a circuit diagram showing another embodiment of the reference current circuit according to the present invention. In FIG. 9, this reference current circuit is the same as the constant current circuit of FIG.
This is an S-transistor. Specifically, the first
Connected to the first constant current circuit including the MOS transistor M1 and the second MOS transistor M2, the first constant current circuit and the power supply VDD, and connecting the third MOS transistor M3 and the fourth MOS transistor M4. Second equipped
Constant current circuit, and the first constant current circuit and the second constant current circuit are arranged in a complementary and point symmetrical manner with respect to the power supply VDD and the ground.
【００５２】ＭＯＳトランジスタＭ１のゲートとドレイ
ンが第１の抵抗Ｒ1 を介して接続され、ＭＯＳトランジ
スタＭ３のゲートとドレインが第２の抵抗Ｒ2 を介して
接続される。ＭＯＳトランジスタＭ２のゲートとＭＯＳ
トランジスタＭ１のドレインとが接続され、ＭＯＳトラ
ンジスタＭ４のゲートとＭＯＳトランジスタＭ３のドレ
インとが接続され、ＭＯＳトランジスタＭ１，Ｍ２のソ
ースがいずれも接地されている。The gate and drain of the MOS transistor M1 are connected via the first resistor R 1 , and the gate and drain of the MOS transistor M3 are connected via the second resistor R 2 . Gate of MOS transistor M2 and MOS
The drain of the transistor M1 is connected, the gate of the MOS transistor M4 is connected to the drain of the MOS transistor M3, and the sources of the MOS transistors M1 and M2 are both grounded.
【００５３】図９に示した基準電圧回路では、上記した
ように、Ｉ1 ＝Ｉ2 とする必要があるが、上記数式１５
により、Ｋ1 ＝４に設定すれば良い。即ち、ＭＯＳトラ
ンジスタＭ１のゲートのＷ／ＬとＭＯＳトランジスタＭ
２のゲートのＷ／Ｌとの比が４ということである。この
時に、上記数式１３により、Ｉ1 （＝Ｉ2 ）は正の温度
特性をもつ。In the reference voltage circuit shown in FIG. 9, it is necessary to set I 1 = I 2 as described above.
Therefore, K 1 = 4 may be set. That is, the W / L of the gate of the MOS transistor M1 and the MOS transistor M
That is, the ratio of W / L of the gate of 2 is 4. At this time, according to the above equation 13, I 1 (= I 2 ) has a positive temperature characteristic.
【００５４】図１０および図１１は本発明に係る基準電
圧回路の他の実施例を示す回路図である。図１０におい
て、回路構成は図９の基準電流回路を基にして、抵抗Ｒ
1 とＭＯＳトランジスタＭ４のドレインとの間に第３の
抵抗Ｒ3 が接続され、抵抗Ｒ3 とＭＯＳトランジスタＭ
４のドレインとの間の出力電圧ＶREF1を取り出すように
構成されている。10 and 11 are circuit diagrams showing another embodiment of the reference voltage circuit according to the present invention. 10, the circuit configuration is based on the reference current circuit of FIG.
The third resistor R 3 is connected between 1 and the drain of the MOS transistor M 4, and the resistor R 3 and the MOS transistor M 4 are connected.
It is configured to take the output voltage V REF1 with the drain of the No. 4 drain.
【００５５】図１１において、図１０の構成に加えて、
さらに第４の抵抗Ｒ4 を、抵抗Ｒ2とＭＯＳトランジス
タＭ２のドレインとの間に接続し、第４の抵抗Ｒ4 とＭ
ＯＳトランジスタＭ２のドレインとの間の出力電圧Ｖ
REF2を取り出すように構成されている。11, in addition to the configuration of FIG.
Furthermore, a fourth resistor R 4 is connected between the resistor R 2 and the drain of the MOS transistor M2, and the fourth resistor R 4 and M 4 are connected.
Output voltage V between the drain of the OS transistor M2
It is configured to take out REF2 .
【００５６】図１０から、以下に示すように数式１７が
得られるFrom FIG. 10, Equation 17 is obtained as shown below.
【００５７】[0057]
【数１７】 [Equation 17]
【００５８】ＭＯＳトランジスタのスレッシュホールド
電圧の温度特性は、低スレッシュホールド電圧（ＶTH＝
０．７Ｖ）のプロセスではおよそ−２．３ｍＶ／℃とな
り、ほぼバイポーラ・トランジスタのＶBEの温度特性と
等しい。したがって、図１０の回路においては、抵抗Ｒ
2 での電圧降下Ｉ1 Ｒ1 は正の温度特性を持ち、ＭＯＳ
トランジスタＭ１のスレッシュホールド電圧は負の温度
特性を持つ。従って、基準電圧出力回路の出力電圧Ｖ
REF1は、両者のウェイト付けで正，負、あるいは零に設
定できる。このことは、図１１に示す基準電圧出力回路
の出力電圧ＶREF1およびＶREF2についても同様である。The temperature characteristic of the threshold voltage of the MOS transistor is the low threshold voltage (V TH =
In the process of 0.7 V), it becomes about -2.3 mV / ° C., which is almost equal to the temperature characteristic of V BE of the bipolar transistor. Therefore, in the circuit of FIG.
Voltage drop I 1 R 1 in 2 has a positive temperature characteristic, MOS
The threshold voltage of the transistor M1 has a negative temperature characteristic. Therefore, the output voltage V of the reference voltage output circuit
REF1 can be set to positive, negative, or zero by weighting both. The same applies to the output voltages V REF1 and V REF2 of the reference voltage output circuit shown in FIG.
【００５９】[0059]
【発明の効果】以上説明したように、本発明の基準電流
回路および基準電圧回路は、アーリー電圧を打ち消し、
低電圧かつ、低電流で動作する正の温度特性を持つ基準
電流回路および基準電圧回路を実現できる効果がある。As described above, the reference current circuit and the reference voltage circuit of the present invention cancel the early voltage,
There is an effect that it is possible to realize a reference current circuit and a reference voltage circuit that have a positive temperature characteristic and that operate at low voltage and low current.
【図１】本発明に係る基準電流回路の１実施例を示す図
である。FIG. 1 is a diagram showing one embodiment of a reference current circuit according to the present invention.
【図２】本発明に係る基準電流回路を構成する基本定電
流回路の１実施例を示した図である。FIG. 2 is a diagram showing one embodiment of a basic constant current circuit that constitutes a reference current circuit according to the present invention.
【図３】本発明に係る基準電流回路を構成する基本定電
流回路の特性図である。FIG. 3 is a characteristic diagram of a basic constant current circuit that constitutes a reference current circuit according to the present invention.
【図４】本発明に係る基準電流回路の特性図である。FIG. 4 is a characteristic diagram of a reference current circuit according to the present invention.
【図５】本発明に係る基準電圧回路の１実施例を示す図
である。FIG. 5 is a diagram showing one embodiment of a reference voltage circuit according to the present invention.
【図６】本発明に係る基準電圧回路の他の実施例を示す
図である。FIG. 6 is a diagram showing another embodiment of the reference voltage circuit according to the present invention.
【図７】本発明に係る基準電流回路を構成する基本定電
流回路の他の実施例を示した図である。FIG. 7 is a diagram showing another embodiment of the basic constant current circuit forming the reference current circuit according to the present invention.
【図８】本発明に係る基準電流回路を構成する基本定電
流回路の特性図である。FIG. 8 is a characteristic diagram of a basic constant current circuit that constitutes a reference current circuit according to the present invention.
【図９】本発明に係る基準電流回路の他の実施例を示す
図である。FIG. 9 is a diagram showing another embodiment of the reference current circuit according to the present invention.
【図１０】本発明に係る基準電圧回路の他の実施例を示
す図である。FIG. 10 is a diagram showing another embodiment of the reference voltage circuit according to the present invention.
【図１１】本発明に係る基準電圧回路の他の実施例を示
す図である。FIG. 11 is a diagram showing another embodiment of the reference voltage circuit according to the present invention.
【図１２】従来の基準電流回路を示す図である。FIG. 12 is a diagram showing a conventional reference current circuit.
Ｑ１，Ｑ２，Ｑ３，Ｑ４ トランジスタ Ｍ１，Ｍ２，Ｍ３，Ｍ４ ＭＯＳトランジスタ Q1, Q2, Q3, Q4 transistors M1, M2, M3, M4 MOS transistors
Claims (14)
スタを備えた第１の定電流回路と、該第一の定電流回路
及び電源に接続され、第３のトランジスタ及び第４のト
ランジスタを備えた第２の定電流回路とを有し、前記第
１の定電流回路及び前記第２の定電流回路とが互いに前
記電源及びグラウンドに対して、コンプリメンタリに、
かつ、点対称に配置されたことを特徴とする基準電流回
路。1. A first constant current circuit comprising a first transistor and a second transistor, a first constant current circuit and a power source, and a third transistor and a fourth transistor. A second constant current circuit, wherein the first constant current circuit and the second constant current circuit are complementary to each other with respect to the power supply and the ground,
A reference current circuit characterized by being arranged point-symmetrically.
前記第１のトランジスタのベースとコレクタが第１の抵
抗を介して接続され、前記第３のトランジスタのベース
とコレクタが第２の抵抗を介して接続され、前記第２の
トランジスタのベースと前記第１のトランジスタのコレ
クタとが接続され、前記第４のトランジスタのベースと
前記第３のトランジスタのコレクタとが接続され、前記
第１のトランジスタのエミッタは所定の面積をもち、前
記第２のトランジスタのエミッタの面積は前記第１のト
ランジスタのエミッタの面積に自然対数の底ｅを乗じた
大きさであり、前記第１及び第２のトランジスタがいず
れもエミッタ接地されていることを特徴とする基準電流
回路。2. The reference current circuit according to claim 1,
The base and collector of the first transistor are connected via a first resistor, the base and collector of the third transistor are connected via a second resistor, and the base of the second transistor is connected to the base of the second transistor. The collector of one transistor is connected, the base of the fourth transistor is connected to the collector of the third transistor, the emitter of the first transistor has a predetermined area, and the emitter of the second transistor is The area of the emitter is a size obtained by multiplying the area of the emitter of the first transistor by the base e of the natural logarithm, and the reference current is characterized in that the first and second transistors are both grounded. circuit.
前記第１の抵抗及び前記第２の抵抗での電圧降下が実質
的に熱電圧であることを特徴とする基準電流回路。3. The reference current circuit according to claim 2,
A reference current circuit, wherein the voltage drop across the first resistor and the second resistor is substantially a thermal voltage.
ＯＳトランジスタを備えた第１の定電流回路と、該第一
の定電流回路及び電源に接続され、第３のＭＯＳトラン
ジスタ及び第４のＭＯＳトランジスタを備えた第２の定
電流回路とを有し、前記第１の定電流回路及び前記第２
の定電流回路とが互いに前記電源及びグラウンドに対し
て、コンプリメンタリに、かつ、点対称に配置されたこ
とを特徴とする基準電流回路。4. A first MOS transistor and a second M transistor.
A first constant current circuit including an OS transistor; and a second constant current circuit connected to the first constant current circuit and the power supply and including a third MOS transistor and a fourth MOS transistor. , The first constant current circuit and the second
The constant current circuit and the constant current circuit are arranged in a complementary and point symmetrical manner with respect to the power supply and the ground.
前記第１のＭＯＳトランジスタのゲートとドレインが第
１の抵抗を介して接続され、前記第３のＭＯＳトランジ
スタのゲートとドレインが第２の抵抗を介して接続さ
れ、前記第２のＭＯＳトランジスタのゲートと前記第１
のＭＯＳトランジスタのドレインとが接続され、前記第
４のＭＯＳトランジスタのゲートと前記第３のＭＯＳト
ランジスタのドレインとが接続され、前記第１及び第２
のＭＯＳトランジスタのソースがいずれも接地されてい
るていることを特徴とする基準電流回路。5. The reference current circuit according to claim 4,
The gate and drain of the first MOS transistor are connected via a first resistor, the gate and drain of the third MOS transistor are connected via a second resistor, and the gate of the second MOS transistor is connected. And the first
The drain of the first MOS transistor is connected to the drain of the fourth MOS transistor, and the gate of the fourth MOS transistor is connected to the drain of the third MOS transistor.
The reference current circuit is characterized in that the sources of the MOS transistors are all grounded.
前記第１の抵抗及び前記第２の抵抗での電圧降下が実質
的に熱電圧であることを特徴とする基準電流回路。6. The reference current circuit according to claim 5,
A reference current circuit, wherein the voltage drop across the first resistor and the second resistor is substantially a thermal voltage.
いて、前記第１のＭＯＳトランジスタのゲートのＷ／Ｌ
と前記第２のＭＯＳトランジスタのゲートのＷ／Ｌとの
比が４であることを特徴とする基準電流回路。7. The reference current circuit according to claim 4, wherein the W / L of the gate of the first MOS transistor.
And a ratio W / L of the gate of the second MOS transistor is 4, which is a reference current circuit.
スタを備えた第１の定電流回路と、該第一の定電流回路
及び電源に接続され、第３のトランジスタ及び第４のト
ランジスタを備えた第２の定電流回路とを有し、前記第
１の定電流回路及び前記第２の定電流回路とが互いに前
記電源及びグラウンドに対して、コンプリメンタリに、
かつ、点対称に配置され、前記第１のトランジスタのベ
ースとコレクタが第１の抵抗を介して接続され、前記第
３のトランジスタのベースとコレクタが第２の抵抗を介
して接続され、前記第２のトランジスタのベースと前記
第１のトランジスタのコレクタとが接続され、前記第４
のトランジスタのベースと前記第３のトランジスタのコ
レクタとが接続され、前記第１の抵抗と前記第４のトラ
ンジスタのコレクタとの間に第３の抵抗が接続され、該
第３の抵抗と前記第４のトランジスタのコレクタとの間
の出力電圧を取り出すように構成され、前記第１のトラ
ンジスタのエミッタは所定の面積をもち、前記第２のト
ランジスタのエミッタの面積は前記第１のトランジスタ
のエミッタの面積に自然対数の底ｅを乗じた大きさであ
り、前記第１及び第２のトランジスタがいずれもエミッ
タ接地されていることを特徴とする基準電圧回路。8. A first constant current circuit including a first transistor and a second transistor, and a third transistor and a fourth transistor connected to the first constant current circuit and a power source. A second constant current circuit, wherein the first constant current circuit and the second constant current circuit are complementary to each other with respect to the power supply and the ground,
And the base and collector of the first transistor are connected via a first resistor, the base and collector of the third transistor are connected via a second resistor, and A base of the second transistor and a collector of the first transistor are connected to each other, and
A base of the transistor and a collector of the third transistor are connected, a third resistor is connected between the first resistor and a collector of the fourth transistor, and the third resistor and the third resistor are connected to each other. And a collector of the fourth transistor, the emitter of the first transistor has a predetermined area and the emitter of the second transistor has an area of the emitter of the first transistor. A reference voltage circuit having a size obtained by multiplying an area by a base e of a natural logarithm, wherein the first and second transistors are both grounded at the emitter.
前記前記第２の抵抗と前記第２のトランジスタのコレク
タとの間に第４の抵抗が接続され、該第４の抵抗と前記
第２のトランジスタのコレクタとの間の出力電圧を取り
出すように構成されたことを特徴とする基準電圧回路。9. The reference voltage circuit according to claim 8,
A fourth resistor is connected between the second resistor and the collector of the second transistor, and an output voltage between the fourth resistor and the collector of the second transistor is taken out. A reference voltage circuit characterized in that
おいて、前記第１の抵抗及び前記第２の抵抗での電圧降
下が実質的に熱電圧であることを特徴とする基準電圧回
路。10. The reference voltage circuit according to claim 8 or 9, wherein the voltage drop across the first resistor and the second resistor is substantially a thermal voltage.
ＭＯＳトランジスタを備えた第１の定電流回路と、該第
一の定電流回路及び電源に接続され、第３のＭＯＳトラ
ンジスタ及び第４のＭＯＳトランジスタを備えた第２の
定電流回路とを有し、前記第１の定電流回路及び前記第
２の定電流回路とが互いに前記電源及びグラウンドに対
して、コンプリメンタリに、かつ、点対称に配置され、
前記第１のＭＯＳトランジスタのゲートとドレインが第
１の抵抗を介して接続され、前記第３のＭＯＳトランジ
スタのゲートとドレインが第２の抵抗を介して接続さ
れ、前記第２のＭＯＳトランジスタのゲートと前記第１
のＭＯＳトランジスタのドレインとが接続され、前記第
４のＭＯＳトランジスタのゲートと前記第３のＭＯＳト
ランジスタのドレインとが接続され、前記第１及び第２
のＭＯＳトランジスタのソースがいずれも接地され、前
記第１の抵抗と前記第４のＭＯＳトランジスタのドレイ
ンとの間に第３の抵抗が接続され、該第３の抵抗と前記
第４のＭＯＳトランジスタのドレインとの間の出力電圧
を取り出すように構成されていることを特徴とする基準
電圧回路。11. A first constant current circuit comprising a first MOS transistor and a second MOS transistor, and a third MOS transistor and a fourth MOS transistor connected to the first constant current circuit and a power source. A second constant current circuit including a transistor, and the first constant current circuit and the second constant current circuit are arranged in a complementary and point symmetrical manner with respect to the power supply and the ground. Is
The gate and drain of the first MOS transistor are connected via a first resistor, the gate and drain of the third MOS transistor are connected via a second resistor, and the gate of the second MOS transistor is connected. And the first
The drain of the first MOS transistor is connected to the drain of the fourth MOS transistor, and the gate of the fourth MOS transistor is connected to the drain of the third MOS transistor.
Source of each of the MOS transistors is grounded, a third resistor is connected between the first resistor and the drain of the fourth MOS transistor, and the third resistor and the fourth MOS transistor are connected to each other. A reference voltage circuit, which is configured to extract an output voltage between the drain and the drain.
て、前記前記第２の抵抗と前記第２のＭＯＳトランジス
タのドレインとの間に第４の抵抗が接続され、該第４の
抵抗と前記第２のＭＯＳトランジスタのドレインとの間
の出力電圧を取り出すように構成されたことを特徴とす
る基準電圧回路。12. The reference voltage circuit according to claim 11, wherein a fourth resistor is connected between the second resistor and the drain of the second MOS transistor, and the fourth resistor and the fourth resistor are connected to each other. A reference voltage circuit configured to extract an output voltage between the drain of the second MOS transistor and the drain.
路において、前記第１の抵抗及び前記第２の抵抗での電
圧降下が実質的に熱電圧であることを特徴とする基準電
圧回路。13. The reference voltage circuit according to claim 11, wherein the voltage drop across the first resistor and the second resistor is substantially a thermal voltage.
路において、前記第１のＭＯＳトランジスタのゲートの
Ｗ／Ｌと前記第２のＭＯＳトランジスタのゲートのＷ／
Ｌとの比が４であることを特徴とする基準電圧回路。14. The reference voltage circuit according to claim 11, wherein W / L of a gate of said first MOS transistor and W / L of a gate of said second MOS transistor.
A reference voltage circuit having a ratio of 4 to L.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5308162A JPH07160347A (en) | 1993-12-08 | 1993-12-08 | Reference current circuit and reference voltage circuit |
| US08/354,137 US5627461A (en) | 1993-12-08 | 1994-12-06 | Reference current circuit capable of preventing occurrence of a difference collector current which is caused by early voltage effect |
| GB9424651A GB2285152B (en) | 1993-12-08 | 1994-12-07 | Reference current circuit and reference voltage circuit |
| GB9725550A GB2317719B (en) | 1993-12-08 | 1994-12-07 | Reference current circuit and reference voltage circuit |
| GB9725549A GB2317718B (en) | 1993-12-08 | 1994-12-07 | Reference current circuit and reference voltage circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5308162A JPH07160347A (en) | 1993-12-08 | 1993-12-08 | Reference current circuit and reference voltage circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07160347A true JPH07160347A (en) | 1995-06-23 |
Family
ID=17977647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5308162A Pending JPH07160347A (en) | 1993-12-08 | 1993-12-08 | Reference current circuit and reference voltage circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07160347A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001517334A (en) * | 1995-11-30 | 2001-10-02 | コネクサント・システムズ・インコーポレイテッド | Dual source for constant and PTAT current |
| JP2007213270A (en) * | 2006-02-09 | 2007-08-23 | Ricoh Co Ltd | Constant current circuit |
| JP2007226710A (en) * | 2006-02-27 | 2007-09-06 | Ricoh Co Ltd | Constant current circuit and constant voltage circuit |
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| JPS5855455U (en) * | 1981-10-12 | 1983-04-15 | 東明興業株式会社 | Pipe house covering film fittings |
| JPS6174016A (en) * | 1984-09-19 | 1986-04-16 | Hitachi Ltd | Reference voltage generating circuit |
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1993
- 1993-12-08 JP JP5308162A patent/JPH07160347A/en active Pending
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