JPH0715454A - データを送信および受信するための複数のポートを含むネットワークの安全を提供するためのシステム - Google Patents

データを送信および受信するための複数のポートを含むネットワークの安全を提供するためのシステム

Info

Publication number
JPH0715454A
JPH0715454A JP6081195A JP8119594A JPH0715454A JP H0715454 A JPH0715454 A JP H0715454A JP 6081195 A JP6081195 A JP 6081195A JP 8119594 A JP8119594 A JP 8119594A JP H0715454 A JPH0715454 A JP H0715454A
Authority
JP
Japan
Prior art keywords
bit
data
port
circuit means
latch
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP6081195A
Other languages
English (en)
Inventor
Nader Vijeh
ネイダー・ビジェ
William Lo
ウィリアム・ロー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of JPH0715454A publication Critical patent/JPH0715454A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L63/00—Network architectures or network communication protocols for network security
    • H04L63/02—Network architectures or network communication protocols for network security for separating internal from external traffic, e.g. firewalls
    • H04L63/0227—Filtering policies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/02—Details
    • H04L12/22—Arrangements for preventing the taking of data from a data transmission channel without authorisation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/44—Star or tree networks

Abstract

(57)【要約】 【目的】 無許可でのデータの受信を確実に防いで安全
を提供するための、ネットワークにおいて使用されるシ
ステムを提供する。 【構成】 このシステムは、ジャミングシーケンスを利
用して、無許可のポートが、あるデータを受信するのを
防ぐ。ネットワーク内で利用されるレピータには、特定
のデータシーケンスを検出する能力が備えられ、改良さ
れた特徴を提供する。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】この発明は、一般にローカルエリアネッ
トワーク内の通信を安全にすることに関し、より特定的
には、このようなネットワーク内のレピータのポートに
よって受取られるデータを切断することに関する。
【０００２】
【発明の背景】従来のイーサネット（８０２．３ １０
ＢＡＳＥ５）およびチーパネット（８０２．３ １０Ｂ
ＡＳＥ２）においては、同軸ケーブルが、それにすべて
のノードが接続される線分状のバスとなっている。中心
の導体を信号のためにまたシールドを接地基準として、
それぞれ用いる最新の同期技術で、信号が送られる。撚
線対イーサネット（８０２．３ １０ＢＡＳＥ−Ｔ）
は、標準的な音声グレード電話ケーブルを利用し、別個
の送信および受信対を用いる。このシステムはスタート
ポロジを使用する。スターの中心にはレピータがあり、
このレピータが信号の振幅およびタイミングの復元を行
なう。レピータは、入来するビットストリームを取込
み、それに接続されるすべてのポートにビットストリー
ムを中継する。この意味で、レピータは、ネットワーク
に接続されるいかなるノードも別のノードの送信を検知
するような論理的同軸ケーブルとして作用する。一方の
対が送信路として作用し、他方の対が受信路として作用
する差動入力を利用する。
【０００３】従来の布線同軸イーサネットでは、レピー
タはネットワークの物理的な距離の限界を延長するため
の手段として使用されるが、ＩＥＥＥ ８０２．３ １
０ＢＡＳＥ−Ｔ規格においては、レピータの使用は、３
つ以上のノードが必要な場合に実際に接続機能を与える
ためのものと定めている。ケーブルでの物理的な信号の
伝送の方法は異なるが、レピータの機能は同軸または撚
線対のネットワークのいずれでも同じであり、ネットワ
ーク上の加入しているノード間でメッセージを送るのに
使用されるフレームまたはパケットフォーマットも同じ
である。
【０００４】フレームは、交互の（１，０）パターンで
あるプリアンブルシーケンスで始まる。プリアンブル
は、各フレーム開始時に、ネットワーク上に単一の周波
数、この場合は５（ＭＨｚ）を与え、これにより、レシ
ーバは入来するビットストリームに同期できる。このプ
リアンブルシーケンスにパケットの開始が続き、メッセ
ージのデータ部分がそれに続くことを示す。メッセージ
のデータ部分の開始を明確にするのに、フレーム開始デ
リミタ（８０２．３）または同期シーケンス（イーサネ
ット）のいずれかが用いられる。次の２つのフィールド
は、フレームのための行先アドレス（ＤＡ）および発信
元アドレス（ＳＡ）である。双方とも、最下位ビット
（ＬＳＢ）から順に送信される４８ビット値である。
【０００５】行先アドレスは、受信するメディアアクセ
スコントローラ（ＭＡＣ）によって、入来するパケット
がその特定のノードにアドレス指定されたかどうかを判
断するために用いられる。受信するノードが、それ自体
のノードアドレスとＤＡフィールド内のアドレスとの一
致を検出すれば、そのノードはパケットを受信しようと
する。一致を検出しなかった他のノードは、そのパケッ
トの残りを無視する。
【０００６】３つのタイプの行先アドレス指定が、これ
らの規格によって提供される。１．個別 ＤＡフィール
ドは、ネットワークの１つのノードに割当られる個別で
一意のアドレスを含む。
【０００７】２．マルチキャスト ＤＡフィールドの最
初のビットがセットされていれば、グループアドレスが
使用されていることを示す。アドレス指定されるノード
のグループは、高位層の機能によって定められるが、一
般にその目的は、ネットワーク上の論理的に類似したノ
ードのサブセットの間でメッセージを送信することであ
る。
【０００８】３．ブロードキャスト ブロードキャスト
は、ＤＡフィールドがすべて１にセットされる、マルチ
キャストアドレスの特殊な形態である。アドレスは使用
されず、ネットワーク上のすべてのノードはブロードキ
ャストメッセージを受信できなくてはならない。
【０００９】発信元アドレスフィールドは、送信するメ
ディアアクセスコントローラ（ＭＡＣ）によって与えら
れ、ＭＡＣは、フレームが送信されるときにこのフィー
ルドにそれ自体のアドレスを挿入して、それが発信局で
あったことを示す。受信するＭＡＣは、ＳＡフィールド
に基づいて動作を起こす必要はない。ＳＡフィールド
に、２バイトの長さまたはタイプのフィールドが続く。
長さかまたはタイプかは、フレームがＩＥＥＥ ８０
２．３ イーサネット規格と互換性があるかどうかに依
存して選択される。長さ／タイプフィールドはその上位
バイトから順に送信され、かつ各バイトはＬＳＢから順
に送信される。データフィールドは、転送されている実
際のパケットデータを含み、４６ないし１５００バイト
長である。
【００１０】論理リンク制御（ＬＬＣ）機能は、データ
をネットワークでの送信に適したブロックサイズに断片
化する。データバイトは、各バイトのＬＳＢから順に送
信されて、シーケンシャルに送信される。最後に、フレ
ームチェックシーケンス（ＦＣＳ）は、フレーム全体に
関する巡回冗長検査（ＣＲＣ）を含む４バイトフィール
ドである。ＣＲＣは、行先アドレス、発信元アドレス、
長さ／タイプ、およびデータフィールドに対して送信局
が計算し、フレームの最後の４バイトとして付加され
る。受信局も同じＣＲＣアルゴリズムを用いて、受信す
る際にフレームに関するＣＲＣ値を計算する。
【００１１】レシーバで計算された値は、送信局によっ
て付加されたものと比較され、データが不良の場合の誤
り検出機構となる。ＦＣＳ内のＣＲＣビットは、最上位
ビットから最下位ビットへの順で送信される。ここで図
１および図２を参照すると、それぞれＩＥＥＥ ８０
２．３規格に従うフレームおよびイーサネットフレーム
のフレームフォーマットが示される。これらの図からわ
かるように、主な違いは、８０２．３のフレーム開始デ
リミタ（ＳＦＤ）は、「１、０、１、０、１、０、１、
１」のパターンを有するバイトとして規定されるが、イ
ーサネットの開始フレーム（同期）は「１、１」のシー
ケンスであることである。しかしながら、双方とも、プ
リアンブルとフレーム開始の標識とを加えたものは、合
計６４ビット長になる。
【００１２】８０２．３およびイーサネット規格の双方
とも、パケットが６４〜１５１８バイトの範囲になくて
はならないことを定めている。しかしながら、８０２．
３システムにおける実際のデータフィールドでは、この
最小のサイズを確保するのに必要な４６バイト値より小
さいものも認められている。これは、メディアアクセス
制御層がネットワークにデータを送出する前にＬＬＣデ
ータフィールドに埋込文字を付加させることによって対
処される。イーサネット規格は、ＭＡＣにデータを渡す
前のデータフィールドが、高位層によって必ず最小でも
４６バイトとされるものと想定しており、したがってこ
れらの付加される文字の存在はＭＡＣには知られていな
い。８０２．３規格はまた、データフィールドのみにあ
るデータバイトの数を示す長さフィールドを用いる。一
方イーサネットは、同じ２バイトをタイプフィールドと
して用いて、メッセージプロトコルのタイプを識別す
る。有効なイーサネットのタイプフィールドは常に、有
効な最大の８０２．３パケット長さサイズから外れて割
当られるので、８０２．３およびイーサネットの双方の
パケットが、同じネットワークに共存できる。
【００１３】したがって、種々の理由のために、このよ
うなネットワークにおいて安全性を与えることが重要で
あり、より特定的にはこのようなネットワークにおける
レピータが、そのあるポートにはある情報を受取らせる
が、他のポートにはそのデータを受取らせないことが重
要であることがわかった。たとえば、ネットワーク上の
適切なノードが確実に情報を受取るようにするには、認
証が必要であるかもしれない。
【００１４】典型的には、レピータは単に信号の振幅お
よびタイミングの復元のために使用される装置であっ
た。上述のすべてのモードにおいて、レピータは、デー
タおよびその中のフィールドを検出し、解釈する能力を
備えていなくてはならない。
【００１５】この発明は、このタイプの装置の必要性に
対処する。
【００１６】
【発明の概要】この発明は、複数のポートを有するネッ
トワークでの送信を安全にするための回路を利用する。
【００１７】この発明の第１の局面において、ポートか
らメッセージを受信する際に行先フィールドを監視する
ことによって、受信の安全性または盗聴保護が与えら
れ、かつ行先アドレスフィールドが得られ、レピータの
残りのポートの各々に現在接続されている局のアドレス
と比較される。このシステムは、パケットがマルチキャ
スト／ブロードキャストであるかどうか、行先アドレス
／発信元アドレスの一致があるかどうか、そのポートの
ために安全性の特徴が可能化されているかどうかに依存
して切断マスクを生成する。このマスクパターンはレピ
ータに与えられ、パターンに依存して選択的にメッセー
ジを変更なしで渡すか、またはメッセージを切断するた
めに使用される。
【００１８】このシステムは、切断マスクが実際に、複
数個のシリアルラインではなく１つのシリアルラインを
介して与えられるという利点を有する。この切断の特徴
は、ポート単位で可能化または不能化することができ、
これによって、モジュール間拡張バスを介してモジュー
ル間で渡されるデータが変更されないので、アドレスの
比較および切断の決定を各レピータモジュールで独立し
て行なうことができる。
【００１９】この発明は、切断機能を可能化するための
手段と、使用可能化手段に結合される複数の切断回路と
を含み、マルチポートレピータの各ポートのために切断
回路が１つずつ存在し、切断回路手段の各々はシリアル
な態様で結合される。最初の切断回路と最後の切断回路
との間に検出回路が結合されて、ビットストリームにお
けるスタートビットを検出する。回路はさらに、特定の
データのビットに応答してデータストリームがポートに
達するのを妨害するジャムシーケンスを与えるための手
段を含む。
【００２０】
【詳細な説明】この発明は、マルチポートレピータを利
用するＬＡＮネットワーク内の、安全な通信を与えるた
めのシステムに向けられる。以下の説明は、当業者がこ
の発明を実施可能とするために、特許出願およびその要
件に沿って与えられる。当業者には、好ましい実施例に
対する種々の変更が明らかになるであろう。その一般的
な原理および特徴がここに開示される。
【００２１】本出願の譲受人に譲渡された、「レピータ
ベースのネットワークでのアドレストラッキング」（Ad
dress Tracking Over Repeater Based Networks ）と題
される同時係属中の米国特許出願番号 において、
ネットワークでのアドレス伝搬のトラッキングのための
システムが開示される。この発明は、このシステムの１
局面に向けられ、そこに大きな有用性を有する。したが
って、上述の特許出願は、ここに引用によって援用され
る。しかしながら、この発明は種々のシステムにおいて
有用であり、上述の開示されたシステムに制限されるも
のではないことを理解されたい。
【００２２】上述の特許出願に開示されるようなシステ
ムによって、入来するパケットの発信元アドレスは監視
されて、内部に格納された値と比較される。内部の値
は、ユーザーによってマイクロプロセッサのインタフェ
ースを介してプログラムされるか、または前のパケット
の発信元アドレスを単に学習して、格納することによっ
てプログラムされる。この発明は、最後の発信元アドレ
スが、ポートで受信された最後のパケットの発信元アド
レスを示すという利点を利用する。発信元アドレスが変
われば、それは、ポートに接続される送出局が変わった
か、または複数のノードがそのポートに接続されている
ことを示す。
【００２３】カウンタを用いて、ポートで発信元アドレ
スが変わった回数を示すようにできる。したがって、発
信元アドレスが前に格納された値または予測された値と
一致しないと仮定すれば、電源投入後、１に増分する。
マルチドロップセグメントでは、種々の局がネットワー
ク上で送信するので、発信元アドレスは何度も変わり得
る。そのため、このポートがどのタイプのネットワーク
媒体または構成に接続されていそうか、または発信元ア
ドレスが、予測されなかったのに変更したかどうかを示
すために、このカウンタが利用される。
【００２４】たとえば、発信元アドレスは、だれかがネ
ットワークに無許可にアクセスしようとしたために変わ
ってしまったかもしれない。このため、この発明はポー
トの発信元アドレスが変わったことをホストプロセッサ
に知らせる割込みを与える。するとホストは、そのポー
トのタイプ、またはそれが利用可能な他の意思決定基準
に依存して、ポートに動作を続けさせるか、またはその
代わりにポートがそれ以上ネットワークに加われないよ
うにするかを選択する。
【００２５】ここで図３を参照すると、好ましい実施例
において無許可のアクセスから保護するために利用され
る２つの装置が示される。その１つは、ハードウエア化
管理情報ベース（ＨＩＭＩＢ）装置１０と呼ばれ、もう
一方は統合マルチポートレピータ（ＩＭＲ）装置１２で
ある。ＩＭＲ装置１２は、基本的なレピータ機能を与
え、信号の振幅およびタイミングの復元を行ない、８つ
の個々の１０ＢＡＳＥ−Ｔポートおよび１つの接続ユニ
ットインタフェース（ＡＵＩ）ポートを組込む。ＡＵＩ
ポートは、既存の布線同軸イーサネット／チーパネット
ネットワークへの１０ＢＡＳＥ−Ｔポートの接続を可能
にする。ＩＭＲ装置１２はまた、モジュール間拡張バス
を与え、これにより複数のＩＭＲ装置１２が互いにカス
ケード接続され、それでも単一のレピータとして扱われ
ることが可能になる。さらに、ＩＭＲ装置１２はまた管
理ポートを有し、レピータの動作状態の監視および構成
を可能にし、さらに任意の時間にどのポートが受信して
いるかを外部に示す簡単な報告機能を有する。
【００２６】ＨＩＭＩＢ装置１０は、ＩＭＲ装置１２と
対をなす装置であり、ＩＭＲ装置によって検出されるネ
ットワークのすべてのアクティビティを監視する。ＨＩ
ＭＩＢ装置は、ネットワークのアクティビティのタイプ
に基づく統計を集め、マイクロプロセッサ等の外部ホス
ト装置によってアクセスされ得るレジスタとしてこの情
報を内部に格納する。ホストは、典型的にはＨＩＭＩＢ
装置によって集められ、格納されたデータを利用して、
ネットワークの動作および／または故障診断をより簡単
に行なうためのネットワーク管理情報を与える。
【００２７】ＨＩＭＩＢ １０ ［発信元アドレスの格納］図４は、ＨＩＭＩＢ装置１０
内の行先アドレスＤＡ比較回路のブロック図である。回
路１０は、ランダムアクセスメモリ（ＲＡＭ）１０２お
よび１０４を含み、これらはそれぞれコンパレータ１０
６および１１０に結合される。この実施例において、Ｒ
ＡＭ１０２および１０４は３２ビット幅のメモリであ
り、コンパレータ１０６および１１０は、２４ビット幅
のコンパレータである。コンパレータ１０６および１１
０は、それぞれシフトレジスタ１０８および１１２に結
合される。これらのシフトレジスタ１０８および１１２
は、この実施例では２４ビットのシフトレジスタであ
る。種々の装置のサイズは任意であり、当業者には、他
の多くの組合わせを用いることが可能であり、それらも
この発明の精神および範囲内であることが認められるで
あろう。
【００２８】回路１０６および１１０からの出力は、第
２段比較回路１１４に与えられる。入力信号を受取り、
複数の出力を回路１０の種々の部分に与えるコントロー
ラ１１６も含まれる。コントローラ１１６はまた、第２
段比較回路１１４およびコントローラ１１６からの信号
を組合わせてストローブＳＴＲ出力回路１１８を制御す
るシフトレジスタ１２１に信号を与える。
【００２９】３２ビット幅のＲＡＭ１０２および１０４
は、管理されるレピータの属性の値を保持する。発信元
アドレスの属性（ＳＡ）を例外として、各ＲＡＭロケー
ションの保持する属性は１つである。各ポートのＳＡは
４８ビット幅なので、ＳＡは２つのＲＡＭロケーション
に分けられる。すなわちＳＡの下位２４ビットは、ＲＡ
Ｍ１０４の下位２４ビットに格納され、ＳＡの上位２４
ビットは、ＲＡＭ１０２の上位２４ビットに格納され
る。ＳＡを保持するＲＡＭ１０２の下位８ビットおよび
ＲＡＭ１０４の上位８ビットは使用されない。ＳＡが２
つのＲＡＭにわたって格納されるのは、同時に４８ビッ
トがすべてアクセスされ得るためである。
【００３０】ＳＡロケーションに書込まれる値は、ユー
ザーによってマイクロプロセッサインタフェース（ＭＰ
Ｉ）を介して書込まれるか、または有効なフレームが受
取られると自動的に更新される。後者の場合には、フレ
ームの発信元アドレスは、ＲＡＭにおける特定のレピー
タポートのための対応するＳＡロケーションに書込まれ
る。
【００３１】［切断機能の可能化］切断機能は、各ポー
トについて明示的に可能化されなくてはならない（すな
わち、切断機能が不能化された状態では、あるポートの
ＳＡが、パケットのＤＡと一致しなくても、そのポート
は切断されない）。リセット時に、ＨＩＭＩＢは、すべ
てのポートに対して切断可能化レジスタを不能化にセッ
トする。各ポートは、ＭＰＩを介して適切なコマンドを
書込むことによって個々に可能化できる。
【００３２】［ＳＴＲピンのビットストリームの切断］
切断ビットストリームのフォーマットは以下のとおりで
ある。
【００３３】
【数１】
【００３４】通常、ＳＴＲピンはハイに保持される。シ
ーケンスはロー（スタートビット）で始まり、ポートが
切断されるべきかどうかを示す９ビットがそれに続く
（０＝切断、１＝切断なし）。ＩＭＲ１２は、別の切断
コマンドが発行され得る前に、９のストップビット（ハ
イ）を必要とするが、ＨＩＭＩＢ１０が発行する切断コ
マンドは、パケットにつき、多くても１つである。
【００３５】通常は、９ビットパラレルロードシフトレ
ジスタ１２１に９ビット切断可能化レジスタ１１９から
値をロードするように示すＲＡＭＲＤＹＴがアサートさ
れる。一旦、ＳＡとＤＡの比較が始まると、ＲＡＭＲＤ
ＹＴはデアサートされ、９ビットシフトレジスタはロー
ディングを停止し、切断可能化ビット（ＡＵＩ、ＴＰ
０、…、ＴＰ７）をシフトアウトし始める。９ビットシ
フトレジスタのシフティングは、比較回路からのＣＭＰ
ＤＡＸのビットストリームと一致する。
【００３６】ＲＡＭＲＤＹＴが、アサートされた状態か
らデアサートされた状態に遷移すると、ＳＴＲ出力回路
は、ＳＴＲピンでスタートビット（ロー）を出力する。
次の９ビット時間の間、９ビットシフトレジスタ１２１
の出力が可能化を示し、かつ１１４からのＣＭＰＤＡＸ
が等しくないことを示すと、切断ビット（ロー）が１１
８からＳＴＲピンで出力され、その他の場合には、非切
断（ハイ）が出力される。
【００３７】ＩＭＲ１２ ［切断機能の可能化］切断機能は、適切な管理コマンド
がＩＭＲ装置１２に送られると、ＩＭＲ装置１２で可能
化される。管理コマンドは、典型的には初期化シーケン
スの間にＨＩＭＩＢ装置１０によって送られる。切断機
能が可能化された後、数ビット時間内に、ＩＭＲ装置１
２のＳＴＲピンは、入力となる。
【００３８】切断ビットストリームのローディング 図５はＩＭＲ切断回路１２０のブロック図である。この
実施例では、シリアルな態様で結合される、切断回路１
２０と同じものが９個あり、回路１２０とフィードバッ
クの関係で結合される切断検出ステートマシン１２２が
ある。ＩＭＲの各ポートに切断回路１２０が１つ存在す
る。図６は、図５のＩＭＲ回路１２の１つの切断回路１
２０のブロック図である。
【００３９】各切断回路１２０内には、１ビットシフト
レジスタ１２０２（図６）がある。１ビットシフトレジ
スタ１２０２は、切断回路１２０にわたって連鎖して、
９ビットシフトレジスタを形成する。ＳＴＲピンからの
すべてのビット（ＩＳＴＢ）は、９ビットシフトレジス
タを介してシフトされる。シフトレジスタの出力は、Ｄ
ＩＳ ＡＵＩＸである。シフトレジスタは、通常１で満
たされる（ＳＴＲピンが通常ハイに保持されるため）。
【００４０】ＳＴＲピンからのビットはまた、検出回路
１２２に進み、これはスタートビット（ロー）を探すス
テートマシンを含む。ステートマシンの動作は、図７に
フローチャートで示される。一旦スタートビットが検出
されれば、ステートマシンは待ち状態に入り、スタート
ビットが９ビットシフトレジスタを伝搬する（ＤＩＳ Ａ
ＵＩＸ）のを待つ。一旦スタートビットがシフトレジス
タを伝搬すれば、ステートマシンは１ビット時間の間ア
サートし（ＳＴＲＯＢＥＴ）、アイドル状態に戻る。
【００４１】ここで図６を参照して、ＳＴＲＯＢＥＴが
アサートされれば、切断回路１２０内の１ビットシフト
レジスタ１２０２（ＲＥＧ１）の各々におけるデータ
は、ラッチ１２０４にラッチされる。ラッチ１２０４
は、通常はセットされている。ラッチ１２０４は、切断
ビットがストローブ入力されると単にクリアされる。
【００４２】ポートの切断 ラッチ１２０４は、ＭＡＴＸＥＮＸがデアサートされる
と必ずセットされる。ＭＡＴＸＥＮＸは、ポートが送信
しているときはアサートされ、それ以外はデアサートさ
れる。ラッチ１２０４がセット状態にあれば、ＴＸＤＯ
ＵＴＸのデータは、ＴＸＤＡＴＡＸを介して、マルチプ
レクサ１２０１を通して変更されず渡される。ラッチ１
２０４がクリア状態にあれば、ＴＸＤＯＵＴＸのデータ
はブロックされ、ＴＸＤＡＴＡＴは、交互に１および０
を送る（ジャムシーケンス）。送信の終わりに、ＭＡＴ
ＸＥＮＸはデアサートされ、ラッチ１２０４はセットさ
れることに留意されたい。
【００４３】この発明が、図面に示される実施例に従っ
て説明されたが、当業者は、この実施例には変更が可能
であり、それらの変更はこの発明の精神および範囲内に
あるとを認めるであろう。したがって、この発明の精神
および範囲を逸脱することなく、当業者によって多くの
変更がなされることが可能であり、この発明の範囲は前
掲の特許請求の範囲によってのみ規定される。
【図面の簡単な説明】
【図１】８０２．３フレームのフォーマットのブロック
図である。
【図２】イーサネットフレームのフレームフォーマット
のブロック図である。
【図３】この発明に従う統合マルチポートレピータおよ
びハードウエア化管理情報ベース装置の簡略化されたブ
ロック図である。
【図４】行先アドレス比較回路の図である。
【図５】ＩＭＲ切断機能の全体のブロック図である。
【図６】ＩＭＲ切断回路のより詳細なブロック図であ
る。
【図７】切断コマンド検出ステートマシンを示すフロー
チャートである。
【符号の説明】
１０ ハードウエア化管理情報ベース装置（ＨＩＭＩ
Ｂ） １２ 統合マルチポートレピータ（ＩＭＲ） １２０ 切断回路 １２２ 検出ステートマシン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ネイダー・ビジェ アメリカ合衆国、カリフォルニア州、サニ ィベイル、ニュー・ブランズウィック・ア ベニュ、1553 (72)発明者 ウィリアム・ロー アメリカ合衆国、カリフォルニア州、サン タ・クララ、ハルフォード・アベニュ、 1730、ナンバー・244

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 データを送信および受信するための複数
    のポートを含むネットワークの安全を提供するためのシ
    ステムであって、前記データは、データストリームの開
    始を示すビットと、前記データを受信する各ポートに対
    応するビットとを含み、前記システムはポートの各々に
    結合される切断機能を可能化するための手段と、 可能化手段に結合される複数の切断回路手段とを含み、
    各ポートには切断回路手段が１つあり、前記切断手段の
    各々はシリアルな態様で結合され、さらに 最初の切断回路手段と最後の切断回路手段との間に結合
    されて、前記スタートビットが最後の切断回路手段に達
    したときを検出するための検出回路と、 前記検出回路手段に応答して、データのビットストリー
    ムが特定のポートに達することをブロックする、データ
    のジャムシーケンスを与えるための手段とを含む、シス
    テム。
  2. 【請求項２】 前記切断回路手段の各々がシフトレジス
    タを含み、前記シフトレジスタの各々はシリアルな態様
    で連鎖される、請求項１に記載のシステム。
  3. 【請求項３】 前記切断回路手段の各々が、特定のポー
    トに与えられる前記データが切断されるべきかどうかを
    示すビットを前記データビットストリームから受取るた
    めのラッチを含む、請求項２に記載のシステム。
  4. 【請求項４】 前記ラッチの各々が、前記ポートの各々
    に対応する、請求項３に記載のシステム。
  5. 【請求項５】 前記検出回路手段が、 スタートビットを検出するための手段と、 検出手段に結合されて、前記スタートビットが１ビット
    シフトレジスタに達したかどうかを定めるための手段
    と、 前記スタートビットが前記最後の１ビットシフトレジス
    タに達したことに応答して、前記複数の１ビットシフト
    レジスタから、前記ラッチにビットをラッチする信号を
    アサートして、ポートが切断されるべきかどうかを示す
    ための手段とを含む、請求項４に記載のシステム。
  6. 【請求項６】 前記アサート手段が、前記ラッチに前記
    データをラッチするストローブ信号を前記１ビットシフ
    トレジスタに与える、請求項５に記載のシステム。
JP6081195A 1993-04-26 1994-04-20 データを送信および受信するための複数のポートを含むネットワークの安全を提供するためのシステム Withdrawn JPH0715454A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/053,797 US5353353A (en) 1993-04-26 1993-04-26 Repeater security system
US053797 1993-04-26

Publications (1)

Publication Number Publication Date
JPH0715454A true JPH0715454A (ja) 1995-01-17

Family

ID=21986604

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6081195A Withdrawn JPH0715454A (ja) 1993-04-26 1994-04-20 データを送信および受信するための複数のポートを含むネットワークの安全を提供するためのシステム

Country Status (5)

Country Link
US (1) US5353353A (ja)
EP (1) EP0622923A3 (ja)
JP (1) JPH0715454A (ja)
KR (1) KR940025224A (ja)
TW (1) TW259914B (ja)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07131454A (ja) * 1993-11-05 1995-05-19 Toshiba Corp 中継装置，復号装置及び秘匿放送装置
US5590201A (en) * 1994-11-10 1996-12-31 Advanced Micro Devices Inc. Programmable source address locking mechanism for secure networks
US5493562A (en) * 1994-11-10 1996-02-20 Lo; William Apparatus and method for selectively storing error statistics
US5940392A (en) * 1994-12-30 1999-08-17 Advanced Micro Devices, Inc. Programmable address mapping matrix for secure networks
US5539737A (en) * 1994-12-30 1996-07-23 Advanced Micro Devices, Inc. Programmable disrupt of multicast packets for secure networks
US5754525A (en) * 1994-12-30 1998-05-19 Advanced Micro Devices Inc. Programmable delay of disrupt for secure networks
US5857075A (en) * 1995-01-11 1999-01-05 Sony Corporation Method and integrated circuit for high-bandwidth network server interfacing to a local area network
US6256313B1 (en) 1995-01-11 2001-07-03 Sony Corporation Triplet architecture in a multi-port bridge for a local area network
US5559801A (en) * 1995-01-20 1996-09-24 Advanced Micro Devices Inc. Programmable packet sampling for network management
TW278292B (en) * 1995-03-17 1996-06-11 Advanced Micro Devices Inc Intrusion control for secure networks
US5581559A (en) * 1995-03-17 1996-12-03 Advanced Micro Devices, Inc. Inverse packet disrupt for secure networks
US5640393A (en) * 1995-06-02 1997-06-17 Advanced Micro Devices, Inc. Multiple address security architecture
US5764638A (en) * 1995-09-14 1998-06-09 Level One Communications, Inc. Method and apparatus for filtering and forwarding messages in a computer network using a last source address
US5742603A (en) * 1995-09-14 1998-04-21 Level One Communications, Inc. Method and apparatus for integrating repeater management, media access control, and bridging functions
EP0772321A1 (en) * 1995-10-27 1997-05-07 Hewlett-Packard Company Repeater with virtual LAN support
US5793867A (en) * 1995-12-19 1998-08-11 Pitney Bowes Inc. System and method for disaster recovery in an open metering system
US5801549A (en) * 1996-12-13 1998-09-01 International Business Machines Corporation Simultaneous transmission bidirectional repeater and initialization mechanism
US6201789B1 (en) * 1996-12-30 2001-03-13 Compaq Computer Corporation Network switch with dynamic backpressure per port
US6222840B1 (en) * 1996-12-30 2001-04-24 Compaq Computer Corporation Method and system for performing concurrent read and write cycles in network switch
US6029197A (en) * 1997-02-14 2000-02-22 Advanced Micro Devices, Inc. Management information base (MIB) report interface for abbreviated MIB data
US6308218B1 (en) 1997-09-17 2001-10-23 Sony Corporation Address look-up mechanism in a multi-port bridge for a local area network
US6446173B1 (en) 1997-09-17 2002-09-03 Sony Corporation Memory controller in a multi-port bridge for a local area network
US6301256B1 (en) * 1997-09-17 2001-10-09 Sony Corporation Selection technique for preventing a source port from becoming a destination port in a multi-port bridge for a local area network
US6363067B1 (en) 1997-09-17 2002-03-26 Sony Corporation Staged partitioned communication bus for a multi-port bridge for a local area network
US6157951A (en) * 1997-09-17 2000-12-05 Sony Corporation Dual priority chains for data-communication ports in a multi-port bridge for a local area network
US6617879B1 (en) 1997-09-17 2003-09-09 Sony Corporation Transparently partitioned communication bus for multi-port bridge for a local area network
US6442168B1 (en) 1997-09-17 2002-08-27 Sony Corporation High speed bus structure in a multi-port bridge for a local area network
US6816490B1 (en) 1997-09-17 2004-11-09 Sony Corporation Statistical learning technique in a multi-port bridge for a local area network
US6842481B1 (en) * 1998-04-17 2005-01-11 Advanced Micro Devices, Inc. Apparatus and method for secure media independent interface communications by corrupting transmit data on selected repeater port
US6920221B1 (en) * 1999-08-29 2005-07-19 Intel Corporation Method and apparatus for protected exchange of status and secret values between a video source application and a video hardware interface
US6789190B1 (en) * 2000-11-16 2004-09-07 Computing Services Support Solutions, Inc. Packet flooding defense system
WO2005071923A1 (en) * 2004-01-20 2005-08-04 Intrusic, Inc Systems and methods for monitoring data transmissions to detect a compromised network

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4680755A (en) * 1985-11-14 1987-07-14 Hewlett Packard Company Real-time end of packet signal generator
US4901348A (en) * 1985-12-24 1990-02-13 American Telephone And Telegraph Company Data transmission security arrangement for a plurality of data stations sharing access to a communication network
GB8927623D0 (en) * 1989-12-06 1990-02-07 Bicc Plc Repeaters for secure local area networks
US5265124A (en) * 1990-02-15 1993-11-23 Advanced Micro Devices, Inc. Integrated multi-port repeater having shared resources
US5099517A (en) * 1990-06-29 1992-03-24 Digital Equipment Corporation Frame status encoding for communication networks
US5177788A (en) * 1991-10-15 1993-01-05 Ungermann-Bass, Inc. Network message security method and apparatus

Also Published As

Publication number Publication date
US5353353A (en) 1994-10-04
TW259914B (ja) 1995-10-11
EP0622923A2 (en) 1994-11-02
KR940025224A (ko) 1994-11-19
EP0622923A3 (en) 1996-03-27

Similar Documents

Publication Publication Date Title
JPH0715454A (ja) データを送信および受信するための複数のポートを含むネットワークの安全を提供するためのシステム
US5850515A (en) Intrusion control in repeater based networks
US5414694A (en) Address tracking over repeater based networks
US6691202B2 (en) Ethernet cross point switch with reduced connections by using column control buses
US5550803A (en) Method and system for increasing network information carried in a data packet via packet tagging
US5539737A (en) Programmable disrupt of multicast packets for secure networks
US6192422B1 (en) Repeater with flow control device transmitting congestion indication data from output port buffer to associated network node upon port input buffer crossing threshold level
US5742603A (en) Method and apparatus for integrating repeater management, media access control, and bridging functions
WO1996029801A1 (en) A system and method for efficiently monitoring information in a network having a plurality of repeaters
US4658396A (en) Redundancy arrangement for a local area network
US5654985A (en) Address tracking over repeater based networks
EP0815672B1 (en) Inverse packet disruption secure networks
US5640393A (en) Multiple address security architecture
US5764638A (en) Method and apparatus for filtering and forwarding messages in a computer network using a last source address
US6680911B1 (en) Device for controlling data flow in ethernet and method thereof
JPH0767109B2 (ja) ハブ装置
US5315593A (en) Communication control unit
US5754525A (en) Programmable delay of disrupt for secure networks
EP0668680B1 (en) Address tracking over repeater based networks
US6055267A (en) Expandable ethernet network repeater unit
US6947439B2 (en) Ethernet cross point switch with reduced connections by using dual control to the cross points in the switch
KR100232870B1 (ko) Mii-ir 버스 접속장치
JPH0818582A (ja) ネットワーク中継装置およびこれを使用したネットワークシステム
JPH04304733A (ja) 閉域接続用監視ノード
JPH11177595A (ja) トポロジー修正方式

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20010703