JPH07135175A - ヘテロエピタキシャル構造形成法 - Google Patents

Abstract

(57)【要約】 【目的】 半導体ヘテロエピタキシャル成長に関して、
応力歪みを緩和された成長法を提供する。 【構成】 本発明の半導体材料構造の成長方法は、１つ
の態様として、ａ）１つの表面を有し、第１の半導体材
料を含む基板２０を供給すること、ｂ）前記基板２０の
前記表面に接する１つの表面を有する、前記第１の半導
体材料を含むドープされた層２６を形成すること、ｃ）
前記基板２０の一部を除去して、前記ドープされた層２
６の一部を含むダイアフラムを形成すること、および
ｄ）前記ダイアフラムの第１の表面上へ第２の半導体材
料３４を形成すること、の工程を含む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般的にヘテロエピタキ
シャル構造を形成する方法に関する。

【０００２】

【従来の技術】高密度シリコン集積回路と一緒に集積化
できる光電子デバイスを製造するために、シリコンの上
にＩＩＩ−Ｖ族化合物半導体をヘテロエピタキシャル成
長させることに関して大いに興味が持たれている。しか
し、そのような材料のヘテロエピタキシーについては未
だに良く分かっていない。ＧａＡｓとＳｉとの間の２５
０％もの熱膨張係数の違いや、４．２％の格子不整合の
問題を含め、数多くの困難な問題が存在する。この大き
な熱膨張係数の違いのために、エピタキシャル膜は成長
温度から常温に戻った時に、極度に強い応力を受けるこ
とになる。それらの応力は、デバイス製造工程において
望まれないウエハのワープを引き起こす。更に、そのよ
うな材料の違いが、膜のクラッキング、高密度の界面転
位と欠陥、および荒れたＧａＡｓ材料表面を作り出すこ
とが分かってきた。

【０００３】この熱膨張係数の違いを補償する１つの方
法は、ＧａＡｓの堆積に先だってシリコンウエハを機械
的に曲げることによって、ＧａＡｓで覆われる表面積を
増やすものであった。この方法によれば、ヘテロエキタ
キシャル成長の後に得られるウエハはワープの少ない、
あるいは全くないものとなるが、この方法をバッチ処理
に組み込むことは困難であった。加えて、この方法は限
られた量の膨張または収縮の補償に限定されるのが一般
的である。機械的な応力を利用した方法に代わるものと
しては裏面テンション層を使用するものである。引っ張
り応力状態の膜をウエハの裏面に堆積させて、ウエハの
表面に堆積された引っ張り応力状態のＧａＡｓ膜とバラ
ンスさせるものである。このテンション層としてはＷ₅
Ｓｉ₃ が用いられている。この層は膨張係数が（１３．
７×１０^-6／℃）と、Ｓｉの（３．２）およびＧａＡｓ
の（６．５）と比べて大きく、比較的薄いＷ₅ Ｓｉ₃ 層
の使用で済むためである。

【０００４】最近の研究によれば、ＧａＡｓ層の側壁が
束縛されない限定領域ヘテロエピタキシーによって、側
壁パターンの端部から２−３μｍの領域では欠陥密度が
低減化されていることが分かってきた。この進歩は多
分、端部付近での熱応力の低減化によるものであり、幾
分かは端部へ向かっての欠陥の焼鈍の増大によるもので
あろう。明らかにこの方法はより大きなパターン（１０
０μｍ）に対しては有効ではないが、しかしＧａＡｓレ
ーザーのような５μｍないし１０μｍのデバイスには有
効であろう。限定領域ヘテロエピタキシーはまた、ウエ
ハのワープの原因である層歪みを低減化することにも有
効であることが分かってきた。

【０００５】ヘテロエピタキシャル成長法を改善するた
めのその他の技術には、歪み超格子を用いるものが含ま
れる。この方法は界面転位の伝搬を減らす効果があるこ
とが示された。しかし、超格子を利用するためにはより
厚い層が要求され、層が厚くなるとそれだけクラッキン
グを生ずる頻度も高くなる。更に別の方法としては、Ａ
ｌＧａＡｓキャップ層と熱アニールを利用する方法があ
る。

【０００６】

【発明の概要】過去に用いられたヘテロエピタキシーの
方法の多くは膜質を改善することにわずかな貢献を果た
してきた。例えば、欠陥密度を含む膜であればいろんな
方法によって得られる。しかし、ヘテロエピタキシーの
適用が有望だと考えられている高品質の光電子デバイス
の製造を可能にするためには、少なくとも１桁の改善が
必要である。相異なる半導体の熱膨張係数の違いによる
ウエハのワープの問題は、完全に目的にかなう解決なし
に残存している。ウエハを予め機械的に曲げる方法はウ
エハ割れの可能性があるため、その程度が限られる。ウ
エハ裏面へのワープ制御のためのテンション層の適用も
また、薄膜化されていないウエハでは曲げるために必要
なテンションの大きさが膨大なものとなるため限度があ
る。限定領域ヘテロエピタキシー法は有望であり、この
方法のみが５μｍオーダー程度までの寸法の構造に対し
て欠陥密度を減らすことに有効であることが実証されて
いるが、現実には１００μｍの光電子デバイスが必要と
される。本発明が解決を意図している問題の中にこれら
の問題は含まれる。

【０００７】本発明の１つの態様として、半導体材料構
造の成長方法が開示されている。本方法は：ａ）１つの
表面を有し、第１の半導体材料を含む基板を供給するこ
と、ｂ）前記基板の前記表面に接する１つの表面を有す
る、前記第１の半導体材料を含むドープされた層を形成
すること、ｃ）前記基板の一部を除去して前記ドープさ
れた層の一部を含むダイアフラムを形成すること、およ
びｄ）前記ダイアフラムの第１の表面上へ第２の半導体
材料を形成すること、の工程を含んでいる。

【０００８】本発明の第２の態様では、半導体のヘテロ
エピタキシャル成長方法であって：ａ）第１の半導体材
料を含む１つの基板を供給すること、ｂ）前記基板の表
面の部分を保護用の材料で覆って、覆われた領域と覆わ
れていない領域とを作り、前記覆われていない領域が境
界を有するようにすること、ｃ）前記覆われていない領
域内に、前記基板の前記表面に接する１つの表面を有
し、前記第１の半導体材料を含むドープされた層を形成
すること、ｄ）前記ドープされた層に接する前記基板の
一部を除去して、前記ドープされた層の一部を含むダイ
アフラムを形成すること、ｅ）前記ダイアフラムの１つ
の表面上にテンション層を形成すること、およびｆ）前
記テンション層が形成された表面とは反対側のダイアフ
ラム表面上に第２の半導体材料を含む層を形成するこ
と、の工程を含む方法が開示されている。

【０００９】本発明の更に別の態様では、ヘテロエピタ
キシャル半導体構造であって：ａ）第１の半導体材料の
ドープされた層を含むダイアフラム、ｂ）前記ダイアフ
ラムの第１の表面上のテンション層、およびｃ）前記第
１の表面とは反対側のダイアフラムの第２の表面上の第
２の半導体材料を含む１つの層、を含む構造が開示され
ている。

【００１０】本発明の１つの特長は、Ｓｉ基板上にＧａ
Ａｓおよびその他の材料を成長させることから生ずる大
きい熱膨張係数の違いを補償するために、予め曲げられ
た成長表面を提供できることである。本発明はまた、多
様な材料構造の上に作製されるデバイスの同時集積化を
容易にするとともにヘテロエピタキシャル膜の欠陥密度
を低減化できることが知られている方法である限定領域
ヘテロエピタキシーの使用と両立できる。

【００１１】各図面において、特に断らない限り対応す
る部品に対しては同じ番号および記号を用いている。

【００１２】

【実施例】本発明の１つの好適実施例では、薄い（１−
１０μｍ）Ｓｉダイアフラムまたはメンブレン上にヘテ
ロエピタキシャル成長が実行される。Ｓｉダイアフラム
を使用することによって、成長に先立っての成長表面の
曲がり具合はＳｉウエハの機械的曲げによって得られる
ものよりも大きくできる。（Ｓｉウエハでは、表面上で
４．２％の膨張を補償するために要求される変曲状態に
達する以前にクラッキングが発生するであろう） Ｓｉ
ダイアフラムはまた、裏面にテンション層を使用するこ
とによってウエハよりもずっと容易に曲げることができ
る。この方法を用いて、Ｓｉ基板の厚さはＧａＡｓエピ
層と同じ厚さ程度に薄くされ、４％の膨張もＳｉダイア
フラムを１００μｍの幅のパターン上で１０μｍ曲げる
ことによって容易に補償することができる（θ〜０．０
４ラジアン）。更に、ダイアフラムは、過去に実証され
た限定領域エピタキシーのメリットを活用するように、
パターン化することを行ってもよい。Ｓｉウエハ上の１
０μｍ以下の寸法にパターン化されたＧａＡｓは、同じ
条件下で全面的な成長を行った場合と比較して大幅な材
料品質の向上を達成できることが分かった。本発明のこ
の実施例では、限定領域成長をダイアフラム基板と組み
合わせることによって、１０００μｍ² オーダーのエリ
アに亘って高品質のヘテロエピタキシーを実現すること
ができる。限定領域エピタキシーの別のメリットは、異
なる材料構造でできたデバイスを集積することが容易で
ある点である。例えば、Ｓｉ基板の１つのエリアにレー
ザーダイオードのための材料構造が形成でき、他方、同
じ基板の別の場所には検出器やトランジスター用の材料
構造が形成できる。これらのことのほかにＳｉ基板その
ものの中には高密度のＳｉ回路が形成できる。

【００１３】上述の好適実施例の構造を作製するための
プロセスについて、図１ないし図１０を参照しながら説
明しよう。図１にはＳｉ基板２０が示され、そこには標
準的な方法によって集積回路２２が形成されている。こ
こにはＳｉ基板を示しているが、その上にヘテロエピタ
キシャル成長を行いたい任意の半導体材料を使用してよ
いことは理解されよう。図２に示すように、回路２２を
覆って保護用の層２４が堆積される。Ｓｉ₃ Ｎ₄ が好ま
しい材料ではあるが、その他の適当な材料としてはＳｉ
Ｏ₂ およびＳｉ₃ Ｎ₄ とＳｉＯ₂ の交互になった積層構
造が含まれる。次に、図３に示すように、保護層２４の
パターンで露出されたままに残されている基板２０の領
域を覆うようにエピタキシャルＳｉ層２６が形成され
る。このＳｉ層２６は保護層２４も覆っているが、基板
２０の上ではエピタキシャルであるのに対して、保護層
２４の上では多結晶状態である。このＳｉ層２６は、約
１×１０¹⁹ｃｍ^-3の濃度にＢ（ホウ素）でｐ＋にドープ
されるのが好ましく、また約１−１０μｍ（好ましくは
約３μｍ）の範囲の厚さを有することが好ましい。

【００１４】基板２０の裏面に対してパターン化された
マスク（図示されていない）が適用され、未ドープのＳ
ｉはエッチするがｐ＋ドープのＳｉでエッチングが停止
するＫＯＨ液（例えば、ＫＯＨ＋プロパノール＋Ｈ
₂ Ｏ）によってＳｉを溶かして深いＶ字形の溝がエッチ
される。結果の構造が図４に示されている。裏面のＶ字
溝の底部の上にあるＳｉ層２６の部分は、Ｖ字溝の周囲
のみで支持されるダイアフラムとなる。このダイアフラ
ムは厚さがほんの約１−１０μｍであり、一方典型的な
基板２０は約３００−７００μｍの厚さを有する（最も
普通には約４００μｍである）。ヘテロエピタキシャル
成長に先立ってダイアフラムを曲げることはウエハ全体
を曲げることよりも易しい仕事であることは理解されよ
う。実際、４．２％の格子不整を補償するために必要と
される曲げの程度はウエハであればほとんど破壊してし
まうほどのものであるが、ダイアフラムであればその変
曲に容易に耐えることができる。

【００１５】図５ａの断面図、図５ｂの平面図、および
図５ｃの鳥瞰図に示されたように、エッチされた窓３０
によって定義されるエリア２８にヘテロエピタキシャル
成長を限定することによって限定領域成長の恩恵に浴す
ることができる。窓３０はＳｉ層２６を覆うようにフォ
トレジストの層を取り付けることによって定義される。
このフォトレジストを次にリソグラフィでパターン化
し、露出したダイアフラムの部分を次に例えばＨＢＲ＋
Ｏ₂ ＋Ｈｅ＋ＳＦ₆ を含むガスを用いてドライエッチす
る。成長エリア２８の寸法は任意であるが、典型的には
１００μｍよりも狭い。１００μｍを越える寸法を有す
るエリア中の転位密度は制御が困難である。

【００１６】ヘテロエピタキシャル層の堆積後にダイア
フラムがワープを起こすことを予期して、図６に示され
たように、例えば真空スパッタリングによってダイアフ
ラムの（開いたままの窓３０中を除く）裏面に、約２０
０−３００ｎｍの範囲の厚さに、好ましくは２００ｎｍ
の厚さにテンション層３２を堆積させる。Ｖ字形溝のパ
ターンを定義するために用いられたフォトレジストは処
理のこの時点まで基板裏面に残されており、Ｖ字形溝の
外側のエリアに堆積されたテンション層３２の部分を除
去するためのリフトオフ工程において使用される。この
テンション層３２はＷ₅ Ｓｉ₃ が好ましいが、例えば、
ＴｉＷや引っ張り応力状態の窒化物のような材料であっ
てもよい（Ｓｉ₃ Ｎ₄ は適当な堆積温度と圧力とを選ぶ
ことで引っ張り応力状態にすることができる）。Ｗ₅ Ｓ
ｉ₃ を用いる場合は、この構造を約１０００℃で５−１
０分間アニールする。アニールの後、層３２は引っ張り
応力状態になり、それによって、図７に示すように、ダ
イアフラムを（上から見て）凹んだ表面を形成するよう
にワープさせる。成長エリア２８に対するワープの影響
は、Ｓｉ層２６の残りの部分につながっているダイアフ
ラムの部分から最も遠ざかったエリア２８においてより
強調されることに注目されたい。事実、成長エリアの特
定の方向の寸法が約１０μｍを越えると、束縛されてい
ない端部のヘテロエピタキシャル成長に対する恩恵は消
え失せ、従ってワープを制御することがより一層重要な
ものとなる。テンション層３２の応力は、ＧａＡｓの厚
さの約１桁小さい大きさの厚さのＷ₅ Ｓｉ₃ を用いると
いうラフなガイドラインを用いて制御および予想でき
る。例えば、もし２μｍの厚さのＧａＡｓ層が望みであ
れば、ダイアフラムの裏面には２００ｎｍのＷ₅ Ｓｉ₃
を堆積すればよい。この方法は必ずしも最初はワープの
補償として最適な量を与えないが、ワープ補償の最適化
を開始するための信頼性ある出発点となることが分かっ
た。アニール工程はまた、表面酸化物を除去することに
よって、ヘテロエピタキシーの準備としてＳｉ成長エリ
ア２８の熱洗浄の目的にもかなうものである。

【００１７】テンション層のアニールに続いて、ヘテロ
エピタキシャル層３４が堆積される。この実施例ではヘ
テロエピタキシャル層３４はＧａＡｓであるのが好まし
いが、本発明はＩｎＰ、ＣａＦ、ＩｎＡｓ等のその他の
材料の使用を排除するものではない。層３４は２段階成
長シーケンスで堆積させることもできる。第１の成長段
階は、堆積を約４５０℃で、約０．４μｍ／時間の速度
で行い、約１２０μｍの厚さまで続けられる。第２段階
の成長は約５２５℃で、約１μｍ／時間の速度で行う。
最後の成長工程に続いて構造が冷却されるにつれて、Ｇ
ａＡｓ層３４はＳｉダイアフラム成長エリア２８よりも
速やかに縮小する。従って、ＧａＡｓ層３４の張力がダ
イアフラム裏面上のＷ₅ Ｓｉ₃ 層の張力を補償し、その
結果、ＧａＡｓ層３４の成長前にはワープを持っていた
（図７）ダイアフラムは平坦になる（図８に示すよう
に）。ここでも、Ｗ₅ Ｓｉ₃ によって窓３０はＧａＡｓ
成長後も開いたままである。この結果、成長エリア２８
上に存在するＧａＡｓ層３４の部分は、その周囲の側壁
の大きい部分が束縛なしの状態になっている。このこと
は成長エリア２８上のＧａＡｓ３４の側壁付近で熱応力
を解放するうえで重要であり、また転位欠陥の焼鈍の助
けともなる。この構造の鳥瞰図が図９に示されている。

【００１８】ＧａＡｓ膜３４の成長後、保護層２４に重
なる膜３４の部分は、成長領域２８の上に存在するＧａ
Ａｓ膜３４の部分をマスクして、例えば体積比で約１：
４０：８のＨ₂ ＳＯ₄ ＋脱イオン水Ｈ₂ Ｏ＋Ｈ₂ Ｏ₂ の
液を、マスクされていない部分に対して用いることによ
って除去される。同様に、保護層２４に重なるＳｉ膜２
６の部分は、Ｓｉ処理に一般に使用される緩衝ＨＦ液
（一般的な酸化物エッチ）を用いて除去される。製造工
程のこの時点での構造は図１０に示されている。保護層
２４はＳｉ処理で一般的なように、Ｓｉ回路２２に対す
るパッシベーション層として機能するとも考えられる。
標準的なＳｉ処理技術（例えば、窓開口、相互接続形成
等）を次に適用することができる。特定の型の化合物半
導体デバイス（例えば、レーザーダイオード、検出器ダ
イオード、トランジスター等）を作製するために必要な
層を提供する目的で、ＧａＡｓ膜３４の上に付加的な層
を形成することもあり得ることは理解されよう。実際、
ウエハ上のいろいろな場所に形成されたダイアフラム上
に、層を選択的に堆積させていろいろな材料構造を形成
し、それによって単一ウエハ上の単一ダイの上に複数個
のデバイスタイプを同時に集積することができる。

【００１９】本発明の別の実施例では、最終的にダイア
フラムを構成するｐ＋Ｓｉ層が、未ドープのＳｉウエハ
中へ１−１０μｍの範囲の深さに（例えば、約１ＭｅＶ
のエネルギーで）Ｂをイオン打ち込みすることによって
形成される。この様子は図１１に示されている。先に述
べた好適実施例と同じように、深いＶ字形溝を形成する
裏面エッチはこのイオン打ち込みされた層３６の上で停
止する（図１２）。イオン打ち込みされたＳｉ層３６の
形成後の処理工程は、既に述べた実施例のそれと同様に
進行するが、保護層２４を覆う多結晶Ｓｉの層が存在し
ない点だけは異なる。同様に、第３の実施例では、標準
的なドーパント拡散法を用いてｐ＋ドープされた層が形
成される。

【００２０】これまでに述べてきた技術に加えて、ヘテ
ロエピタキシャル（ＧａＡｓ）膜の品質を向上させるた
めの各種の技術を併用して適用することができることは
理解されたい。例えば、ＧａＡｓの２段階成長の最初の
成長に続いて、基板温度を約６５０℃までランプ状に上
昇させ、次に約４００℃まで下げることを成長を中断さ
せることなく５ないし１０回繰り返すことを行って、周
期的に熱歪みを与えられた層（ＴＳＬ）の成長を実行す
ることができる。各熱サイクルには約４分間を掛け、熱
サイクル成長の後、約５２５℃においてＧａＡｓのオー
バーグロースを行う。

【００２１】適用できる別の技術はＡｌＧａＡｓキャッ
プアニールを利用するものである。これは、予め堆積さ
れたＧａＡｓ層の上に数十ナノメートルの厚さの薄いＡ
ｌ_{0. 35}Ｇａ_0.65Ａｓキャップ層を成長させるものであ
る。次にこの成長を中断し、試料はその場で約８５０
℃、約１０分間のアニールを施される。この高温ＡｌＧ
ａＡｓキャップアニールの間、砒素加圧（Ａｓ₄ ）は１
×１０^-5Ｔｏｒｒに保たれる。基板温度とＡｓの加圧が
約５２５℃と２×１０^-6Ｔｏｒｒの通常の成長条件へ戻
り次第、ＧａＡｓオーバーグロースが再開される。

【００２２】歪み層超格子（ＳＬＳ）もまた採用でき
る。ＳＬＳは結晶欠陥の伝搬を減らすことが知られてい
る。それらは典型的にはＩｎ_0.15Ｇａ_0.85ＡｓとＧａＡ
ｓ層の約５周期を含み、厚さは約１０ｎｍである。

【００２３】ここまで数例の好適実施例について詳細に
説明してきた。本発明の範囲はここに述べたものとは異
なる実施例であってしかも本発明の範囲に含まれるよう
なものを包含することを理解されたい。

【００２４】内部および外部の接続はオーミックであっ
ても、容量性のものでも、誘導性のものでも、直接的で
も、あるいは仲介回路やその他のものを介した間接的な
ものであってもよい。本発明の実施は個別部品に対して
行われても、あるいはシリコン、ガリウム砒素、あるい
はその他の光学をベースとするあるいはその他の技術を
ベースとする形態および実施例はもちろん、その他の電
子的な材料群中に完全に集積された回路に対して行われ
てもよい。

【００２５】本発明は例示実施例に関連して説明してき
たが、この説明は限定的なものを意図したものではな
い。例示実施例の各種の修正や組み合わせが本発明のそ
の他の実施例とともに、本説明を参照することで当業者
には思いつかれるであろう。従って、請求の範囲はその
ような修正や組み合わせをすべて包含するものと解釈さ
れるべきである。

【００２６】以上の説明に関して更に以下の項を開示す
る。 （１）半導体材料構造を成長させるための方法であっ
て、次の工程： ａ）１つの表面を有し、第１の半導体材料を含む基板を
供給すること、 ｂ）前記基板の前記表面に接する１つの表面を有し、前
記第１の半導体材料を含むドープされた層を形成するこ
と、 ｃ）前記基板の一部を除去して、前記ドープされた層の
一部を含むダイアフラムを形成すること、および ｄ）前記ダイアフラムの第１の表面上へ第２の半導体材
料を形成すること、を含む方法。

【００２７】（２）第１項記載の方法であって、更に、
第２の半導体材料を形成する前記工程に先立って、前記
ダイアフラムの一部を除去する工程を含む方法。

【００２８】（３）第１項記載の方法であって、更に、
前記第１の表面とは反対側の前記ダイアフラムの第２の
表面上にテンション層を形成する工程を含む方法。

【００２９】（４）第１項記載の方法であって、前記ド
ープ層がエピタキシャルに堆積され、その場でドープさ
れる方法。

【００３０】（５）第１項記載の方法であって、前記ド
ープ層がドーパントのイオン打ち込みによって形成され
る方法。

【００３１】（６）第１項記載の方法であって、前記ド
ープ層が前記基板表面からのドーパントの拡散によって
形成される方法。

【００３２】（７）半導体のヘテロエピタキシャル成長
のための方法であって、次の工程： ａ）第１の半導体材料を含む基板を供給すること、 ｂ）前記基板の表面の部分を保護用の材料で覆って、覆
われた領域と覆われていない領域とを作り、前記覆われ
ていない領域が境界を有するようにすること、 ｃ）前記覆われていない領域内に、前記基板の前記表面
に接する１つの表面を有し、前記第１の半導体材料を含
むドープされた層を形成すること、 ｄ）前記ドープされた層に接する前記基板の一部を除去
して、前記ドープされた層の一部を含むダイアフラムを
形成すること、 ｅ）前記ダイアフラムの１つの表面上にテンション層を
形成すること、および ｆ）前記テンション層が形成された表面とは反対側のダ
イアフラム表面上に第２の半導体材料を含む層を形成す
ること、を含む方法。

【００３３】（８）第７項記載の方法であって、更に、
次の工程： ａ）前記ダイアフラム上に、ダイアフラムのマスクされ
る部分とマスクされない部分とを形成するマスキングパ
ターンをマスキング材料で形成すること、 ｂ）前記ダイアフラムの前記マスクされない部分を除去
して、前記ダイアフラム中に開口を形成し、前記開口の
端部が前記ダイアフラム上の成長エリアを部分的に定義
し、更に前記成長エリアが前記第２の半導体材料を含む
前記層によって覆われるようにすること、を含む方法。

【００３４】（９）第７項記載の方法であって、前記第
１の半導体材料がＳｉで、前記第２の半導体材料がＧａ
Ａｓである方法。

【００３５】（１０）第７項記載の方法であって、前記
第１の半導体材料がＳｉで、前記第２の半導体材料がＣ
ａＦ、ＩｎＰ、およびＩｎＡｓを含む群の中から選ばれ
たものである方法。

【００３６】（１１）第７項記載の方法であって、前記
テンション層がＷ₅ Ｓｉ₃ である方法。

【００３７】（１２）第７項記載の方法であって、前記
テンション層がＴｉＷと引っ張り応力状態のＳｉ₃ Ｎ₄
とを含む群の中から選ばれたものである方法。

【００３８】（１３）第７項記載の方法であって、前記
保護材料がＳｉ₃ Ｎ₄ である方法。

【００３９】（１４）第７項記載の方法であって、前記
ドープ層がＢでｐ＋ドープされている方法。

【００４０】（１５）第７項記載の方法であって、前記
テンション層を形成する前記工程に続いて、約１０００
℃において前記層をアニールする工程が施される方法。

【００４１】（１６）ヘテロエピタキシャル半導体構造
であって： ａ）第１の半導体材料のドープ層を含むダイアフラム、 ｂ）前記ダイアフラムの第１の表面上のテンション層、
および ｃ）前記第１の表面とは反対側の前記ダイアフラムの第
２の表面上の第２の半導体材料を含む層、を含む構造。

【００４２】（１７）第１６項記載の構造であって、前
記ダイアフラムが開口を有し、前記開口が前記ダイアフ
ラムの成長エリアを部分的に定義する端部を有し、ここ
において前記成長エリアが前記第２の半導体材料を含む
前記層によって覆われている構造。

【００４３】（１８）第１６項記載の構造であって、前
記第１の半導体材料がＳｉであって、前記第２の半導体
材料がＧａＡｓである構造。

【００４４】（１９）第１６項記載の構造であって、前
記テンション層がＷ₅ Ｓｉ₃ である構造。

【００４５】（２０）第１６項記載の構造であって、前
記ドープ層がＢでｐ＋ドープされている構造。

【００４６】（２１）本発明の１つの態様として、半導
体材料構造の成長法であって、次の工程：ａ）１つの表
面を有し、第１の半導体材料を含む基板２０を供給する
こと、ｂ）前記基板２０の前記表面に接する１つの表面
を有する、前記第１の半導体材料を含むドープされた層
２６を形成すること、ｃ）前記基板２０の一部を除去し
て、前記ドープされた層２６の一部を含むダイアフラム
を形成すること、およびｄ）前記ダイアフラムの第１の
表面上へ第２の半導体材料３４を形成すること、を含む
方法が開示されている。

【図面の簡単な説明】

【図１】第１の好適実施例の構造の製造段階での断面図
であり、予め集積回路を作製されたスタート段階の基板
を示す図。

【図２】第１の好適実施例の構造の製造段階での断面図
であり、保護層を堆積させた段階の断面図を示す図。

【図３】第１の好適実施例の構造の製造段階での断面図
であり、保護層で覆われていない基板領域をエピタキシ
ャルＳｉ層で覆った段階の断面図を示す図。

【図４】第１の好適実施例の構造の製造段階での断面図
であり、基板裏面にＶ字形の溝をエッチした段階の断面
図を示す図。

【図５】第１の好適実施例の構造で、ヘテロエピタキシ
ャル成長エリアを限定するための窓がエッチされた段階
の構造の、ａは断面図、ｂは平面図、ｃは鳥瞰図を示す
図。

【図６】第１の好適実施例の構造の製造段階での断面図
であり、ダイアフラム裏面にテンション層を堆積させた
段階の断面図を示す図。

【図７】第１の好適実施例の構造の製造段階での断面図
であり、アニールによってテンション状態となり、上か
ら見て凹んだ表面形状となった段階の断面図を示す図。

【図８】第１の好適実施例の構造の製造段階での断面図
であり、ダイアフラム表面にヘテロエピタキシャル層を
堆積させてテンション状態が補償された段階の断面図を
示す図。

【図９】第１の好適実施例の構造の図８と同じ段階の鳥
瞰図を示す図。

【図１０】第２の好適実施例の構造の製造段階での断面
図であり、保護層の上の膜を除去した段階の断面図を示
す図。

【図１１】第２の好適実施例の構造の製造段階での断面
図であり、ドープ層をイオン打ち込みによって形成する
段階の断面図を示す図。

【図１２】第２の好適実施例の構造の製造段階での断面
図であり、基板裏面にＶ字形の溝がエッチされた段階の
断面図を示す図。

【符号の説明】

２０ Ｓｉ基板 ２２ 集積回路 ２４ 保護層 ２６ エピタキシャルＳｉ層 ２８ 成長限定エリア ３０ 窓 ３２ テンション層 ３４ ヘテロエピタキシャル層 ３６ イオン打ち込み層

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハン − ツォング ユアン アメリカ合衆国テキサス州ダラス，バーチ ウッド ドライブ 7131

Claims (2)

【特許請求の範囲】
1. 【請求項１】 半導体材料構造を成長させるための方法
   であって、次の工程： ａ）１つの表面を有し、第１の半導体材料を含む基板を
   供給すること、 ｂ）前記基板の前記表面に接する１つの表面を有し、前
   記第１の半導体材料を含むドープされた層を形成するこ
   と、 ｃ）前記基板の一部を除去して、前記ドープされた層の
   一部を含むダイアフラムを形成すること、および ｄ）前記ダイアフラムの第１の表面上へ第２の半導体材
   料を形成すること、 を含む方法。
2. 【請求項２】 ヘテロエピタキシャル半導体構造であっ
   て： ａ）第１の半導体材料のドープ層を含むダイアフラム、 ｂ）前記ダイアフラムの第１の表面上のテンション層、
   および ｃ）前記第１の表面とは反対側の前記ダイアフラムの第
   ２の表面上の第２の半導体材料を含む層、 を含む構造。