JPH07123295A - Video output circuit - Google Patents
Video output circuitInfo
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- JPH07123295A JPH07123295A JP5264606A JP26460693A JPH07123295A JP H07123295 A JPH07123295 A JP H07123295A JP 5264606 A JP5264606 A JP 5264606A JP 26460693 A JP26460693 A JP 26460693A JP H07123295 A JPH07123295 A JP H07123295A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明はカラーテレビジョン受像
機における陰極線管駆動回路に係り、特に陰極線管にビ
デオ信号を出力するビデオ出力回路に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a cathode ray tube driving circuit in a color television receiver, and more particularly to a video output circuit for outputting a video signal to the cathode ray tube.
【0002】[0002]
【従来の技術】従来例を図5に示す。図5は従来のカラ
ーテレビジョン受像機に用いられているビデオ出力回路
を表す。2. Description of the Related Art FIG. 5 shows a conventional example. FIG. 5 shows a video output circuit used in a conventional color television receiver.
【0003】図5は利得を変化することができるビデオ
出力回路の回路図であり、赤,緑,青3系統の回路の利
得はそれぞれ、色差信号(R−Y),(G−Y),(B
−Y)が入力されるトランジスタQ1,Q2,Q3のエ
ミッタ端子と輝度信号−Yが入力されるトランジスタQ
4のエミッタ端子間の合成抵抗と、トランジスタQ1,
Q2,Q3のコレクタ端子と電圧源Vccの間に接続さ
れている負荷抵抗R1,R3,R6の比で決定される。
VR1,VR2は可変抵抗であり、これらを調整するこ
とによって、回路の利得を変化させ、白バランスを調整
するためのものである。トランジスタQ2,Q3のエミ
ッタ端子に接続されている抵抗R4,R7にはそれぞ
れ、ダイオードD1と抵抗R5、ダイオードD2と抵抗
R8で構成される直列回路が並列に接続されている。FIG. 5 is a circuit diagram of a video output circuit capable of changing the gain. The gains of the circuits of three systems of red, green and blue are color difference signals (RY), (GY), respectively. (B
-Y) is inputted to the emitter terminals of the transistors Q1, Q2 and Q3, and the luminance signal -Y is inputted to the transistor Q.
The combined resistance between the four emitter terminals and the transistor Q1,
It is determined by the ratio of the load resistances R1, R3 and R6 connected between the collector terminals of Q2 and Q3 and the voltage source Vcc.
VR1 and VR2 are variable resistors, and by adjusting these, the gain of the circuit is changed and the white balance is adjusted. A series circuit composed of a diode D1 and a resistor R5, and a diode D2 and a resistor R8 is connected in parallel to the resistors R4 and R7 connected to the emitter terminals of the transistors Q2 and Q3, respectively.
【0004】輝度信号−Yの振幅が大きくなる、すなわ
ちトランジスタQ4のエミッタ端子の電圧が低下する
と、色差信号が入力されるトランジスタQ1,Q2,Q
3のエミッタ端子とトランジスタQ4のエミッタ端子の
間に接続された抵抗に流れる電流が増加し、抵抗R2,
R4,R7の電圧降下が大きくなる。すると、抵抗R
4,R7の電圧に並列接続されているダイオードD1,
D2が導通状態となり、抵抗R5,R8がそれぞれ抵抗
R4,R7に並列接続され、トランジスタQ2,Q3の
エミッタ端子とトランジスタQ4のエミッタ端子間の合
成抵抗を減少させ、利得を増加させ、白バランスを切り
換えるものであった。When the amplitude of the luminance signal -Y increases, that is, when the voltage of the emitter terminal of the transistor Q4 decreases, the color difference signals are input to the transistors Q1, Q2, Q.
The current flowing through the resistor connected between the emitter terminal of the transistor 3 and the emitter terminal of the transistor Q4 increases, and the resistor R2
The voltage drop of R4 and R7 becomes large. Then the resistance R
4, diode D1, which is connected in parallel to the voltage of R7
D2 becomes conductive, resistors R5 and R8 are connected in parallel to resistors R4 and R7, respectively, to reduce the combined resistance between the emitter terminals of the transistors Q2 and Q3 and the emitter terminal of the transistor Q4, increase the gain, and balance the white balance. It was a switch.
【0005】尚、この様な回路構成を持つビデオ出力回
路の一例として特開昭53−99721号公報に示す発
明がある。As an example of a video output circuit having such a circuit configuration, there is the invention disclosed in Japanese Patent Laid-Open No. 53-99721.
【0006】[0006]
【発明が解決しようとする課題】上記従来技術を示すビ
デオ出力回路においては以下の2つの問題がある。第1
は必要周波数帯域の確保である。従来例には必要な周波
数帯域を得るためのピーキング手段について明示されて
いないが、一般的なカスコード増幅器の構成として、Q
1,Q2,Q3のコレクタ側には直並列ピーキング、及
びQ1,Q2,Q3のエミッタ側にはエミッタピーキン
グ(並列にコンデンサを付加など)を行う事が用いられ
る。しかしながら、ダイオードD1,D2が導通状態に
なると、トランジスタQ2,Q3のエミッタ端子とトラ
ンジスタQ4のエミッタ端子間の合成抵抗が減少するた
め、ピーキング量が不足する。その結果、周波数帯域に
よって、振幅特性が変化するという問題を生ずる。There are the following two problems in the video output circuit showing the above-mentioned prior art. First
Is to secure the necessary frequency band. Although the peaking means for obtaining the necessary frequency band is not explicitly described in the conventional example, as a configuration of a general cascode amplifier, Q
Series-parallel peaking is used on the collector side of 1, Q2, Q3, and emitter peaking (adding a capacitor in parallel, etc.) is used on the emitter side of Q1, Q2, Q3. However, when the diodes D1 and D2 are turned on, the combined resistance between the emitter terminals of the transistors Q2 and Q3 and the emitter terminal of the transistor Q4 decreases, and the peaking amount becomes insufficient. As a result, there arises a problem that the amplitude characteristic changes depending on the frequency band.
【0007】第2は補正精度の確保である。従来例を
赤,緑,青色の3本の投写管の画像をスクリーン上に投
写する投写形テレビの白バランス補正に適用する場合、
特に青色投写管の輝度特性が赤と緑の投写管に対して大
きく異なり、ビデオ出力回路の利得を精度良く補正する
ことが必要である。しかし、従来例のビデオ出力回路は
スイッチング素子としてダイオードを用いているため、
利得を切り換えるしきい値電圧は一定であること、利得
を切り換えるためのダイオードと抵抗の直列回路は1系
統であるため、精度良く補正することが極めて困難であ
った。The second is to secure the correction accuracy. When applying the conventional example to the white balance correction of the projection type television that projects the images of the three projection tubes of red, green and blue on the screen,
In particular, the brightness characteristics of the blue projection tube are greatly different from those of the red and green projection tubes, and it is necessary to accurately correct the gain of the video output circuit. However, since the conventional video output circuit uses a diode as a switching element,
Since the threshold voltage for switching the gain is constant and the series circuit of the diode and the resistor for switching the gain is one system, it is extremely difficult to correct it accurately.
【0008】本発明の第1の目的は広帯域な周波数帯域
を得ることができるビデオ出力回路を提供することにあ
る。A first object of the present invention is to provide a video output circuit capable of obtaining a wide frequency band.
【0009】本発明の第2の目的は投写管の輝度特性に
応じて回路の利得を高精度に補正することができるビデ
オ出力回路を提供することにある。A second object of the present invention is to provide a video output circuit capable of highly accurately correcting the gain of the circuit according to the brightness characteristics of the projection tube.
【0010】[0010]
【課題を解決するための手段】上記第1の目的を達成す
るために、回路の利得を切り換えるために接続される抵
抗R5,R8に新たなピーキング素子を並列接続する構
成となっている。In order to achieve the first object, a new peaking element is connected in parallel to the resistors R5 and R8 which are connected to switch the gain of the circuit.
【0011】上記第2の目的を達成するために、回路の
利得を切り換えるしきい値を決定しているダイオードD
1,D2に対して、しきい値を任意に設定することがで
きるスイッチング素子を用い、さらに、抵抗とコンデン
サと前記しきい値を任意に設定することができるスイッ
チング素子で構成した利得を切り換えるための回路を複
数設け、それらを抵抗R4とR7に並列に接続する構成
となっている。In order to achieve the above-mentioned second object, the diode D which determines the threshold value for switching the gain of the circuit.
To use a switching element for which a threshold value can be arbitrarily set for 1 and D2, and to switch a gain composed of a resistor and a capacitor and a switching element for which the threshold value can be arbitrarily set. A plurality of circuits are provided and are connected in parallel to the resistors R4 and R7.
【0012】[0012]
【作用】前記1の手段とすることにより、ダイオードD
1,D2が導通状態となり、抵抗R5,R8がそれぞれ
抵抗R4,R7に並列接続されるのと同時に抵抗R5,
R8に並列に接続されている新たなピーキング素子を抵
抗R4,R7に並列接続し、ピーキング量の不足を補償
する。With the above-mentioned means 1, the diode D
1 and D2 become conductive, and resistors R5 and R8 are connected in parallel to resistors R4 and R7, respectively, and at the same time, resistor R5 and
A new peaking element connected in parallel with R8 is connected in parallel with the resistors R4 and R7 to compensate for the shortage of the peaking amount.
【0013】前記2の手段とすることにより、回路の利
得を切り換えるしきい値及び、段階数を任意に設定し、
高精度な補正を行なうことができる。By adopting the above-mentioned means 2, the threshold value for switching the gain of the circuit and the number of stages are arbitrarily set,
Highly accurate correction can be performed.
【0014】[0014]
【実施例】以下、本発明の第1の実施例を図1により説
明する。図1は本発明をテレビジョン装置に適用した例
を示す図である。図1において、1は極性反転部、2は
差動増幅部、3は利得切り換え部、4は陰極線管、5は
入力端子、6は出力端子である。また、R1〜R10は
抵抗、C1,C2はコンデンサ、L1〜L3はインダク
タ、E1〜E3は電源電圧供給端子、V1〜V3は電圧
源、D1,D2はダイオード、Q1〜Q7はトランジス
タである。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A first embodiment of the present invention will be described below with reference to FIG. FIG. 1 is a diagram showing an example in which the present invention is applied to a television device. In FIG. 1, 1 is a polarity reversal unit, 2 is a differential amplification unit, 3 is a gain switching unit, 4 is a cathode ray tube, 5 is an input terminal, and 6 is an output terminal. Further, R1 to R10 are resistors, C1 and C2 are capacitors, L1 to L3 are inductors, E1 to E3 are power supply voltage supply terminals, V1 to V3 are voltage sources, D1 and D2 are diodes, and Q1 to Q7 are transistors.
【0015】入力端子5はトランジスタQ1のベースに
接続され、トランジスタQ1のエミッタは抵抗R2を介
して接地電位に接続されており、トランジスタQ1のコ
レクタは抵抗R1を介して電源電圧供給端子E1に接続
されている。トランジスタQ1のコレクタと抵抗R1の
接点はトランジスタQ2のベースに接続されており、ト
ランジスタQ2のエミッタは抵抗R3を介して電源電圧
供給端子E2に接続されており、トランジスタQ2のコ
レクタは接地電位に接続されており、トランジスタQ2
のエミッタと抵抗R3の接点は抵抗R5を介してトラン
ジスタQ4のエミッタに接続されている。抵抗R5には
抵抗R4とコンデンサC1の直列回路と利得切り換え部
3が並列に接続されている。利得切り換え部3はトラン
ジスタQ3のエミッタに抵抗R6が接続されており、抵
抗R6の他方はトランジスタQ2のコレクタと抵抗R5
の接点に接続されている。トランジスタQ3のベースは
電圧源V1に接続されており、トランジスタQ3のコレ
クタは抵抗R5とトランジスタQ4のエミッタとの接点
に接続されている。さらに、コンデンサC2が抵抗R6
と並列に接続されている。トランジスタQ4のエミッタ
は抵抗R7を介して接地電位に接続されており、トラン
ジスタQ4のコレクタはトランジスタQ5のエミッタに
接続されており、トランジスタQ4のベースは電圧源V
2に接続されている。トランジスタQ5のベースは電圧
源V3に接続されており、トランジスタQ5のコレクタ
は抵抗R8とインダクタL2の並列回路、ダイオードD
2,ダイオードD1,インダクタL1,抵抗R9を通じ
て電源電圧供給端子E3に接続されている。トランジス
タQ6のコレクタは電源電圧供給端子E3に接続されて
おり、トランジスタQ6のベースはダイオードD1とイ
ンダクタL1の接点に接続されており、トランジスタQ
6のエミッタはトランジスタQ7のエミッタに接続され
ている。トランジスタQ7のベースはダイオードD2と
抵抗R8とインダクタL2の並列回路の接点に接続され
ており、トランジスタQ7のコレクタは接地電位に接続
されている。トランジスタQ6のエミッタとトランジス
タQ7のエミッタの接点は抵抗R10とインダクタL3
の並列回路を介して出力端子6に接続されており、出力
端子6には陰極線管4が接続されている。The input terminal 5 is connected to the base of the transistor Q1, the emitter of the transistor Q1 is connected to the ground potential via the resistor R2, and the collector of the transistor Q1 is connected to the power supply voltage supply terminal E1 via the resistor R1. Has been done. The collector of the transistor Q1 and the contact point of the resistor R1 are connected to the base of the transistor Q2, the emitter of the transistor Q2 is connected to the power supply voltage supply terminal E2 via the resistor R3, and the collector of the transistor Q2 is connected to the ground potential. And the transistor Q2
The contact point between the emitter of R1 and the resistor R3 is connected to the emitter of the transistor Q4 via the resistor R5. A series circuit of a resistor R4 and a capacitor C1 and a gain switching unit 3 are connected in parallel to the resistor R5. In the gain switching unit 3, the resistor R6 is connected to the emitter of the transistor Q3, and the other of the resistors R6 is connected to the collector of the transistor Q2 and the resistor R5.
Connected to the contact. The base of the transistor Q3 is connected to the voltage source V1, and the collector of the transistor Q3 is connected to the contact point between the resistor R5 and the emitter of the transistor Q4. Further, the capacitor C2 is connected to the resistor R6.
And are connected in parallel. The emitter of the transistor Q4 is connected to the ground potential via the resistor R7, the collector of the transistor Q4 is connected to the emitter of the transistor Q5, and the base of the transistor Q4 is the voltage source V.
Connected to 2. The base of the transistor Q5 is connected to the voltage source V3, and the collector of the transistor Q5 is a parallel circuit of the resistor R8 and the inductor L2 and the diode D.
2, the diode D1, the inductor L1, and the resistor R9, and is connected to the power supply voltage supply terminal E3. The collector of the transistor Q6 is connected to the power supply voltage supply terminal E3, and the base of the transistor Q6 is connected to the contact point of the diode D1 and the inductor L1.
The emitter of 6 is connected to the emitter of transistor Q7. The base of the transistor Q7 is connected to the contact point of the parallel circuit of the diode D2, the resistor R8 and the inductor L2, and the collector of the transistor Q7 is connected to the ground potential. The contact point between the emitter of the transistor Q6 and the emitter of the transistor Q7 is a resistor R10 and an inductor L3.
Is connected to the output terminal 6 through the parallel circuit of, and the cathode ray tube 4 is connected to the output terminal 6.
【0016】極性反転部1は入力端子5に入力された原
色信号の極性を反転し、出力する。差動増幅部2は差動
入力のカスコード型増幅器であり、本回路の利得はトラ
ンジスタQ4の負荷抵抗R9とトランジスタQ2とトラ
ンジスタQ4の共通エミッタ抵抗の比で決定される。極
性反転部1から出力された原色信号がトランジスタQ2
のベースに入力されることにより、トランジスタQ2の
エミッタ電位が前記の原色信号により変化する。一方、
トランジスタQ4はベースが電圧源V2によって固定さ
れているため、トランジスタQ4のエミッタ電位は電圧
源V2からVBEだけ下がった電位に保たれ、ほぼ一定値
である。従って、トランジスタQ2のエミッタ電位の変
化はトランジスタQ4のコレクタ電流の変化となる。ト
ランジスタQ4のコレクタ電流の変化はトランジスタQ
5のエミッタ電流と等しくなるが、トランジスタQ5は
ベース接地で使用しているため、トランジスタQ5のエ
ミッタ電流はトランジスタQ5のコレクタ電流とほぼ等
しくなっている。トランジスタQ5のコレクタ電流の変
化は負荷抵抗R9によって電圧に変換される。トランジ
スタQ6,Q7はトランジスタQ5のコレクタに現われ
た電圧波形に応じて出力端子6に接続された陰極線管4
を駆動する。陰極線管4は容量性の負荷であることか
ら、インダクタL1,L2,L3、コンデンサC1,C
2のピーキング素子によって周波数特性を補償してい
る。また、抵抗R4,R8,R10はピーキングのかけ
すぎを防止するものである。The polarity reversing unit 1 inverts the polarity of the primary color signal input to the input terminal 5 and outputs it. The differential amplifier 2 is a differential input cascode amplifier, and the gain of this circuit is determined by the ratio of the load resistance R9 of the transistor Q4 and the common emitter resistance of the transistor Q2 and the transistor Q4. The primary color signal output from the polarity reversing unit 1 is the transistor Q2.
Is inputted to the base of the transistor Q2, the emitter potential of the transistor Q2 is changed by the primary color signal. on the other hand,
Since the base of the transistor Q4 is fixed by the voltage source V2, the emitter potential of the transistor Q4 is kept at a potential lower than the voltage source V2 by V BE , and has a substantially constant value. Therefore, a change in the emitter potential of the transistor Q2 results in a change in the collector current of the transistor Q4. The change in the collector current of the transistor Q4 depends on the transistor Q
5, the emitter current of the transistor Q5 is almost equal to the collector current of the transistor Q5 because the transistor Q5 is used with its base grounded. A change in the collector current of the transistor Q5 is converted into a voltage by the load resistor R9. The transistors Q6 and Q7 are cathode ray tubes 4 connected to the output terminal 6 according to the voltage waveform appearing at the collector of the transistor Q5.
To drive. Since the cathode ray tube 4 is a capacitive load, the inductors L1, L2, L3, the capacitors C1, C
The frequency characteristic is compensated by the peaking element of No.2. Further, the resistors R4, R8, and R10 prevent excessive peaking.
【0017】本回路はトランジスタQ2のエミッタ電圧
がトランジスタQ3のエミッタ電圧より低くなるような
信号が入力された場合、トランジスタQ3が導通状態と
なり、抵抗R6が抵抗R5と並列に接続され、トランジ
スタQ2とトランジスタQ4の共通エミッタ抵抗が減少
する。すると、トランジスタQ4のコレクタ電流が増加
し、利得が増加する。抵抗R6が抵抗R5と並列に接続
されると同時にコンデンサC2が抵抗R5と並列に接続
され、エミッタ抵抗の減少によるピーキング量の不足を
補償する。In this circuit, when a signal such that the emitter voltage of the transistor Q2 becomes lower than the emitter voltage of the transistor Q3 is input, the transistor Q3 becomes conductive, the resistor R6 is connected in parallel with the resistor R5, and the transistor Q2 is connected. The common emitter resistance of transistor Q4 is reduced. Then, the collector current of the transistor Q4 increases and the gain increases. The resistor R6 is connected in parallel with the resistor R5, and at the same time, the capacitor C2 is connected in parallel with the resistor R5 to compensate for the peaking amount shortage due to the reduction of the emitter resistance.
【0018】図2に本発明の第2の実施例を示し説明す
る。C21,C22,C2nはコンデンサ、R61,R
62,R6nは抵抗、V11,V12,V1nは電圧源
である。利得切り換え部3に利得切り換え用の抵抗とト
ランジスタとピーキング素子で構成した回路をn系統設
けた点が第1の実施例と異なる。本実施例によれば、ト
ランジスタQ31,Q32,…Q3nのベース電圧をそ
れぞれ異なる値とすることにより、回路の利得をn段階
に切り換えることができる。さらに、抵抗R61,R6
2,…R6nの値を変化させることにより、トランジス
タQ31,Q32,…Q3n間の動作特性の傾きを自由
に設定することができる。例えば、赤,緑,青の3本の
投写管を有する投写形テレビにおいて、緑の投写管の輝
度特性に青の投写管の輝度特性を一致させようとした場
合、青の投写管の輝度特性を緑の投写管の輝度特性に合
わせて高精度に補正することができる。従って、良好な
白バランス性能を実現することができる。A second embodiment of the present invention will be described with reference to FIG. C21, C22, C2n are capacitors, R61, R
62 and R6n are resistors, and V11, V12, and V1n are voltage sources. This is different from the first embodiment in that the gain switching section 3 is provided with an n-system circuit including a gain switching resistor, a transistor, and a peaking element. According to the present embodiment, the gain of the circuit can be switched to n steps by setting the base voltages of the transistors Q31, Q32, ... Q3n to different values. Furthermore, resistors R61 and R6
By changing the values of 2, ... R6n, it is possible to freely set the inclination of the operating characteristics between the transistors Q31, Q32 ,. For example, in a projection television having three projection tubes for red, green, and blue, if it is attempted to match the brightness characteristics of the green projection tube with the brightness characteristics of the green projection tube, the brightness characteristics of the blue projection tube Can be corrected with high accuracy according to the brightness characteristics of the green projection tube. Therefore, good white balance performance can be realized.
【0019】図3に本発明の第3の実施例を示す。第2
の実施例とはカスコード型増幅器を形成するトランジス
タQ4のベースに直接原色信号を入力する方式である点
が異なる。従って、入力端子5はトランジスタQ4のベ
ースに接続され、トランジスタQ4のエミッタは抵抗R
5を介して接地電位に接続されている。この他の回路構
成は第2の実施例と同様である。FIG. 3 shows a third embodiment of the present invention. Second
The embodiment is different from the embodiment in that the primary color signal is directly input to the base of the transistor Q4 forming the cascode amplifier. Therefore, the input terminal 5 is connected to the base of the transistor Q4, and the emitter of the transistor Q4 has a resistance R
It is connected via 5 to the ground potential. The other circuit configuration is similar to that of the second embodiment.
【0020】本実施例において、回路の利得は負荷抵抗
R9とトランジスタQ4のエミッタ抵抗R5の比で決定
される。本実施例においても、回路の利得を決定してい
るトランジスタQ4のエミッタ抵抗R5と並列に利得切
り換え部3を接続することにより、第2の実施例と同様
な効果を得ることができる。In the present embodiment, the gain of the circuit is determined by the ratio of the load resistance R9 and the emitter resistance R5 of the transistor Q4. Also in this embodiment, the same effect as that of the second embodiment can be obtained by connecting the gain switching unit 3 in parallel with the emitter resistance R5 of the transistor Q4 that determines the gain of the circuit.
【0021】図4に、本発明の第4の実施例を示す。図
4は、前記1から3の実施例とは異なり、スイッチ素子
としてダイオードを用い、補正の高精度化を図った回路
である。同実施例の構成は、抵抗R8,R9,R21,
R22,R23,R24、コンデンサC21,C22,
C23、トランジスタQ4,Q5,Q9、ダイオードD
21,D22、インダクタL1,L2、電圧源V3から
構成されている。図4の回路構成は差動入力形のカスコ
ード形式のビデオ出力回路である。カスコード形式の回
路動作の説明については、第1の実施例と同様であり、
Q4のベース端子には色差(B−Y)信号が、Q9のベ
ース端子には輝度(−Y)信号が入力されている。本実
施例の特徴となっているトランジスタQ4とQ9の間に
接続されている素子の動作について説明する。輝度信号
入力端子22からの入力信号振幅が小さいときには、ダ
イオードD21,D22はカットオフ状態にあり、抵抗
R23,R24、コンデンサC22,C23は切り離さ
れた状態にある。コンデンサC21はエミッタピーキン
グを行なうための素子である。従って、回路の利得はほ
ぼ、R9/(R21+R22)で決定されている。輝度
信号振幅が大きくなり(Q9のエミッタ電位がさが
り)、Q4のエミッタ電流が増加し、抵抗R21の両端
の電圧がダイオードD21のしきい値電圧を超えると抵
抗R21に抵抗R23が並列に接続され、Q4とQ9間
の合成抵抗が小さくなり、回路の利得が大きくなる。ま
た、コンデンサC22は、利得の増大に伴うエミッタピ
ーキングの低下を補償するものである。更に、輝度信号
振幅が大きくなると、R21,R22の両端の電圧が、
ダイオードD22のしきい値電圧を超えるとさらに抵抗
R24が並列に接続され、Q4とQ9間の合成抵抗が小
さくなり、回路の利得が前記以上に大きくなる。すなわ
ち、回路の利得を、3段階に切り換えることが出来、例
えば使用する投写管の輝度特性に応じて、低輝度,中輝
度,高輝度において最適設定することが出来る為、より
高精度な補正を実現することができる。また、コンデン
サC22は、コンデンサC21同様にエミッタピーキン
グの低下を補償するものであり、必要な周波数帯域を確
保することができる。また、本実施例においては、ダイ
オードと抵抗の直列素子を2系統用いているが、さらに
3系統,4系統と増やすことで高精度化を図ることが可
能であることは言うまでもない。FIG. 4 shows a fourth embodiment of the present invention. Unlike the first to third embodiments, FIG. 4 shows a circuit in which a diode is used as a switch element to improve the accuracy of correction. The configuration of the embodiment is such that the resistors R8, R9, R21,
R22, R23, R24, capacitors C21, C22,
C23, transistors Q4, Q5, Q9, diode D
21, D22, inductors L1 and L2, and a voltage source V3. The circuit configuration of FIG. 4 is a differential input type cascode type video output circuit. The description of the circuit operation in the cascode format is the same as in the first embodiment,
A color difference (BY) signal is input to the base terminal of Q4, and a luminance (-Y) signal is input to the base terminal of Q9. The operation of the element connected between the transistors Q4 and Q9, which is a feature of this embodiment, will be described. When the input signal amplitude from the luminance signal input terminal 22 is small, the diodes D21 and D22 are in the cutoff state, and the resistors R23 and R24 and the capacitors C22 and C23 are in the disconnected state. The capacitor C21 is an element for performing emitter peaking. Therefore, the gain of the circuit is almost determined by R9 / (R21 + R22). When the luminance signal amplitude increases (the emitter potential of Q9 decreases), the emitter current of Q4 increases, and the voltage across the resistor R21 exceeds the threshold voltage of the diode D21, the resistor R23 is connected in parallel with the resistor R21. , Q4 and Q9 have a small combined resistance, and the gain of the circuit increases. The capacitor C22 compensates for a decrease in emitter peaking that accompanies an increase in gain. Furthermore, when the brightness signal amplitude increases, the voltage across R21 and R22 becomes
When the threshold voltage of the diode D22 is exceeded, the resistor R24 is further connected in parallel, the combined resistance between Q4 and Q9 becomes smaller, and the gain of the circuit becomes larger than the above. That is, the gain of the circuit can be switched in three steps, and optimal settings can be made at low brightness, medium brightness, and high brightness according to the brightness characteristics of the projection tube used, for more accurate correction. Can be realized. Further, the capacitor C22, like the capacitor C21, compensates for a decrease in emitter peaking and can secure a necessary frequency band. Further, in this embodiment, two series elements of a diode and a resistor are used, but it goes without saying that the accuracy can be improved by further increasing the series elements to three and four.
【0022】[0022]
【発明の効果】本発明によれば、ピーキング量を常に最
適に保つことができ、回路の利得が切り換わった時にも
広帯域な周波数特性を得ることができる。また、投写形
テレビに本発明を適用した場合、投写管の輝度特性に応
じてビデオ出力回路の利得を設定することによって、白
バランスを高精度に補正することができる。As described above, according to the present invention, the peaking amount can be always kept optimum, and a wide band frequency characteristic can be obtained even when the gain of the circuit is switched. When the present invention is applied to a projection television, the white balance can be corrected with high accuracy by setting the gain of the video output circuit according to the brightness characteristics of the projection tube.
【図1】本発明の第1の実施例を示すビデオ出力の回路
図である。FIG. 1 is a circuit diagram of a video output showing a first embodiment of the present invention.
【図2】本発明の第2の実施例を示すビデオ出力の回路
図である。FIG. 2 is a circuit diagram of a video output showing a second embodiment of the present invention.
【図3】本発明の第3の実施例を示すビデオ出力の回路
図である。FIG. 3 is a video output circuit diagram showing a third embodiment of the present invention.
【図4】本発明の第4の実施例を示すビデオ出力の回路
図である。FIG. 4 is a circuit diagram of a video output showing a fourth embodiment of the present invention.
【図5】従来のビデオ出力の回路図である。FIG. 5 is a circuit diagram of a conventional video output.
1…極性反転部、2…差動増幅部、21…色差信号入力
端子、22…輝度信号入力端子、3…利得切り換え部、
4…陰極線管、5…入力端子、6…出力端子、R1〜R
10,R61,R62,R6n…抵抗、C1,C2,C
21,C22,C2n…コンデンサ、V1,V2,V
3,V11,V12,V1n…電圧源、Q1〜Q7,Q
31,Q32,Q3n…トランジスタ、L1,L2,L
3…インダクタ、D1,D2…ダイオード、E1,E
2,E3…電源電圧供給端子。DESCRIPTION OF SYMBOLS 1 ... Polarity inversion part, 2 ... Differential amplification part, 21 ... Color difference signal input terminal, 22 ... Luminance signal input terminal, 3 ... Gain switching part,
4 ... Cathode ray tube, 5 ... Input terminal, 6 ... Output terminal, R1 to R
10, R61, R62, R6n ... Resistors, C1, C2, C
21, C22, C2n ... Capacitors, V1, V2, V
3, V11, V12, V1n ... Voltage source, Q1 to Q7, Q
31, Q32, Q3n ... Transistors, L1, L2, L
3 ... Inductor, D1, D2 ... Diode, E1, E
2, E3 ... Power supply voltage supply terminal.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松本 健一 神奈川県横浜市戸塚区戸塚町216番地株式 会社日立製作所情報映像メディア事業部内 (72)発明者 上野 彰 神奈川県横浜市戸塚区吉田町292番地株式 会社日立画像情報システム内 (72)発明者 渡邊 敏光 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所映像メディア研究所内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Kenichi Matsumoto Kenji Matsumoto, 216 Totsuka-cho, Totsuka-ku, Yokohama-shi, Kanagawa Hitachi, Ltd. Information & Video Media Division (72) Akira Ueno 292 Yoshida-cho, Totsuka-ku, Yokohama-shi, Kanagawa Hitachi Image Information Systems Co., Ltd. (72) Inventor Toshimitsu Watanabe 292 Yoshida-cho, Totsuka-ku, Yokohama, Kanagawa Prefecture
Claims (3)
タ端子は抵抗を介して接地電位に接続され、コレクタ端
子は負荷抵抗を介して電源電圧供給端子に接続されてい
るNPNトランジスタと、前記トランジスタのエミッタ
端子と接地電位との間に接続されている抵抗にピーキン
グ素子と、少なくとも1つのスイッチング素子と抵抗に
よって構成される直列回路が並列に接続されているビデ
オ出力回路において、前記スイッチング素子と抵抗によ
って構成される直列回路の抵抗に新たなピーキング素子
を並列接続したことを特徴とするビデオ出力回路。1. An NPN transistor in which an image signal is input to a base terminal, an emitter terminal is connected to a ground potential via a resistor, and a collector terminal is connected to a power supply voltage supply terminal via a load resistor, and the transistor. In a video output circuit in which a peaking element and a series circuit including at least one switching element and a resistor are connected in parallel to a resistor connected between the emitter terminal of the A video output circuit in which a new peaking element is connected in parallel to the resistance of the series circuit configured by.
新たなピーキング素子は容量であることを特徴とするビ
デオ出力回路。2. The video output circuit according to claim 1, wherein
Video output circuit characterized in that the new peaking element is capacitance.
前記スイッチング素子のオン,オフは入力された画像信
号の振幅によって制御することを特徴とするビデオ出力
回路。3. The video output circuit according to claim 1, wherein
A video output circuit, wherein ON / OFF of the switching element is controlled by an amplitude of an input image signal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5264606A JPH07123295A (en) | 1993-10-22 | 1993-10-22 | Video output circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5264606A JPH07123295A (en) | 1993-10-22 | 1993-10-22 | Video output circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07123295A true JPH07123295A (en) | 1995-05-12 |
Family
ID=17405660
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5264606A Pending JPH07123295A (en) | 1993-10-22 | 1993-10-22 | Video output circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07123295A (en) |
-
1993
- 1993-10-22 JP JP5264606A patent/JPH07123295A/en active Pending
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