JPH07114582A - レイアウトパターン検証装置 - Google Patents

Abstract

(57)【要約】 【目的】 半導体集積回路の回路特性、製造の制約条件
等の複雑な基準の良否を正確かつ自動的に判定すること
ができるレイアウトパターン検証装置を得る。 【構成】 面積計算モジュール７は、レイアウトパター
ンが規定されたレイアウト情報演算処理結果５と半導体
集積回路の回路特性、製造条件等の良否基準を規定し面
積総和に関連して記述されたるレイアウト検証ルール６
とを受け、レイアウト情報演算処理結果５を基に各種レ
イアウトパターンから、検証対象のポリゴン群の面積総
和を計算して面積総和データＤ７を比較検証モジュール
８に出力する。比較検証モジュール８は、面積総和デー
タＤ７より得た面積総和が、レイアウト検証ルール６に
記述されている値を満足しているか否かを比較検証して
検証結果データＤ８をエラー出力モジュール９に出力す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路（Ｉ
Ｃ）のレイアウトパターンデータの回路特性、および製
造条件等の良否検証を行うレイアウトパターン検証装置
に関するものである。

【０００２】

【従来の技術】図１６は、従来のレイアウトパターン検
証装置の構成を示すブロック図であり、同図に示すよう
に、半導体集積回路の構造を幾何学的に定義したレイア
ウトパターンデータ１が階層展開モジュール２に取り込
まれる。

【０００３】階層展開モジュール２は、レイアウトパタ
ーンデータ１で規定される上位階層のセルから下位階層
のセルへと階層構造を展開して階層展開レイアウトパタ
ーンデータＤ２をレイアウト情報演算処理モジュール４
に出力する。

【０００４】レイアウト情報演算処理モジュール４は、
階層展開レイアウトパターンデータＤ２と、デバイス、
配線層に関するデータを階層展開レイアウトパターンデ
ータＤ２から抽出するための手順、方法等を記述したレ
イアウト情報演算ルール３とを受け、レイアウト情報演
算ルール３を用いて階層展開レイアウトパターンデータ
Ｄ２から、デバイス、配線層に関するレイアウト情報演
算処理結果５を抽出してレイアウト検証モジュール１４
に出力する。

【０００５】レイアウト検証モジュール１４は、レイア
ウト情報演算処理結果５と、レイアウト情報演算処理結
果５に対し各レイアウトパターンデータの各ポリゴン毎
に面積等を検証するためのレイアウト検証ルール６とを
受け、レイアウト検証ルール６を用いて、レイアウト情
報演算処理結果５で規定される各ポリゴン毎に面積等の
幾何学的特徴を検証して検証結果データＤ１４をエラー
出力モジュール９に出力する。

【０００６】エラー出力モジュール９は、検証結果デー
タＤ１４に基づき、視覚認識可能なエラーリスト１０あ
るいはグラフィックス表示させるためのエラー結果１１
を表示モジュール１２に出力する。

【０００７】表示モジュール１２は、エラー結果１１に
基づき視覚認識可能なグラフィックス表示する。

【０００８】図１７は図１６で示したレイアウトパター
ン検証装置の検証動作を示すフローチャートである。

【０００９】同図を参照して、ステップＳ１で、階層展
開モジュール２は、半導体集積回路の構造を幾何学的に
定義したレイアウトパターンデータ１を入力して、レイ
アウトパターンデータ１の階層構造を展開して得られる
階層展開レイアウトパターンデータＤ２をレイアウト情
報演算処理モジュール４に出力する。

【００１０】次にステップＳ２で、レイアウト情報演算
処理モジュール４は、デバイス、および配線層に関する
データを抽出するためのレイアウト情報演算ルール３を
用いて、階層展開レイアウトパターンデータＤ２から、
検証対象のデバイス、配線層等の情報を含むレイアウト
情報演算処理結果５を抽出してレイアウト検証モジュー
ル１４に出力する。

【００１１】次いで、ステップＳ３で、レイアウト検証
モジュール１４は、レイアウト検証ルール６を用いて、
レイアウト情報演算処理結果５で規定される各レイアウ
トパターンデータの各ポリゴン毎の面積を計算すること
により検証して、ステップＳ４でエラーと判定した場合
は、その検証結果である検証結果データＤ１４をエラー
出力モジュール９に出力してステップＳ５に移行し、エ
ラー無しと判定した場合は、処理を終了する。

【００１２】図１８は、レイアウト検証モジュール１４
による面積検証例を示す説明図である。同図に示すよう
に、レイアウトパターン“データＡ”の各ポリゴン（Ｓ
Ａ，ＳＢ，ＳＣ，ＳＤ，ＳＥ）毎にそれぞれ面積を計算
し、その面積がレイアウト検証ルール６に記述された値
を満足しているか否かを検証し、エラーとなるポリゴン
を面積エラー情報としてエラー出力するようにしてい
る。なお、ここでいう“データＡ”とは同一材料で構成
される領域（ポリゴン）を意味する。

【００１３】図１７に戻って、ステップＳ５で、エラー
出力モジュール９は、検証結果データＤ１４から得られ
る面積検証結果に基づき、エラーリスト１０とグラフィ
ックス上に表示するためのエラー結果１１を出力する。

【００１４】

【発明が解決しようとする課題】従来のレイアウトパタ
ーン検証装置は以上のように構成されているので、特定
の材料で構成される各領域（ポリゴン）それぞれの面積
検証しか行っておらず、半導体集積回路の回路特性、製
造の制約条件等に複雑な基準に基づく良否検証を行うこ
とができず、複雑な面積検証を行うには、目視により、
レイアウトパターンデータを検査し、さらに面積等を人
手で計算し、エラー箇所を発見しなければならないなど
の問題点があった。

【００１５】また、検査する場所が半導体集積回路の各
場所に分散しており、目視によるエラー箇所発見も非常
に困難であるという問題点があった。

【００１６】この発明は、上記のような問題点を解消す
るためになされたもので、半導体集積回路の回路特性、
製造の制約条件等の複雑な基準の良否を正確にかつ自動
的に判定することができるレイアウトパターン検証装置
を得ることを目的とする。

【００１７】

【課題を解決するための手段】この発明にかかる請求項
１記載のレイアウトパターン検証装置は、半導体集積回
路の平面構造を規定した複数の領域からなるレイアウト
パターンに関するレイアウト情報を付与するレイアウト
情報付与手段と、前記レイアウトパターン上の前記複数
の領域から、幾何学的位置関係に基づき選択され、構成
される材料により分類される少なくとも１種類の検証対
象の領域群を規定し、前記レイアウトパターンで規定さ
れる半導体集積回路の良否基準を、同一種の前記検証対
象の領域群の面積総和に関連して記述したレイアウトル
ールを付与するレイアウトルール付与手段と、前記レイ
アウト情報及び前記レイアウトルールを受け、前記レイ
アウトルールを参照して、前記レイアウト情報で規定さ
れた前記レイアウトパターンから、同一種の前記検証対
象の領域群の面積総和を計算して面積データを出力する
面積計算手段と、前記面積データ及び前記レイアウトル
ールを受け、前記レイアウトルールを参照して、前記面
積データより得られる前記面積総和に基づき前記半導体
集積回路の良否を検証する面積検証手段とを備えて構成
される。

【００１８】この発明にかかる請求項２記載のレイアウ
トパターン検証装置は、半導体集積回路の平面構造を規
定した複数の領域からなるレイアウトパターンに関する
レイアウト情報を付与するレイアウト情報付与手段と、
前記レイアウトパターン上の前記複数の領域から、幾何
学的位置関係に基づき選択され、構成される材料により
分類される複数種の検証対象の領域群を規定し、前記レ
イアウトパターンで規定される半導体集積回路の良否基
準を、異なる種類の検証対象の領域群間の面積総和の比
に関連して記述したレイアウトルールを付与するレイア
ウトルール付与手段と、前記レイアウト情報及び前記レ
イアウトルールを受け、前記レイアウトルールを参照し
て、前記レイアウト情報で規定された前記レイアウトパ
ターンから、種別ごとに前記検証対象の領域群の面積総
和をそれぞれ計算して面積データを出力する面積計算手
段と、前記面積データ及び前記レイアウトルールを受
け、前記レイアウトルールを参照して、前記面積データ
より得られる前記異なる種類の検証対象の領域群間の面
積総和の比を計算して面積比データを出力する面積比デ
ータ計算手段と、前記面積比データ及び前記レイアウト
ルールを受け、前記レイアウトルールを参照して、前記
面積比データより得られる前記面積総和の比に基づき前
記半導体集積回路の良否を検証する面積比検証手段とを
備えて構成される。

【００１９】この発明にかかる請求項３記載のレイアウ
トパターン検証装置は、半導体集積回路の平面構造を規
定した複数の領域からなるレイアウトパターンに関する
レイアウト情報を付与するレイアウト情報付与手段と、
前記レイアウトパターン上の前記複数の領域から、選択
基準領域と、幾何学的位置関係に基づき選択され、構成
される材料により分類される複数種の検証対象の領域群
とを規定し、前記レイアウトパターンで規定される半導
体集積回路の良否基準を、異なる種類の検証対象の領域
群間の面積総和の比に関連して記述したレイアウトルー
ルを付与するレイアウトルール付与手段と、前記レイア
ウト情報及び前記レイアウトルールを受け、前記レイア
ウトルールを参照して、前記レイアウト情報で規定され
た前記レイアウトパターンの前記複数の領域のうち、前
記選択基準領域に電気的に接続される領域のみからなる
情報を選択レイアウト情報として出力するレイアウトパ
ターン絞り込み手段と、前記選択レイアウト情報及び前
記レイアウトルールを受け、前記レイアウトルールを参
照して、前記選択レイアウト情報で規定された前記レイ
アウトパターンから、種別ごとに前記検証対象の領域群
の面積総和をそれぞれ計算して面積データを出力する面
積計算手段と、前記面積データ及び前記レイアウトルー
ルを受け、前記レイアウトルールを参照して、前記面積
データより得られる前記異なる種類の検証対象の領域群
の面積総和の比を計算して面積比データを出力する面積
比データ計算手段と、前記面積比データ及び前記レイア
ウトルールを受け、前記レイアウトルールを参照して、
前記面積比データより得られる前記面積総和の比に基づ
き前記半導体集積回路の良否を検証する面積比検証手段
とを備えて構成される。

【００２０】この発明にかかる請求項４記載のレイアウ
トパターン検証装置は、半導体集積回路の平面構造を規
定した複数の領域からなるレイアウトパターンに関する
レイアウト情報を付与するレイアウト情報付与手段と、
前記レイアウトパターン上の前記複数の領域から、選択
基準領域と、構成される材料により分類される複数種の
検証対象の領域とを規定し、前記レイアウトパターンで
規定される半導体集積回路の良否基準を、前記検証対象
の領域の幾何学的特徴に関連して記述したレイアウトル
ールを付与するレイアウトルール付与手段と、前記レイ
アウト情報及び前記レイアウトルールを受け、前記レイ
アウトルールを参照して、前記レイアウト情報で規定さ
れる前記レイアウトパターンから、前記選択基準領域に
電気的に接続される領域のみからなる情報を選択レイア
ウト情報として出力するレイアウトパターン絞り込み手
段と、前記選択レイアウト情報及び前記レイアウトルー
ルを受け、前記レイアウトルールを参照して、前記選択
レイアウト情報で規定される前記レイアウトパターンか
ら、前記検証対象の領域の幾何学的特徴に基づき前記半
導体集積回路の良否を検証する検証手段とを備えて構成
される。

【００２１】

【作用】この発明における請求項１記載のレイアウトパ
ターン検証装置は、レイアウト情報及びレイアウトルー
ルを受け、レイアウトルールを参照して、レイアウト情
報で規定されたレイアウトパターンから、幾何学的位置
関係に基づき選択された同一種の検証対象の領域群の面
積総和を計算して面積データを出力する面積計算手段
と、面積データ及びレイアウトルールを受け、レイアウ
トルールを参照して、面積データより得られる面積総和
に基づき半導体集積回路の良否を検証する面積検証手段
とを備えている。

【００２２】したがって、幾何学的位置関係に基づき選
択された同一種の検証対象の領域群の面積総和に基づ
き、レイアウトパターンで規定された半導体集積回路の
良否を検証することができる。

【００２３】この発明における請求項２記載のレイアウ
トパターン検証装置は、レイアウト情報及びレイアウト
ルールを受け、レイアウトルールを参照して、レイアウ
ト情報で規定されたレイアウトパターンから、それぞれ
が幾何学的位置関係に基づき選択された各種別の検証対
象の領域群の面積総和をそれぞれ計算して面積データを
出力する面積計算手段と、面積データ及びレイアウトル
ールを受け、レイアウトルールを参照して、面積データ
より得られる異なる種類の検証対象の領域群間の面積総
和の比を計算して面積比データを出力する面積比データ
計算手段と、面積比データ及びレイアウトルールを受
け、レイアウトルールを参照して、面積比データより得
られる面積総和の比に基づき半導体集積回路の良否を検
証する面積比検証手段とを備えている。

【００２４】したがって、それぞれが幾何学的位置関係
に基づき選択された異なる種類の検証対象の領域群間の
面積総和の比に基づき、レイアウトパターンで規定され
た半導体集積回路の良否を検証することができる。

【００２５】この発明における請求項３記載のレイアウ
トパターン検証装置は、レイアウト情報及びレイアウト
ルールを受け、レイアウトルールを参照して、レイアウ
ト情報で規定されたレイアウトパターンの複数の領域の
うち、選択基準領域に電気的に接続される領域のみから
なる情報を選択レイアウト情報として出力するレイアウ
トパターン絞り込み手段と、選択レイアウト情報及びレ
イアウトルールを受け、レイアウトルールを参照して、
選択レイアウト情報で規定されたレイアウトパターンか
ら、それぞれが幾何学的位置関係に基づき選択された各
種別の検証対象の領域群の面積総和をそれぞれ計算して
面積データを出力する面積計算手段と、面積データ及び
レイアウトルールを受け、レイアウトルールを参照し
て、面積データより得られる異なる種類の検証対象の領
域群間の面積総和の比を計算して面積比データを出力す
る面積比データ計算手段と、面積比データ及びレイアウ
トルールを受け、レイアウトルールを参照して、面積比
データより得られる面積総和の比に基づき半導体集積回
路の良否を検証する面積比検証手段とを備えている。

【００２６】したがって、レイアウトパターンの複数の
領域のうち、選択基準領域に電気的に接続される領域か
らなるレイアウトパターンに絞り込まれた後、絞り込ま
れたレイアウトパターンの中から、それぞれが幾何学的
位置関係に基づき選択された異なる種類の検証対象の領
域群間の面積総和の比に基づき、レイアウトパターンで
規定された半導体集積回路の良否を検証することができ
る。

【００２７】この発明における請求項４記載のレイアウ
トパターン検証装置は、レイアウト情報及びレイアウト
ルールを受け、レイアウトルールを参照して、レイアウ
ト情報で規定されるレイアウトパターンから、選択基準
領域に電気的に接続される領域のみからなる情報を選択
レイアウト情報として出力するレイアウトパターン絞り
込み手段と、選択レイアウト情報及びレイアウトルール
を受け、レイアウトルールを参照して、選択レイアウト
情報で規定されるレイアウトパターンから、検証対象の
領域の幾何学的特徴に基づき半導体集積回路の良否を検
証する検証手段とを備えている。

【００２８】したがって、レイアウトパターンの複数の
領域のうち、選択基準領域に電気的に接続される領域か
らなるレイアウトパターンに絞り込まれた後、絞り込ま
れたレイアウトパターンの中から、検証対象の領域の幾
何学的特徴に基づき、レイアウトパターンで規定された
半導体集積回路の良否を検証することができる。

【００２９】

【実施例】

＜第１の実施例＞図１はこの発明の第１の実施例である
レイアウトパターン検証装置の構成を示すブロック図で
ある。

【００３０】同図に示すように、半導体集積回路（Ｉ
Ｃ）の構造を幾何学的に階層構造で定義され、複数の領
域からなるレイアウトパターンデータ１が図示しないレ
イアウトパターンデータ付与手段により、階層展開モジ
ュール２に取り込まれる。

【００３１】階層展開モジュール２は、レイアウトパタ
ーンデータ１で規定される上位階層のセルから下位階層
のセルへと階層構造を展開しての階層展開レイアウトパ
ターンデータＤ２をレイアウト情報演算処理モジュール
４に出力する。

【００３２】レイアウト情報演算処理モジュール４は、
階層展開レイアウトパターンデータＤ２と、デバイス、
配線層に関するデータを階層展開レイアウトパターンデ
ータＤ２から抽出するための手順、方法等を記述したレ
イアウト情報演算ルール３とを受け、レイアウト情報演
算ルール３を用いて階層展開レイアウトパターンデータ
Ｄ２から、デバイス、配線層に関するレイアウト情報演
算処理結果５を抽出して面積計算モジュール７に出力す
る。なお、レイアウト情報演算ルール３は図示しないレ
イアウト情報演算ルール付与手段により付与される。

【００３３】図示しないレイアウト検証ルール付与手段
により、レイアウト検証ルール６が面積計算モジュール
７及び比較検証モジュール８に付与される。レイアウト
検証ルール６は、レイアウトパターンデータ１で規定さ
れた半導体集積回路の回路特性、製造条件等の良否基準
を規定した各種面積の検証に用いるルールであり、レイ
アウトパターン上の複数の領域から、幾何学的位置関係
に基づき選択され、構成される材料により分類される少
なくとも１種類の検証対象の領域群を規定し、同一種の
検証対象の領域群の面積総和に関連して記述される。

【００３４】面積計算モジュール７は、レイアウト情報
演算処理結果５とレイアウト検証ルール６とを受け、レ
イアウト情報演算処理結果５を基に各種レイアウトパタ
ーンから、検証対象の領域（ポリゴン）群の面積総和を
計算して面積総和データＤ７を比較検証モジュール８に
出力する。

【００３５】比較検証モジュール８は、面積総和データ
Ｄ７より得た面積総和が、レイアウト検証ルール６に記
述されている値を満足しているか否かを比較検証して検
証結果データＤ８をエラー出力モジュール９に出力す
る。

【００３６】エラー出力モジュール９は、検証結果デー
タＤ８に基づき、視覚認識可能なエラーリスト１０ある
いはグラフィックス表示されるためのエラー結果１１を
表示モジュール１２に出力する。

【００３７】表示モジュール１２は、エラー結果１１に
基づき視覚認識可能なグラフィックス表示する。

【００３８】図２は図１で示した第１の実施例のレイア
ウトパターン検証装置の検証動作を示すフローチャート
である。

【００３９】同図を参照して、ステップＳ１１で、階層
展開モジュール２は、半導体集積回路の構造を幾何学的
に定義したレイアウトパターンデータ１を入力して、レ
イアウトパターンデータ１の階層構造を展開して得られ
る階層展開レイアウトパターンデータＤ２をレイアウト
情報演算処理モジュール４に出力する。

【００４０】次に、ステップＳ１２で、レイアウト情報
演算処理モジュール４は、デバイス、および配線層に関
するデータを抽出するためのレイアウト情報演算ルール
３を用いて、階層展開レイアウトパターンデータＤ２か
ら、検証対象のデバイス、配線層等の情報を含むレイア
ウト情報演算処理結果５を抽出してレイアウト検証モジ
ュール１４に出力する。

【００４１】そして、ステップＳ１３で、面積計算モジ
ュール７は、半導体集積回路の回路特性、製造条件とな
る各種レイアウトパターンデータの面積を検証するため
のレイアウト検証ルール６を用いて、レイアウト情報演
算処理結果５から検証の対象となる同一種類のデータ
（ポリゴン）群の面積総和を計算して面積総和データＤ
７を比較検証モジュール８に出力する。

【００４２】次に、ステップＳ１４で、比較検証モジュ
ール８は、面積総和データＤ７に基づき、面積計算モジ
ュール７により計算された面積総和が、レイアウト検証
ルール６の検証値を満足しているか否かを検証し、ステ
ップＳ１５でエラーと判定した場合は、その検証結果で
ある検証結果データＤ８をエラー出力モジュール９に出
力して、ステップＳ１６に移行し、エラー無しと判定し
た場合は処理を終了する。

【００４３】以下、図３〜図５を例に挙げて、ステップ
Ｓ１３及びＳ１４の動作を詳述する。なお、図３及び図
４はレイアウトパターンの例をそれぞれ示す説明図であ
る。また、図５はレイアウト検証ルール６の記述例を示
す説明図である。

【００４４】図５のルール（Ａ）の記述により、レイア
ウト検証ルール６は、半導体集積回路２０内のすべての
“データＡ”（ＬayerＡ）の面積総和の計算及びvalue1
との比較検証が指示される。なお、ここでいう“データ
Ａ”とは同一材料で構成される領域（ポリゴン）を意味
する。

【００４５】この場合、ステップＳ１３で、面積計算モ
ジュール７は、図３の半導体集積回路２０中の全ての
“データＡ”（ポリコンＳＡ，ＳＢ，ＳＣ，ＳＤ，Ｓ
Ｅ）を検証対象として、ポリゴンＳＡ，ＳＢ，ＳＣ，Ｓ
Ｄ，ＳＥそれぞれの面積ＴＡ〜ＴＥを抽出し、下式に示
すようにその面積総和ＴＳ１を計算する。

【００４６】ＴＳ１＝ＴＡ＋ＴＢ＋ＴＣ＋ＴＤ＋ＴＥ そして、比較検証モジュール８は、ステップＳ１４で、
面積総和データＤ７より得た面積総和ＴＳ１とレイアウ
ト検証ルール６より得た検証値value1との比較検証を行
う。

【００４７】図５のルール（Ｂ）の記述により、“デー
タＢ”（ＬayerＢ）内にある“データＡ”すべての面積
総和の計算及び検証値value2との比較検証が指示され
る。なお、ここでいう“データＢ”も“データＡ”と同
様、同一材料で構成される領域（ポリゴン）を意味す
る。

【００４８】この場合、幾何学的な条件判定により、図
４の“データＢ”（Ｂ１，Ｂ２で記す）の中にある“デ
ータＡ”（ポリゴンＳＡ，ＳＢ，ＳＣ，ＳＤ，ＳＸ，Ｓ
Ｙ）のみが検証対象となる。したがって、“データＢ”
の外にある“データＡ”ＳＨ，ＳＩ，ＳＪは検証対象か
らはずれる。

【００４９】したがって、面積計算モジュール７は、ス
テップＳ１３でポリゴンＳＡ，ＳＢ，ＳＣ，ＳＤ，Ｓ
Ｘ，ＳＹそれぞれの面積ＴＡ〜ＴＤ，ＴＸ，ＴＹを抽出
し、下式に示すようにその面積総和ＴＳ２を計算する。

【００５０】 ＴＳ２＝ＴＡ＋ＴＢ＋ＴＣ＋ＴＤ＋ＴＸ＋ＴＹ そして、比較検証モジュール８は、ステップＳ１４で、
面積総和データＤ７より得た面積総和ＴＳ２とレイアウ
ト検証ルール６より得た検証値value2との比較検証を行
う。

【００５１】図５のルール（Ｃ）の記述により、“デー
タＢ”内にある“データＡ”の“データＢ”単位の面積
総和それぞれの計算及び検証値value3との比較検証が指
示される。

【００５２】この場合、幾何学的な条件判定により、図
４の“データＢ”（Ｂ１，Ｂ２で記す）の中にある“デ
ータＡ”（ポリゴンＳＡ，ＳＢ，ＳＣ，ＳＤ，ＳＸ，Ｓ
Ｙ）のみが検証対象となるとともに、“データＢ”単位
での面積総和の計算が要求される。

【００５３】したがって、面積計算モジュール７は、ス
テップＳ１３でポリゴンＳＡ，ＳＢ，ＳＣ，ＳＤ，Ｓ
Ｘ，ＳＹそれぞれの面積ＴＡ〜ＴＤ，ＴＸ，ＴＹを抽出
し、下式に示すようにポリゴンＢ１，Ｂ２それぞれにお
ける面積総和ＴＳ３及びＴＳ４を計算する。

【００５４】ＴＳ３＝ＴＡ＋ＴＢ＋ＴＣ＋ＴＤ ＴＳ４＝ＴＸ＋ＴＹ そして、比較検証モジュール８は、ステップＳ１４で、
面積総和データＤ７より得た面積総和ＴＳ３及びＴＳ４
それぞれと、レイアウト検証ルール６より得た検証値va
lue2との比較検証を行う。

【００５５】図２に戻って、ステップＳ１６で、エラー
出力モジュール９は、検証結果データＤ８から得られる
面積検証結果に基づき、エラーリスト１０とグラフィッ
クス上に表示するためのエラー結果１１を表示モジュー
ル１２に出力する。

【００５６】最後に、ステップＳ１７で、表示モジュー
ル１２は、エラー結果１１に基づきエラー結果１１に基
づき視覚認識可能なグラフィックス表示する。

【００５７】このように第１の実施例は、面積計算モジ
ュール７により、必要に応じて幾何学的条件判定を経た
後、検証すべきレイアウトパターンデータである同一材
料からなるポリゴン群の面積総和を求め、比較検証モジ
ュール８により、該面積総和の検証を行うことにより、
検証すべきレイアウトパターンデータが、どの場所に存
在しても自動的に検索し、複雑な面積計算等も自動的に
また正確にできるとともに、即座にエラー箇所の表示を
行うとができる。すなわち、第１の実施例のレイアウト
パターン検証装置は、半導体集積回路の回路特性、製造
の制約条件等の複雑な基準の良否を正確にかつ自動的に
判定することができる。

【００５８】したがって、レイアウトパターン設計技術
者は、エラーリスト１０あるいは表示モジュール１２で
のグラフィック表示を観察することにより、レイアウト
パターンの誤りを詳細なレベルで認識することができる
ため、レイアウトパターンの修正も容易かつ高精度に行
える。

【００５９】＜第２の実施例＞図６はこの発明の第２の
実施例であるレイアウトパターン検証装置の構成を示す
ブロック図である。以下、第１の実施例のレイアウトパ
ターン検証装置と異なる箇所を中心に説明する。

【００６０】図６において、図示しないレイアウト検証
ルール付与手段により、レイアウト検証ルール６Ａが面
積計算モジュール７、面積比計算モジュール１３及び比
較検証モジュール８Ａに付与される。レイアウト検証ル
ール６Ａは、レイアウトパターンデータ１で規定された
半導体集積回路の回路特性、製造条件等の良否基準を規
定した各種面積の検証に用いるルールであり、幾何学的
位置関係に基づき選択され、構成される材料により分類
される複数種の検証対象の領域群を規定し、レイアウト
パターンで規定される半導体集積回路の良否基準を、異
なる種類の検証対象の領域群間の面積総和の比に関連し
て記述される。

【００６１】面積比計算モジュール１３は、面積総和デ
ータＤ７と半導体集積回路の回路特性、製造条件等の各
種面積の検証に用いるレイアウト検証ルール６Ａとを受
け、面積総和データＤ７から、レイアウト検証ルール６
Ａに基づき異なる種類の検証対象の領域（ポリゴン）群
の面積総和をそれぞれ抽出し、その面積総和の比を計算
して面積比データＤ１３を比較検証モジュール８Ａに出
力する。

【００６２】比較検証モジュール８Ａは、面積比データ
Ｄ１３より得た面積総和の比が、レイアウト検証ルール
６Ａで記述されている値を満足しているか否かを比較検
証して検証結果データＤ８Ａをエラー出力モジュール９
に出力する。

【００６３】エラー出力モジュール９は、検証結果デー
タＤ８Ａに基づき、視覚認識可能なエラーリスト１０あ
るいはグラフィックス表示されるためのエラー結果１１
を表示モジュール１２に出力する。

【００６４】表示モジュール１２は、エラー結果１１に
基づき視覚認識可能なグラフィックス表示する。

【００６５】なお、他の構成は、図１で示した第１の実
施例のレイアウトパターン検証装置と同様であるため、
説明は省略する。

【００６６】図７は図６で示した第２の実施例のレイア
ウトパターン検証装置の検証動作を示すフローチャート
である。

【００６７】同図を参照して、ステップＳ２１で、階層
展開モジュール２は、半導体集積回路の構造を幾何学的
に定義したレイアウトパターンデータ１を入力して、レ
イアウトパターンデータ１の階層構造を展開して得られ
る階層展開レイアウトパターンデータＤ２をレイアウト
情報演算処理モジュール４に出力する。

【００６８】次に、ステップＳ２２で、レイアウト情報
演算処理モジュール４は、デバイス、および配線層に関
するデータを抽出するためのレイアウト情報演算ルール
３を用いて、階層展開レイアウトパターンデータＤ２か
ら、検証対象のデバイス、配線層等の情報を含むレイア
ウト情報演算処理結果５を抽出してレイアウト検証モジ
ュール１４に出力する。

【００６９】そして、ステップＳ２３で、面積計算モジ
ュール７は、半導体集積回路の回路特性、製造条件とな
る各種レイアウトパターンデータの面積を検証するため
のレイアウト検証ルール６Ａを用いて、レイアウト情報
演算処理結果５から検証の対象となるレイアウトパター
ンデータ（ポリゴン）群の面積総和を種別ごとに計算し
て面積比計算モジュール１３に出力する。

【００７０】次に、ステップＳ２４で、面積比計算モジ
ュール１３は、面積総和データＤ７に基づき、回路特
性、製造条件を判定するために、異なる種類のポリゴン
群間の面積総和の比を計算して面積比データＤ１３を出
力する。

【００７１】そして、ステップＳ２５で、比較検証モジ
ュール８Ａは、面積比データＤ１３に基づき、面積比計
算モジュール１３で計算された面積総和の比がレイアウ
ト検証ルール６Ａの検証値を満足しているか否かを検証
し、ステップＳ２６でエラーと判定すると、その検証結
果である検証結果データＤ８Ａをエラー出力モジュール
９に出力し、ステップＳ２７に移行し、エラー無しと判
定すると、処理を終了する。

【００７２】以下、ステップＳ２３〜Ｓ２５の動作を図
８及び図９を例に挙げて説明する。なお、図８は、レイ
アウトパターンの一例を示す説明図である。また、図９
は、レイアウト検証ルール６Ａの記述例を示す説明図で
ある。

【００７３】図９のルール（Ｄ）の記述により、レイア
ウト検証ルール６Ａは、半導体集積回路２０内のすべて
の“データＡ”（ＬayerＡ）の面積総和と半導体集積回
路２０の全体面積（chip area ）との面積比の計算及び
value4との比較検証が指示される。

【００７４】この場合、ステップＳ２３で、面積計算モ
ジュール７は、図８の半導体集積回路２０の全体面積Ｔ
ＡＬＬを計算するとともに、半導体集積回路２０中の全
ての“データＡ”（ポリコンＳＡ〜ＳＧ，ＳＸ，ＳＺ）
を検証対象として、ポリゴンＳＡ〜ＳＧ，ＳＸ，ＳＹそ
れぞれの面積ＴＡ〜ＴＧ、ＴＸ、ＴＺを抽出し、下式に
示すようにその面積総和ＴＳ５を計算する。

【００７５】ＴＳ５＝ＴＡ＋ＴＢ＋ＴＣ＋ＴＤ＋ＴＥ＋
ＴＦ＋ＴＧ＋ＴＸ＋ＴＺ そして、面積比計算モジュール１３は、ステップＳで２
４で、面積総和データＤ７より得た全体面積ＴＡＬＬと
面積総和ＴＳ５との面積総和の比Ｒ１（ＴＳ５／ＴＡＬ
Ｌ）を求める。

【００７６】その後、比較検証モジュール８Ａは、ステ
ップＳ２４で、面積比データＤ１３より得た面積総和の
比Ｒ１とレイアウト検証ルール６Ａより得た検証値valu
e4との比較検証を行う。

【００７７】図９のルール（Ｅ）の記述により、“デー
タＢ”（ＬayerＢ）内にあるすべての“データＡ”の面
積総和と“データＢ”の面積総和との比計算及び検証値
value5との比較検証が指示される。

【００７８】この場合、幾何学的な条件判定により、図
８の“データＢ”（Ｂ１，Ｂ２で記す）の中にある“デ
ータＡ”（ポリゴンＳＡ，ＳＢ，ＳＣ，ＳＤ，ＳＸ，Ｓ
Ｚ）のみが検証対象となり、“データＢ”の外にあるポ
リゴンＳＥ，ＳＦ，ＳＧは検証対象からはずれる。

【００７９】したがって、面積計算モジュール７は、ス
テップＳ２３で、ポリゴンＳＡ，ＳＢ，ＳＣ，ＳＤ，Ｓ
Ｘ，ＳＺそれぞれの面積ＴＡ〜ＴＤ，ＴＸ，ＴＺを抽出
し、下式に示すようにその面積総和ＴＳ６を計算する。

【００８０】 ＴＳ６＝ＴＡ＋ＴＢ＋ＴＣ＋ＴＤ＋ＴＸ＋ＴＹ さらに、面積計算モジュール７は、ポリゴンＢ１、Ｂ２
それぞの面積ＴＢ１，ＴＢ２を抽出し、下式に示すよう
にその面積総和ＴＳ７を計算する。

【００８１】ＴＳ７＝ＴＢ１＋ＴＢ２ 次に、面積比計算モジュール１３は、ステップＳ２４
で、面積総和データＤ７より得た面積総和ＴＳ６と面積
総和ＴＳ７との面積総和の比Ｒ２（ＴＳ６／ＴＳ７）を
計算する。

【００８２】その後、比較検証モジュール８Ａは、ステ
ップＳ２５で、面積比データＤ１３より得た面積総和の
比Ｒ２と検証値value5との比較検証を行う。

【００８３】図７に戻って、ステップＳ２７で、エラー
出力モジュール９は、検証結果データＤ８Ａから得られ
る面積検証結果に基づき、エラーリスト１０とグラフィ
ックス上に表示するためのエラー結果１１を出力する。

【００８４】最後にステップＳ２８で、表示モジュール
１２は、エラー結果１１に基づきエラー結果１１に基づ
き視覚認識可能なグラフィックス表示する。

【００８５】図１０は、第２の実施例の効果を示す説明
図である。以下、図１０を例に挙げて第２の実施例のレ
イアウトパターン検証装置による面積比計算の有意性に
ついて説明する。

【００８６】図１０に示すように、同一材料で形成され
る拡散領域２１〜２３上にゲート配線領域ＡＧが形成さ
れている場合、ゲート配線領域ＡＧを“データＡ”と
し、拡散領域２１〜２３を“データＢ”とした場合、レ
イアウト検証ルール６Ａとして、 ratio{total area(LayerA inside LayerB) /total area(LayerA)}>valueX と記述することにより、ゲート配線領域ＡＧの総面積Ｔ
ＡＧと拡散領域２１〜２３中のゲート配線領域ＡＧ（Ａ
Ｇ１，ＡＧ２，ＡＧ３）の総面積Ｔ１３との面積比（Ｔ
１３／ＴＡＧ）の検証を比較検証モジュール８Ａで行う
ことがきる。

【００８７】ゲート配線の全面積とトランジスタのチャ
ネル領域のゲート配線面積の比である容量比（Ｔ１３／
ＴＡＧ）を計算することにより、イオン静電破壊の検証
を行うことができる。なぜなら、イオン静電破壊は、ゲ
ート配線に蓄積された電荷が拡散注入時にトランジスタ
のチャネル領域に集中し、トランジスタのチャネルを破
壊する現象であるからである。

【００８８】このように第２の実施例は、面積計算モジ
ュール７により、必要に応じて幾何学的条件判定を経た
後、検証すべきレイアウトパターンデータであるポリゴ
ン群の面積総和を種別ごとに求め、面積比計算モジュー
ル１３により異なる種類のポリゴン間の面積総和の比を
求め、比較検証モジュール８Ａにより、該面積総和の比
の検証を行うことにより、検証すべきレイアウトパター
ンデータが、どの場所に存在しても自動的に検索し、複
雑な面積計算、面積比計算等も自動的にまた正確にでき
るとともに、即座にイオン静電破壊の危険性等のエラー
箇所の表示を行うとができる。すなわち、第２の実施例
のレイアウトパターン検証装置は、半導体集積回路の回
路特性、製造の制約条件等の複雑な基準の良否を正確に
かつ自動的に判定することができる。

【００８９】したがって、レイアウトパターン設計技術
者は、エラーリスト１０あるいは表示モジュール１２で
のグラフィック表示を観察することにより、レイアウト
パターンの誤りを詳細なレベルで認識することができる
ため、レイアウトパターンの修正も容易かつ高精度に行
える。

【００９０】＜第３の実施例＞図１１はこの発明の第３
の実施例であるレイアウトパターン検証装置の構成を示
すブロック図である。以下、第１の実施例のレイアウト
パターン検証装置と異なる箇所を中心に説明する。

【００９１】図１１において、図示しないレイアウト検
証ルール付与手段により、レイアウト検証ルール６Ｂが
ノード解析演算モジュール１５、面積計算モジュール
７、面積比計算モジュール１３及び比較検証モジュール
８Ａに付与される。レイアウト検証ルール６Ｂは、レイ
アウトパターンデータ１で規定された半導体集積回路の
回路特性、製造条件等の良否基準を規定した各種面積の
検証に用いるルールであり、選択基準領域である検証対
象ノードと、幾何学的位置関係に基づき選択され、構成
される材料により分類される複数種の検証対象の領域群
とを規定し、レイアウトパターンで規定される半導体集
積回路の良否基準を、異なる種類の検証対象の領域群間
の面積比に関連して記述される。

【００９２】ノード解析演算モジュール１５は、レイア
ウト情報演算処理結果５とレイアウト検証ルール６Ｂと
を受け、レイアウト検証ルール６Ｂで規定される検証対
象ノードを抽出して、検証対象ノードに電気的に接続さ
れる領域のみからなるレイアウトパターン情報を抽出ノ
ード情報Ｄ１５として面積計算モジュール７に出力す
る。

【００９３】面積計算モジュール７は、抽出ノード情報
Ｄ１５と半導体集積回路の回路特性、製造条件等の各種
面積の検証に用いるレイアウト検証ルール６Ｂとを受
け、抽出ノード情報Ｄ１５を基に、検証対象のポリゴン
群の面積総和を種別ごとに計算して面積総和データＤ７
を比較検証モジュール８Ａに出力する。

【００９４】なお、他の構成は第２の実施例のレイアウ
トパターン検証装置と同様であるため、説明は省略す
る。

【００９５】図１２は図１１で示した第３の実施例のレ
イアウトパターン検証装置の検証動作を示すフローチャ
ートである。

【００９６】同図を参照して、ステップＳ３１で、階層
展開モジュール２は、半導体集積回路の構造を幾何学的
に定義したレイアウトパターンデータ１を入力して、レ
イアウトパターンデータ１の階層構造を展開して得られ
る階層展開レイアウトパターンデータＤ２をレイアウト
情報演算処理モジュール４に出力する。

【００９７】次に、ステップＳ３２で、レイアウト情報
演算処理モジュール４は、デバイス、および配線層に関
するデータを抽出するためのレイアウト情報演算ルール
３を用いて、階層展開レイアウトパターンデータＤ２か
ら、検証対象のデバイス、配線層等の情報を含むレイア
ウト情報演算処理結果５を抽出してノード解析演算モジ
ュール１５に出力する。

【００９８】そして、ステップＳ３３で、ノード解析演
算モジュール１５は、レイアウト検証ルール６Ｂで規定
されたノード条件を満足する検証対象ノードを抽出して
検証対象ノードに電気的に接続される領域のみからなる
レイアウトパターンの情報を抽出ノード情報Ｄ１５とし
て面積計算モジュール７に出力する。つまり、抽出ノー
ド情報Ｄ１５はレイアウト情報演算処理結果５のレイア
ウトパターン情報を絞り込んだ情報となる。

【００９９】その後、ステップＳ３４で、面積計算モジ
ュール７は、半導体集積回路の回路特性、製造条件とな
る各種レイアウトパターンデータの面積を検証するため
のレイアウト検証ルール６ＢＡを用いて、レイアウト情
報演算処理結果５から抽出ノード情報Ｄ１５で規定され
るノードに電気的に接続される検証対象のレイアウトパ
ターンデータ（ポリゴン）群の面積総和を種別ごとに計
算して面積総和データＤ７を面積比計算モジュール１３
に出力する。

【０１００】次に、ステップＳ３５で、面積比計算モジ
ュール１３は、面積総和データＤ７に基づき、回路特
性、製造条件を判定するため、異なるの種類のポリゴン
群間の面積総和の比を計算して面積比データＤ１３を出
力する。

【０１０１】そして、ステップＳ３６で、比較検証モジ
ュール８Ａは、面積比データＤ１３に基づき、面積比計
算モジュール１３で計算された面積総和の比がレイアウ
ト検証ルール６ＢＡの検証値を満足しているか否かを検
証し、ステップＳ３７でエラー発生を判定するとその検
証結果である検証結果データＤ８Ａをエラー出力モジュ
ール９に出力し、ステップＳ３８に移行し、エラー無し
と判定すると処理を終了する。

【０１０２】以下、ステップＳ３３〜Ｓ３６の動作を図
１３を例に挙げて説明する。なお、図１３はレイアウト
パターンの一例を示す説明図である。また、図１４はレ
イアウト検証ルール６Ｂの記述例を示す説明図である。

【０１０３】図１４のルール（Ｆ）の記述により、レイ
アウト検証ルール６Ｂは、電源ＶＤＤを検証対象ノード
として指示し、以降のルール（Ｇ）とルール（Ｈ）を電
源ＶＤＤと電気的に接続される検証対象のポリゴンに限
定する。

【０１０４】この場合、ステップＳ３３で、ノード解析
演算モジュール１５により、図１３のレイアウトパター
ンでは、電源ＶＤＤと配線層３０〜３４を介して電気的
に接続される領域のみが検証対象とされる。

【０１０５】図１４のルール（Ｇ）の記述により、“デ
ータＣ”（ＬayerＣ）中のすべての“データＡ”（Ｌay
erＡ）の面積総和と“データＣ”の全体面積との面積比
の計算及びvalue6との比較検証が指示される。

【０１０６】この場合、ステップＳ３３で、ノード解析
演算モジュール１５は、図１３のウェル領域４０（“デ
ータＣ”）の全体面積Ｔ４０を計算するとともに、ウェ
ル領域４０内の“データＡ”（ウェル電位固定拡散領域
２４〜２６）を検証対象として、ウェル電位固定拡散領
域２４〜２６それぞれの面積Ｔ２４〜Ｔ２６を抽出し、
下式に示すようにその面積総和ＴＳ８を計算する。

【０１０７】ＴＳ８＝Ｔ２４＋Ｔ２５＋Ｔ２６ そして、面積比計算モジュール１３は、ステップＳ３５
で、面積総和データＤ７より得たウェル全体面積Ｔ４０
と面積総和ＴＳ８との面積総和の比Ｒ３（ＴＳ８／Ｔ４
０）を求める。

【０１０８】その後、比較検証モジュール８Ａは、ステ
ップＳ３５で、面積比データＤ１３より得た面積総和の
比Ｒ３とレイアウト検証ルール６Ｂより得た検証値valu
e6との比較検証を行う。そして、Ｒ３＜value6ならば、
ウェル領域４０の電位が不安定と判断しエラー判定を行
う。

【０１０９】図１４のルール（Ｈ）の記述により、“デ
ータＣ”内にあるすべての“データＡ”の面積総和と、
“データＣ”内にあるすべての“データＢ”（Ｌayer
Ｂ）の面積総和との比計算及び検証値value7との比較検
証が指示される。

【０１１０】この場合、面積計算モジュール７は、ステ
ップＳ３４で、ウェル領域４０中のウェル電位固定拡散
領域２４〜２６それぞれの面積Ｔ２４〜Ｔ２６を抽出
し、上述したように、その面積総和ＴＳ８を計算し、さ
らに、電源ＶＤＤに電気的に接続されたウェル領域４０
中のソース拡散領域４１〜４３（“データＢ”）それぞ
れの面積Ｔ４１〜Ｔ４３を抽出し、下式に示すようにそ
の面積総和ＴＳ９を計算する。

【０１１１】ＴＳ９＝Ｔ４１＋Ｔ４２＋Ｔ４３ 次に、面積比計算モジュール１３は、ステップＳ３５
で、面積総和データＤ７より得たＴＳ８とＴＳ９との面
積総和の比Ｒ４（ＴＳ７／ＴＳ８）を計算する。

【０１１２】その後、比較検証モジュール８Ａは、ステ
ップＳ３６で、面積比データＤ１３より得た面積総和の
比Ｒ４と検証値value7との比較検証を行う。そして、Ｒ
４＜value7ならば、エラー判定を行う。

【０１１３】図１２に戻って、ステップＳ３８で、エラ
ー出力モジュール９は、検証結果データＤ８Ｂから得ら
れる面積検証結果に基づき、エラーリスト１０とグラフ
ィックス上に表示するためのエラー結果１１を出力す
る。

【０１１４】最後にステップＳ３９で、表示モジュール
１２は、エラー結果１１に基づきエラー結果１１に基づ
き視覚認識可能なグラフィックス表示する。

【０１１５】このように第３の実施例は、ノード解析演
算モジュール１５により、検証対象の起点となるノード
を抽出し、面積計算モジュール７により、必要に応じて
幾何学的条件判定を経た後、抽出されたノードを起点と
し、検証すべきレイアウトパターンデータであるポリゴ
ン群の面積総和を種別ごとに求め、面積比計算モジュー
ル１３により異なる種別のポリゴン間の面積総和の比を
求め、比較検証モジュール８Ａにより、該面積総和の比
の検証を行うことにより、検証すべきレイアウトパター
ンデータが、どの場所に存在しても自動的に検索し、複
雑な面積計算、面積比計算等も自動的にまた正確にでき
るとともに、即座にラッチアップ検証の危険性等のエラ
ー箇所の表示を行うとができる。

【０１１６】したがって、レイアウトパターン設計技術
者は、エラーリスト１０あるいは表示モジュール１２で
のグラフィック表示を観察することにより、レイアウト
パターンの誤りをさらに詳細なレベルで認識することが
できるため、レイアウトパターンの修正も容易かつ高精
度に行える。すなわち、第３の実施例のレイアウトパタ
ーン検証装置は、半導体集積回路の回路特性、製造の制
約条件等の複雑な基準の良否を正確にかつ自動的に判定
することができる。

【０１１７】さらに、ノード解析演算モジュール１５に
より、検証対象のレイアウトパターン情報を予め絞り込
んだ後に、面積計算モジュール７、面積比計算モジュー
ル１３、比較検証モジュール８Ａによる面積比検証処理
が行われるため、第２の実施例に比べ高速に面積検証を
行うことができる。

【０１１８】なお、第２の実施例及び第３の実施例で
は、面積計算モジュール７と面積比計算モジュール１３
とを分離して説明したが、両者をーつのモジュールとす
ることもできる。

【０１１９】＜第４の実施例＞図１５は、この発明の第
４の実施例であるレイアウトパターン検証装置の構成を
示すブロック図である。同図に示すように、図１６で示
した従来構成のレイアウト情報演算処理結果５とレイア
ウト検証モジュール１４の間にノード解析演算モジュー
ル１５が介挿されている以外は、図１６のレイアウトパ
ターン検証装置の構成と同様である。

【０１２０】ノード解析演算モジュール１５は、レイア
ウト情報演算処理結果５とレイアウト検証ルール６とを
受け、レイアウト検証ルール６で規定される検証対象ノ
ードを抽出して、検証対象ノードに電気的に接続される
部分を特定づけたレイアウトパターンデータを抽出ノー
ド情報Ｄ１５として面積計算モジュール７に出力する。

【０１２１】レイアウト検証モジュール１４は、抽出ノ
ード情報Ｄ１５とレイアウト検証ルール６とを受け、レ
イアウト検証ルール６を用いて、抽出ノード情報Ｄ１５
で特定される各ポリゴン毎に面積等を検証して検証結果
データＤ１４をエラー出力モジュール９に出力する。

【０１２２】なお、他の構成及び動作は図１６の従来例
と同様であるため説明を省略する。

【０１２３】このような構成の第４の実施例のレイアウ
トパターン検証装置は、レイアウトパターンデータの幾
何学的なデザインルール検証（間隔、幅、余裕等の検
証）へのデータ抽出の際、ノード解析演算モジュール１
５による詳細なデータ抽出の条件判断ができるため、正
確でしかも疑似エラーが少ないレイアウトパターン検証
を得ることができる効果を奏する。

【０１２４】

【発明の効果】以上説明したように、請求項１記載のレ
イアウトパターン検証装置は、面積検証手段により、幾
何学的位置関係に基づき選択された同一種の検証対象の
領域群の面積総和に基づき、レイアウトパターンで規定
された半導体集積回路の良否が検証されることにより、
半導体集積回路の回路特性、製造の制約条件等の複雑な
基準の良否を正確にかつ自動的に判定することができ
る。

【０１２５】また、請求項２記載のレイアウトパターン
検証装置は、面積比検証手段により、それぞれが幾何学
的位置関係に基づき選択された異なる種類の検証対象の
領域群間の面積総和の比に基づき、レイアウトパターン
で規定された半導体集積回路の良否の検証が行われるこ
とにより、半導体集積回路の回路特性、製造の制約条件
等の複雑な基準の良否を正確にかつ自動的に判定するこ
とができる。

【０１２６】また、請求項３記載のレイアウトパターン
検証装置は、面積比検証手段により、選択基準領域に電
気的に接続される領域からなるレイアウトパターンに絞
り込まれたレイアウトパターンの複数の領域の中から、
それぞれが幾何学的位置関係に基づき選択された異なる
種類の検証対象の領域群間の面積総和の比に基づき、レ
イアウトパターンで規定された半導体集積回路の良否が
検証されることにより、半導体集積回路の回路特性、製
造の制約条件等の複雑な基準の良否を正確にかつ自動的
に判定することができる。

【０１２７】また、請求項４記載のレイアウトパターン
検証装置は、検証手段により、レイアウトパターンの複
数の領域のうち、選択基準領域に電気的に接続される領
域からなるレイアウトパターンに絞り込まれた後、絞り
込まれたレイアウトパターンの中から、検証対象の領域
の幾何学的特徴に基づき、レイアウトパターンで規定さ
れた半導体集積回路の良否が検証されることにより、正
確でしかも疑似エラーが少ない良否判定が行える。

【図面の簡単な説明】

【図１】この発明の第１の実施例であるレイアウトパタ
ーン検証装置の構成を示すブロック図である。

【図２】第１の実施例のレイアウトパターン検証装置の
検証動作を示すフローチャートである。

【図３】レイアウトパターンの一例を示す説明図であ
る。

【図４】レイアウトパターンの一例を示す説明図であ
る。

【図５】レイアウト検証ルールの記述例を示す説明図で
ある。

【図６】この発明の第２の実施例であるレイアウトパタ
ーン検証装置の構成を示すブロック図である。

【図７】第２の実施例のレイアウトパターン検証装置の
検証動作を示すフローチャートである。

【図８】レイアウトパターンの一例を示す説明図であ
る。

【図９】レイアウト検証ルールの記述例を示す説明図で
ある。

【図１０】第２の実施例のレイアウトパターン検証装置
を使ったイオン静電破壊検証への応用例を示す説明図で
ある。

【図１１】この発明の第３の実施例であるレイアウトパ
ターン検証装置の構成を示すブロック図である。

【図１２】第３の実施例のレイアウトパターン検証装置
の検証動作を示すフローチャートである。

【図１３】レイアウトパターンの一例を示す説明図であ
る。

【図１４】レイアウト検証ルールの記述例を示す説明図
である。

【図１５】この発明の第４の実施例であるレイアウトパ
ターン検証装置の構成を示すブロック図である。

【図１６】従来のレイアウトパターン検証装置の構成を
示すブロック図である。

【図１７】従来のレイアウトパターン検証装置の検証動
作を示すフローチャートである。

【図１８】レイアウトパターンの一例を示す説明図であ
る。

【符号の説明】

１ レイアウトパターンデータ ２ 階層展開モジュール ３ レイアウト情報演算処理ルール ４ レイアウト情報演算処理モジュール ５ レイアウト情報演算処理結果 ６ レイアウト検証ルール ６Ａ レイアウト検証ルール ６Ｂ レイアウト検証ルール ７ 面積計算モジュール ８ 比較検証モジュール ８Ａ 比較検証モジュール ９ エラー出力モジュール １０ エラーリスト １１ エラー結果 １２ 表示モジュール １３ 面積比計算モジュール １４ レイアウト検証モジュール １５ ノード解析演算モジュール

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体集積回路の平面構造を規定した複
   数の領域からなるレイアウトパターンに関するレイアウ
   ト情報を付与するレイアウト情報付与手段と、 前記レイアウトパターン上の前記複数の領域から、幾何
   学的位置関係に基づき選択され、構成される材料により
   分類される少なくとも１種類の検証対象の領域群を規定
   し、前記レイアウトパターンで規定される半導体集積回
   路の良否基準を、同一種の前記検証対象の領域群の面積
   総和に関連して記述したレイアウトルールを付与するレ
   イアウトルール付与手段と、 前記レイアウト情報及び前記レイアウトルールを受け、
   前記レイアウトルールを参照して、前記レイアウト情報
   で規定された前記レイアウトパターンから、同一種の前
   記検証対象の領域群の面積総和を計算して面積データを
   出力する面積計算手段と、 前記面積データ及び前記レイアウトルールを受け、前記
   レイアウトルールを参照して、前記面積データより得ら
   れる前記面積総和に基づき前記半導体集積回路の良否を
   検証する面積検証手段とを備えたレイアウトパターン検
   証装置。
2. 【請求項２】 半導体集積回路の平面構造を規定した複
   数の領域からなるレイアウトパターンに関するレイアウ
   ト情報を付与するレイアウト情報付与手段と、 前記レイアウトパターン上の前記複数の領域から、幾何
   学的位置関係に基づき選択され、構成される材料により
   分類される複数種の検証対象の領域群を規定し、前記レ
   イアウトパターンで規定される半導体集積回路の良否基
   準を、異なる種類の検証対象の領域群間の面積総和の比
   に関連して記述したレイアウトルールを付与するレイア
   ウトルール付与手段と、 前記レイアウト情報及び前記レイアウトルールを受け、
   前記レイアウトルールを参照して、前記レイアウト情報
   で規定された前記レイアウトパターンから、種別ごとに
   前記検証対象の領域群の面積総和をそれぞれ計算して面
   積データを出力する面積計算手段と、 前記面積データ及び前記レイアウトルールを受け、前記
   レイアウトルールを参照して、前記面積データより得ら
   れる前記異なる種類の検証対象の領域群間の面積総和の
   比を計算して面積比データを出力する面積比データ計算
   手段と、 前記面積比データ及び前記レイアウトルールを受け、前
   記レイアウトルールを参照して、前記面積比データより
   得られる前記面積総和の比に基づき前記半導体集積回路
   の良否を検証する面積比検証手段とを備えたレイアウト
   パターン検証装置。
3. 【請求項３】 半導体集積回路の平面構造を規定した複
   数の領域からなるレイアウトパターンに関するレイアウ
   ト情報を付与するレイアウト情報付与手段と、 前記レイアウトパターン上の前記複数の領域から、選択
   基準領域と、幾何学的位置関係に基づき選択され、構成
   される材料により分類される複数種の検証対象の領域群
   とを規定し、前記レイアウトパターンで規定される半導
   体集積回路の良否基準を、異なる種類の検証対象の領域
   群間の面積総和の比に関連して記述したレイアウトルー
   ルを付与するレイアウトルール付与手段と、 前記レイアウト情報及び前記レイアウトルールを受け、
   前記レイアウトルールを参照して、前記レイアウト情報
   で規定された前記レイアウトパターンの前記複数の領域
   のうち、前記選択基準領域に電気的に接続される領域の
   みからなる情報を選択レイアウト情報として出力するレ
   イアウトパターン絞り込み手段と、 前記選択レイアウト情報及び前記レイアウトルールを受
   け、前記レイアウトルールを参照して、前記選択レイア
   ウト情報で規定された前記レイアウトパターンから、種
   別ごとに前記検証対象の領域群の面積総和をそれぞれ計
   算して面積データを出力する面積計算手段と、 前記面積データ及び前記レイアウトルールを受け、前記
   レイアウトルールを参照して、前記面積データより得ら
   れる前記異なる種類の検証対象の領域群の面積総和の比
   を計算して面積比データを出力する面積比データ計算手
   段と、 前記面積比データ及び前記レイアウトルールを受け、前
   記レイアウトルールを参照して、前記面積比データより
   得られる前記面積総和の比に基づき前記半導体集積回路
   の良否を検証する面積比検証手段とを備えたレイアウト
   パターン検証装置。
4. 【請求項４】 半導体集積回路の平面構造を規定した複
   数の領域からなるレイアウトパターンに関するレイアウ
   ト情報を付与するレイアウト情報付与手段と、 前記レイアウトパターン上の前記複数の領域から、選択
   基準領域と、構成される材料により分類される複数種の
   検証対象の領域とを規定し、前記レイアウトパターンで
   規定される半導体集積回路の良否基準を、前記検証対象
   の領域の幾何学的特徴に関連して記述したレイアウトル
   ールを付与するレイアウトルール付与手段と、 前記レイアウト情報及び前記レイアウトルールを受け、
   前記レイアウトルールを参照して、前記レイアウト情報
   で規定される前記レイアウトパターンから、前記選択基
   準領域に電気的に接続される領域のみからなる情報を選
   択レイアウト情報として出力するレイアウトパターン絞
   り込み手段と、 前記選択レイアウト情報及び前記レイアウトルールを受
   け、前記レイアウトルールを参照して、前記選択レイア
   ウト情報で規定される前記レイアウトパターンから、前
   記検証対象の領域の幾何学的特徴に基づき前記半導体集
   積回路の良否を検証する検証手段とを備えたレイアウト
   パターン検証装置。