JPH07111779A - スイッチング制御型電源回路 - Google Patents
スイッチング制御型電源回路Info
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- JPH07111779A JPH07111779A JP27078193A JP27078193A JPH07111779A JP H07111779 A JPH07111779 A JP H07111779A JP 27078193 A JP27078193 A JP 27078193A JP 27078193 A JP27078193 A JP 27078193A JP H07111779 A JPH07111779 A JP H07111779A
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Abstract
(57)【要約】
【目的】 スイッチング制御型電源回路において、ＦＥ
Ｔのスイッチングロス及びノイズを減少させること。 【構成】 ドライブ巻線ＬDに発生する電圧は、抵抗Ｒ
５、コンデンサＣ３からなる積分回路を介してトランジ
スタＱ２のベースに供給される。従って、トランジスタ
Ｑ２のベースに加わる電圧は積分回路の時定数に従って
増加する電圧となり、このためＦＥＴの導通度も漸次増
加するのでドレイン電圧も漸次減少する。これによっ
て、コンデンサＣ４から放電される電流も従来程急峻に
はならず、この結果放電電流はドレイン電圧が降下して
から放電することになる。よって、ドレイン電流とドレ
イン電圧波形との時間的重なりを可及的に少なくするこ
とができるので、スイッチングロスを減少させることが
できる。また、メインスイッチングトランジスタにスナ
バ回路を形成することにより、出力波形のリンギングや
スイッチオン時の放電電流を低減せしめるようにした。
Ｔのスイッチングロス及びノイズを減少させること。 【構成】 ドライブ巻線ＬDに発生する電圧は、抵抗Ｒ
５、コンデンサＣ３からなる積分回路を介してトランジ
スタＱ２のベースに供給される。従って、トランジスタ
Ｑ２のベースに加わる電圧は積分回路の時定数に従って
増加する電圧となり、このためＦＥＴの導通度も漸次増
加するのでドレイン電圧も漸次減少する。これによっ
て、コンデンサＣ４から放電される電流も従来程急峻に
はならず、この結果放電電流はドレイン電圧が降下して
から放電することになる。よって、ドレイン電流とドレ
イン電圧波形との時間的重なりを可及的に少なくするこ
とができるので、スイッチングロスを減少させることが
できる。また、メインスイッチングトランジスタにスナ
バ回路を形成することにより、出力波形のリンギングや
スイッチオン時の放電電流を低減せしめるようにした。
Description
【０００１】
【産業上の利用分野】本発明はスイッチング型電源回
路、特にソフトスイッチング型リンギングチョークコン
バータに関する。
路、特にソフトスイッチング型リンギングチョークコン
バータに関する。
【０００２】
【従来の技術】図５は従来のリンギングチョーク型コン
バータを示す回路図である。
バータを示す回路図である。
【０００３】この従来の回路の動作説明をすると、Ｒ１
は起動抵抗であり、電源端子１（プラス端子）からこの
抵抗Ｒ１を流れる電流がコンデンサＣ１を充電する。コ
ンデンサＣ１が充電されると抵抗Ｒ３がトランジスタＱ
２をオンさせＦＥＴ（電界効果型トランジスタ）Ｑ１の
ゲートに抵抗Ｒ２を介してゲート容量を充電しＦＥＴを
オンさせる。ＦＥＴがオンするとトランスＴのメイン巻
線ＬPに電流が流れる。メイン巻線に電流が流れるとド
ライブ巻線ＬDに電圧が誘起されダイオードＤ１で整流
されコンデンサＣ１を更に充電する。また、ドライブ巻
線電圧はコンデンサＣ２、抵抗Ｒ５を通り、さらにＱ２
をドライブする。コンデンサＣ３はトランジスタＱ２の
スイッチングスピードを早めるためのスピードアップコ
ンデンサである。また、符号２はアース端子（マイナス
端子）を示している。
は起動抵抗であり、電源端子１（プラス端子）からこの
抵抗Ｒ１を流れる電流がコンデンサＣ１を充電する。コ
ンデンサＣ１が充電されると抵抗Ｒ３がトランジスタＱ
２をオンさせＦＥＴ（電界効果型トランジスタ）Ｑ１の
ゲートに抵抗Ｒ２を介してゲート容量を充電しＦＥＴを
オンさせる。ＦＥＴがオンするとトランスＴのメイン巻
線ＬPに電流が流れる。メイン巻線に電流が流れるとド
ライブ巻線ＬDに電圧が誘起されダイオードＤ１で整流
されコンデンサＣ１を更に充電する。また、ドライブ巻
線電圧はコンデンサＣ２、抵抗Ｒ５を通り、さらにＱ２
をドライブする。コンデンサＣ３はトランジスタＱ２の
スイッチングスピードを早めるためのスピードアップコ
ンデンサである。また、符号２はアース端子（マイナス
端子）を示している。
【０００４】さらに、上記ドライブ巻線ＬDの電圧はダ
イオードＤ３、抵抗Ｒ７を通り、コンデンサＣ５を充電
していく。このコンデンサＣ５の電圧が０．７Ｖ以上に
なるとトランジスタＱ４がオンし、トランジスタＱ２を
オフ、トランジスタＱ３をオンさせＦＥＴをオフさせる
ように作用する。すると、トランスＴの２次側にエネル
ギが供給されダイオードＤ５、コンデンサＣ６で整流さ
れる。尚、出力電圧は端子３、４間に得られる。
イオードＤ３、抵抗Ｒ７を通り、コンデンサＣ５を充電
していく。このコンデンサＣ５の電圧が０．７Ｖ以上に
なるとトランジスタＱ４がオンし、トランジスタＱ２を
オフ、トランジスタＱ３をオンさせＦＥＴをオフさせる
ように作用する。すると、トランスＴの２次側にエネル
ギが供給されダイオードＤ５、コンデンサＣ６で整流さ
れる。尚、出力電圧は端子３、４間に得られる。
【０００５】定電圧化はシャントレギュレータＩＣ１、
分圧抵抗Ｒ９、Ｒ１０とフォトカプラＰＣ１でトランジ
スタＱ４を制御して行われる。ダイオードＤ４、コンデ
ンサＣ４、抵抗Ｒ１１はトランスの出力波形のリンギン
グを抑制するためのスナバ回路である。この回路のドレ
イン電流とドレイン電圧の波形が図６である。この図６
において、時間Ｔの間、即ち、ＦＥＴのオフ時において
も、まだドレイン電流が流れており、このためこのＴ期
間において（ドレイン電流）×（ドレイン電圧）で決定
される消費電力がＦＥＴの熱損失として現れる。さら
に、この期間においてはノイズが不要輻射エネルギとし
て放出される。
分圧抵抗Ｒ９、Ｒ１０とフォトカプラＰＣ１でトランジ
スタＱ４を制御して行われる。ダイオードＤ４、コンデ
ンサＣ４、抵抗Ｒ１１はトランスの出力波形のリンギン
グを抑制するためのスナバ回路である。この回路のドレ
イン電流とドレイン電圧の波形が図６である。この図６
において、時間Ｔの間、即ち、ＦＥＴのオフ時において
も、まだドレイン電流が流れており、このためこのＴ期
間において（ドレイン電流）×（ドレイン電圧）で決定
される消費電力がＦＥＴの熱損失として現れる。さら
に、この期間においてはノイズが不要輻射エネルギとし
て放出される。
【０００６】
【発明が解決しようとする課題】ところで、上記のよう
な熱損失を小さくするにはＦＥＴのターンオフ時間を小
さくしなければならず、そのようにすれば今度は波形が
矩形波に近づくため高周波成分によるノイズ（不要輻
射）が増大するという事態を招来することになる。
な熱損失を小さくするにはＦＥＴのターンオフ時間を小
さくしなければならず、そのようにすれば今度は波形が
矩形波に近づくため高周波成分によるノイズ（不要輻
射）が増大するという事態を招来することになる。
【０００７】従って、本発明はかかる問題点を解決する
ことを目的とするものである。
ことを目的とするものである。
【０００８】
【課題を解決するための手段】本発明のスイッチング制
御型電源回路は、メインスイッチング素子としての電界
効果型トランジスタと、前記電界効果型トランジスタの
ドレインと、トランスの一次側メイン巻線間に接続され
たインダクタンスおよび前記メイン巻線と前記電界効果
型トランジスタのソースの間に接続されたコンデンサか
らなる共振回路と、前記電界効果型トランジスタを駆動
するためのドライブトランジスタと、前記トランスのド
ライブ巻線と前記ドライブトランジスタの間に接続さ
れ、前記ドライブ巻線で発生する電圧を積分し、前記ド
ライブドライブトランジスタに供給する積分回路と、か
らなる構成である。また、本発明の他の構成によれば、
前記メイン巻線と電界効果型トランジスタのソース間に
は、コンデンサと直列に抵抗が接続されてスナバ回路が
形成される。
御型電源回路は、メインスイッチング素子としての電界
効果型トランジスタと、前記電界効果型トランジスタの
ドレインと、トランスの一次側メイン巻線間に接続され
たインダクタンスおよび前記メイン巻線と前記電界効果
型トランジスタのソースの間に接続されたコンデンサか
らなる共振回路と、前記電界効果型トランジスタを駆動
するためのドライブトランジスタと、前記トランスのド
ライブ巻線と前記ドライブトランジスタの間に接続さ
れ、前記ドライブ巻線で発生する電圧を積分し、前記ド
ライブドライブトランジスタに供給する積分回路と、か
らなる構成である。また、本発明の他の構成によれば、
前記メイン巻線と電界効果型トランジスタのソース間に
は、コンデンサと直列に抵抗が接続されてスナバ回路が
形成される。
【０００９】
【作用】上記の構成によれば、トランスのドライブ巻線
とドライブトランジスタの間に接続された積分回路によ
ってドライブ巻線に生じる電圧が積分され、これにより
電界効果型トランジスタのドレイン電圧が漸次減少しほ
ぼゼロに達してから、ドレイン電流が漸次増加するの
で、スイッチングロスが少なくなる。また、トランスの
メイン巻線と電界効果型トランジスタのソース間に接続
されたコンデンサと抵抗の直列接続よって形成されるス
ナバ回路により出力電圧のリンギングや、電界効果型ト
ランジスタのオン時の放電電流が低減がなされる。
とドライブトランジスタの間に接続された積分回路によ
ってドライブ巻線に生じる電圧が積分され、これにより
電界効果型トランジスタのドレイン電圧が漸次減少しほ
ぼゼロに達してから、ドレイン電流が漸次増加するの
で、スイッチングロスが少なくなる。また、トランスの
メイン巻線と電界効果型トランジスタのソース間に接続
されたコンデンサと抵抗の直列接続よって形成されるス
ナバ回路により出力電圧のリンギングや、電界効果型ト
ランジスタのオン時の放電電流が低減がなされる。
【００１０】
【実施例】図１は本発明の第１実施例にかかるリンギン
グチョーク型コンバータの回路図である。図１において
図５と同一部分には同一符号を付しておく。
グチョーク型コンバータの回路図である。図１において
図５と同一部分には同一符号を付しておく。
【００１１】簡単に図１の回路と図５の回路の相違点を
述べると、まず、トーテンポール回路のトランジスタＱ
２のバイアスを抵抗Ｒ２とＲ３とからなる自己バイアス
型とし、その入力には抵抗Ｒ５とコンデンサＣ３からな
る積分回路を使用している。
述べると、まず、トーテンポール回路のトランジスタＱ
２のバイアスを抵抗Ｒ２とＲ３とからなる自己バイアス
型とし、その入力には抵抗Ｒ５とコンデンサＣ３からな
る積分回路を使用している。
【００１２】さらに、トランスＴのメイン巻線ＬPとＦ
ＥＴのドレイン間にインダクタンスＬ１を、トランスＴ
とソース間にキャパシタＣ４を挿入することにより共振
回路を構成している。前記積分回路は遅延回路として作
用し、このため、従来回路ではＦＥＴのゲート容量を急
速充電していたのに対し、本実施例回路ではゲート容量
への充電時間が遅れることになる。また、この実施例の
回路ではメイン巻線ＬPに接続されるコンデンサＣ４、
抵抗Ｒ１１、ダイオードＤ４からなるスナバ回路は削除
している。
ＥＴのドレイン間にインダクタンスＬ１を、トランスＴ
とソース間にキャパシタＣ４を挿入することにより共振
回路を構成している。前記積分回路は遅延回路として作
用し、このため、従来回路ではＦＥＴのゲート容量を急
速充電していたのに対し、本実施例回路ではゲート容量
への充電時間が遅れることになる。また、この実施例の
回路ではメイン巻線ＬPに接続されるコンデンサＣ４、
抵抗Ｒ１１、ダイオードＤ４からなるスナバ回路は削除
している。
【００１３】上記Ｌ１とＣ４からなる共振回路を追加し
た本発明の実施例回路は、いわゆるソフトスイッチング
電源回路を構成し、後述するようにドレイン電圧の立ち
上がり時に重複していたドレイン電圧とドレイン電流と
の重なりがなくなる。しかし、このような構成により今
度はドレイン電流の本来の立ち上がり時にコンデンサＣ
４の放電電流がスパイク状に立ち上がり、ドレイン電流
波形がドレイン電圧波形に重なり合おうとするが、本実
施例ではそのような事態が回避されるよう工夫されてい
ることが、以下の説明で明らかになろう。
た本発明の実施例回路は、いわゆるソフトスイッチング
電源回路を構成し、後述するようにドレイン電圧の立ち
上がり時に重複していたドレイン電圧とドレイン電流と
の重なりがなくなる。しかし、このような構成により今
度はドレイン電流の本来の立ち上がり時にコンデンサＣ
４の放電電流がスパイク状に立ち上がり、ドレイン電流
波形がドレイン電圧波形に重なり合おうとするが、本実
施例ではそのような事態が回避されるよう工夫されてい
ることが、以下の説明で明らかになろう。
【００１４】次に図１の本実施例回路の動作を説明す
る。
る。
【００１５】電源が投入されると、端子１から起動抵抗
Ｒ１を流れる電流はコンデンサＣ１を充電する。コンデ
ンサＣ１が充電されると抵抗Ｒ２、Ｒ３からなる自己バ
イアス回路によってバイアス電圧が加えられトーテンポ
ール型の一方のトランジスタＱ２をオンせしめる。トラ
ンジスタＱ２がオンとなり、このトランジスタＱ２のコ
レクタ電流（実質的なＦＥＴのゲートの充電電流）が増
大すると、抵抗Ｒ２における電圧降下が増し、このため
トランジスタＱ２のベース電流が減少し、ＦＥＴのドラ
イブ電流に制限をかける。この結果ＦＥＴのゲートへの
充電時間が遅延せしめられることになる。
Ｒ１を流れる電流はコンデンサＣ１を充電する。コンデ
ンサＣ１が充電されると抵抗Ｒ２、Ｒ３からなる自己バ
イアス回路によってバイアス電圧が加えられトーテンポ
ール型の一方のトランジスタＱ２をオンせしめる。トラ
ンジスタＱ２がオンとなり、このトランジスタＱ２のコ
レクタ電流（実質的なＦＥＴのゲートの充電電流）が増
大すると、抵抗Ｒ２における電圧降下が増し、このため
トランジスタＱ２のベース電流が減少し、ＦＥＴのドラ
イブ電流に制限をかける。この結果ＦＥＴのゲートへの
充電時間が遅延せしめられることになる。
【００１６】その後、トランジスタＱ２のオンによりＦ
ＥＴＱ１はオンとなり、トランスＴのメイン巻線ＬPに
電圧が誘起される。このドライブ巻線に発生した電圧は
ダイオードＤ１を介してコンデンサＣ１を充電するとと
もに、抵抗Ｒ５及びコンデンサＣ３よりなる積分回路に
加えられるが、積分回路はこの入力電圧を遅延せしめて
コンデンサＣ２を介してトランジスタＱ２に加える。こ
のように前述した自己バイアス回路とともに、この積分
回路はＦＥＴがオンとなるタイミングを遅延せしめるこ
とになる。
ＥＴＱ１はオンとなり、トランスＴのメイン巻線ＬPに
電圧が誘起される。このドライブ巻線に発生した電圧は
ダイオードＤ１を介してコンデンサＣ１を充電するとと
もに、抵抗Ｒ５及びコンデンサＣ３よりなる積分回路に
加えられるが、積分回路はこの入力電圧を遅延せしめて
コンデンサＣ２を介してトランジスタＱ２に加える。こ
のように前述した自己バイアス回路とともに、この積分
回路はＦＥＴがオンとなるタイミングを遅延せしめるこ
とになる。
【００１７】一方、ドライブ巻線ＬDに発生する電圧は
またダイオードＤ３及び抵抗Ｒ７を介してコンデンサＣ
５を充電する。そして、コンデンサＣ５の両端間電圧
が、０．７Ｖ以上になるとトランジスタＱ４がオンする
ので、トランジスタＱ２がオフ、Ｑ３がオンとなり、こ
の結果ＦＥＴＱ１がオフとなる。この時、インダクタン
スＬ１、コンデンサＣ４によりなる共振回路の共振電圧
（コンデンサＣ４の両端間電圧＝ドレイン電圧）が０の
時にＦＥＴがオフするようにさせるとドレイン電流が０
になってからＦＥＴがドレイン電圧を立ち上がらせるこ
とができる。これによって、図６の重複期間Ｔがなくな
り、図２の如くなる。
またダイオードＤ３及び抵抗Ｒ７を介してコンデンサＣ
５を充電する。そして、コンデンサＣ５の両端間電圧
が、０．７Ｖ以上になるとトランジスタＱ４がオンする
ので、トランジスタＱ２がオフ、Ｑ３がオンとなり、こ
の結果ＦＥＴＱ１がオフとなる。この時、インダクタン
スＬ１、コンデンサＣ４によりなる共振回路の共振電圧
（コンデンサＣ４の両端間電圧＝ドレイン電圧）が０の
時にＦＥＴがオフするようにさせるとドレイン電流が０
になってからＦＥＴがドレイン電圧を立ち上がらせるこ
とができる。これによって、図６の重複期間Ｔがなくな
り、図２の如くなる。
【００１８】次に、定常状態に移り、ＦＥＴＱ１がオフ
すると２次側に電圧が発生する。２次側にエネルギを供
給すると今度はドライブ巻線ＬDにリンギングが発生し
てこの電圧によりトランジスタＱ２がオンするが、この
時、急激に放電されるコンデンサＣ４の充電電荷がＦＥ
Ｔのオン時にドレイン電流となり、ドレイン電圧が十分
降下しないうちにドレイン電流が急激に流れ、ドレイン
電圧波形とドレイン電流波形との重なりが生じ、この結
果損失が発生する。
すると２次側に電圧が発生する。２次側にエネルギを供
給すると今度はドライブ巻線ＬDにリンギングが発生し
てこの電圧によりトランジスタＱ２がオンするが、この
時、急激に放電されるコンデンサＣ４の充電電荷がＦＥ
Ｔのオン時にドレイン電流となり、ドレイン電圧が十分
降下しないうちにドレイン電流が急激に流れ、ドレイン
電圧波形とドレイン電流波形との重なりが生じ、この結
果損失が発生する。
【００１９】しかしながら、本実施例の回路において
は、ドライブ巻線ＬDに発生する電圧は、抵抗Ｒ５、コ
ンデンサＣ３からなる積分回路を介してトランジスタＱ
２のベースに供給される。従って、トランジスタＱ２の
ベースに加わる電圧は積分回路の時定数に従って増加す
る電圧となり、このためＦＥＴの導通度も漸次増加する
のでドレイン電圧も漸次減少する。これによって、図２
のようにコンデンサＣ４から放電される電流ＣDも従来
程急峻にはならず、この結果放電電流はドレイン電圧が
下降してから放電することになる。よって、図２のＤ部
から分かるようにドレイン電流とドレイン電圧波形との
時間的重なりを可及的に少なくすることができるので、
スイッチングロスを減少させることもできる。
は、ドライブ巻線ＬDに発生する電圧は、抵抗Ｒ５、コ
ンデンサＣ３からなる積分回路を介してトランジスタＱ
２のベースに供給される。従って、トランジスタＱ２の
ベースに加わる電圧は積分回路の時定数に従って増加す
る電圧となり、このためＦＥＴの導通度も漸次増加する
のでドレイン電圧も漸次減少する。これによって、図２
のようにコンデンサＣ４から放電される電流ＣDも従来
程急峻にはならず、この結果放電電流はドレイン電圧が
下降してから放電することになる。よって、図２のＤ部
から分かるようにドレイン電流とドレイン電圧波形との
時間的重なりを可及的に少なくすることができるので、
スイッチングロスを減少させることもできる。
【００２０】ところで、上記実施例のものにおいて、ト
ランスＴが結合が悪いものであると、図２のＣ部のよう
にスイッチング時に発生するリンギング電圧を抑制する
ことができず、また、ＦＥＴのオン時に生じる放電電流
ＣDが大きくなり、これらが高調波ノイズとなってテレ
ビ画面に妨害として現れる。
ランスＴが結合が悪いものであると、図２のＣ部のよう
にスイッチング時に発生するリンギング電圧を抑制する
ことができず、また、ＦＥＴのオン時に生じる放電電流
ＣDが大きくなり、これらが高調波ノイズとなってテレ
ビ画面に妨害として現れる。
【００２１】このような不都合を回避するようになされ
てものが、図３の実施例回路図である。尚、この図３に
おいて、図１と同一部分には同一符号を付けている。
てものが、図３の実施例回路図である。尚、この図３に
おいて、図１と同一部分には同一符号を付けている。
【００２２】この第２実施例では、先の第１実施例にお
いて、トランスとソース間に接続されたキャパシタＣ４
と直列に抵抗Ｒ１１を接続してスナバ回路を構成してい
る。
いて、トランスとソース間に接続されたキャパシタＣ４
と直列に抵抗Ｒ１１を接続してスナバ回路を構成してい
る。
【００２３】このようにスナバ回路を構成することによ
り、図２の場合と比較してわかるように図４に図示する
ようにトランスＴの出力電圧に発生するリンギング電圧
を抑圧することができると共に、ＦＥＴオン時のラッシ
ュ電流をも低減でき、この結果高調波に起因するノイズ
を低減することができる。
り、図２の場合と比較してわかるように図４に図示する
ようにトランスＴの出力電圧に発生するリンギング電圧
を抑圧することができると共に、ＦＥＴオン時のラッシ
ュ電流をも低減でき、この結果高調波に起因するノイズ
を低減することができる。
【００２４】
【発明の効果】本発明によれば、スイッチング制御型電
源回路において、ＦＥＴのスイッチングロス及びノイズ
を低減させることができる。
源回路において、ＦＥＴのスイッチングロス及びノイズ
を低減させることができる。
【図１】本発明の第１の実施例に係るスイッチング制御
型電源回路の回路構成図である。
型電源回路の回路構成図である。
【図２】図１の回路におけるドレイン電圧及びドレイン
電流の波形図である。
電流の波形図である。
【図３】本発明の第２の実施例に係るスイッチング制御
型電源回路の回路構成図である。
型電源回路の回路構成図である。
【図４】図３の回路におけるドレイン電圧及びドレイン
電流の波形図である。
電流の波形図である。
【図５】従来のスイッチング制御型電源回路の回路構成
図である。
図である。
【図６】図５の回路におけるドレイン電圧及びドレイン
電流の波形図である。
電流の波形図である。
Ｑ１ 電界効果型トランジスタ Ｑ２ ドライブトランジスタ Ｑ３ ドライブトランジスタ Ｔ トランス ＬP メイン巻線 ＬD ドライブ巻線 Ｒ５ 抵抗 Ｃ３ コンデンサ Ｌ１ インダクタンス Ｃ４ コンデンサ Ｒ１１ 抵抗
Claims (4)
- 【請求項１】 メインスイッチング素子としての電界効
果型トランジスタと、 前記電界効果型トランジスタのドレインと、トランスの
一次側メイン巻線間に接続されたインダクタンスおよび
前記メイン巻線と前記電界効果型トランジスタのソース
の間に接続されたコンデンサからなる共振回路と、 前記電界効果型トランジスタを駆動するためのドライブ
トランジスタと、 前記トランスのドライブ巻線と前記ドライブトランジス
タの間に接続され、前記ドライブ巻線で発生する電圧を
積分し、前記ドライブトランジスタに供給する積分回路
と、 からなるスイッチング制御型電源回路。 - 【請求項２】 メインスイッチング素子としての電界効
果型トランジスタと、 前記電界効果型トランジスタのドレインと、トランスの
一次側メイン巻線間に接続されたインダクタンスおよび
前記メイン巻線と前記電界効果型トランジスタのソース
の間に接続されたコンデンサと抵抗からなるスナバ回路
と、 前記電界効果型トランジスタを駆動するためのドライブ
トランジスタと、 前記トランスのドライブ巻線と前記ドライブトランジス
タの間に接続され、前記ドライブ巻線で発生する電圧を
積分し、前記ドライブトランジスタに供給する積分回路
と、 からなるスイッチング制御型電源回路。 - 【請求項３】 前記ドライブトランジスタはトーテンポ
ール型ドライブ回路である請求項１または２に記載のス
イッチング制御型電源回路。 - 【請求項４】 トーテンポール型ドライブ回路のドライ
ブトランジスタのバイアス回路は自己バイアス回路であ
る請求項３に記載のスイッチング制御型電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27078193A JPH07111779A (ja) | 1993-08-17 | 1993-10-28 | スイッチング制御型電源回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-203397 | 1993-08-17 | ||
| JP20339793 | 1993-08-17 | ||
| JP27078193A JPH07111779A (ja) | 1993-08-17 | 1993-10-28 | スイッチング制御型電源回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07111779A true JPH07111779A (ja) | 1995-04-25 |
Family
ID=26513901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27078193A Pending JPH07111779A (ja) | 1993-08-17 | 1993-10-28 | スイッチング制御型電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07111779A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10146051A (ja) * | 1996-11-08 | 1998-05-29 | Fujitsu Ltd | 同期整流回路のｆｅｔ駆動方式 |
| KR100370057B1 (ko) * | 1998-11-09 | 2003-01-29 | 엘지전자 주식회사 | 전압공급 스위칭을 위한 스탠바이 제어회로 |
-
1993
- 1993-10-28 JP JP27078193A patent/JPH07111779A/ja active Pending
Cited By (2)
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