JPH07107981B2 - Low noise switch capacitor digital / analog converter - Google Patents
Low noise switch capacitor digital / analog converterInfo
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- JPH07107981B2 JPH07107981B2 JP4323205A JP32320592A JPH07107981B2 JP H07107981 B2 JPH07107981 B2 JP H07107981B2 JP 4323205 A JP4323205 A JP 4323205A JP 32320592 A JP32320592 A JP 32320592A JP H07107981 B2 JPH07107981 B2 JP H07107981B2
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- 239000003990 capacitor Substances 0.000 title claims description 91
- 238000002347 injection Methods 0.000 claims description 7
- 239000007924 injection Substances 0.000 claims description 7
- 230000007423 decrease Effects 0.000 claims description 3
- 238000007599 discharging Methods 0.000 claims 2
- 238000006243 chemical reaction Methods 0.000 claims 1
- 238000000034 method Methods 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 2
- 229920005994 diacetyl cellulose Polymers 0.000 description 2
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
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- H03—ELECTRONIC CIRCUITRY
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- Analogue/Digital Conversion (AREA)
Description
政府権利 この発明は海軍省との契約（Ｎｏ．Ｎ６００１−８６−
Ｃ−０１９３）の下に、政府の支援を受けてなされたも
のである。Government Rights This invention is a contract with the Navy Ministry (No. N6001-86-
C-0193) under the support of the government.
【０００１】[0001]
【産業上の利用分野】本発明はデジタル／アナログ変換
器（ＤＡＣ）装置に関し、特にスイッチキャパシター
（ｓｗｉｔｃｈｅｓ ｃａｐａｓｉｔｏｒｓ）を使用し
てアナログ出力を発生する装置に関する。FIELD OF THE INVENTION This invention relates to digital-to-analog converter (DAC) devices, and more particularly to devices that use switched capacitors to produce analog outputs.
【０００２】[0002]
【従来の技術】従来のスイッチキャパシターＤＡＣ回路
は、バイナリに重み付けされたコンデンサアレイ、又は
コンデンサ２コンデンサ（Ｃ−２Ｃ）ラダー回路、又は
両技術を組み合わせることにより、出力信号レベルを得
ている。この構成では、Ｎ個のコンデンサ又はラダー・
ブランチは、全てのブランチからの電荷の加算値が所望
アナログ出力レベルに比例するようにスイッチされる。
例えばこれは、Ｗｉｌｅｙによって出版されたアナログ
ＭＯＳ集積回路（Ａｎａｌｏｇ ＭＯＳ Ｉｎｔｅｇｒ
ａｔｅｄ Ｃｉｒｃｕｉｔｓ）の４１７ページ以降に掲
載されている。2. Description of the Prior Art Conventional switched capacitor DAC circuits obtain output signal levels by binary weighted capacitor arrays, capacitor two capacitor (C-2C) ladder circuits, or a combination of both techniques. In this configuration, N capacitors or ladders
The branches are switched so that the sum of the charges from all branches is proportional to the desired analog output level.
For example, this is an analog published by Wiley
MOS integrated circuit ( Analog MOS Integrar
Affected Circuits ), page 417 and beyond.
【０００３】[0003]
【発明が解決しようとする課題】これら回路の主要な欠
点は各ブランチからの電荷が、サンプルされた熱ノイズ
成分（ｋＴ／Ｃに比例する）及びスイッチの電荷注入に
よるエラー成分を運ぶことである。これらの回路におい
て、各ブランチのノイズ成分は他のブランチからのノイ
ズと相関関係を持つことはないので、各ブランチ内のノ
イズ変動は各々追加的で、その結果、総合ノイズ変動
Ｎ＊（ｋＴ／Ｃ）を生じる。許容できるレベルにこのノ
イズを維持して、許容できる分解能を得るためには、多
くの用途において、極めて大きな値の容量 Ｃが必要と
なる。又、各スイッチにより注入された電荷は加算さ
れ、エラー電圧として出力に発生する。これら装置の電
力消費も又Ｃに比例するので、要求される分解能は必要
な電力を増加することで満足されなければならない。従
って、本発明の目的はノイズ成分が少なく、それ故、回
路内に少ない容量のコンデンサを使用できるスイッチキ
ャパシターＤＡＣを提供することである。更に本発明の
目的は少ない必要電力でありながら、許容できる分解能
を維持するＤＡＣを提供することである。The major drawback of these circuits is that the charge from each branch carries a sampled thermal noise component (proportional to kT / C) and an error component due to switch charge injection. . In these circuits, the noise component in each branch does not correlate with the noise from other branches, so the noise variation in each branch is additive, resulting in a total noise variation.
Yields N * (kT / C). To maintain this noise at an acceptable level and obtain acceptable resolution, in many applications a very large value of capacitance C is required. In addition, the charges injected by the respective switches are added and generated as an error voltage at the output. The power consumption of these devices is also proportional to C, so the required resolution must be met by increasing the power required. Therefore, it is an object of the present invention to provide a switched capacitor DAC which has a low noise component and therefore can use a capacitor having a small capacitance in a circuit. It is a further object of the invention to provide a DAC that maintains acceptable resolution while requiring less power.
【０００４】前述及びその他の問題は本発明により克服
される。本発明の目的はローノイズ・スイッチキャパシ
ターＤＡＣによって達成され、このＤＡＣは適切な比を
有する２つのコンデンサ間の電荷をスイッチを使用して
移動することで、Ｎビットデジタル形式の整数をアナロ
グ電圧レベルに変換する。これらスイッチの適切な制御
により、サンプルされたｋＴ／Ｃのノイズ及びＮビット
ＤＡＣから注入されたスイッチ電荷は減少される。The foregoing and other problems are overcome by the present invention. The object of the present invention is achieved by a low noise switched capacitor DAC, which uses a switch to transfer the charge between two capacitors having an appropriate ratio to convert an integer in N-bit digital form to an analog voltage level. Convert. With proper control of these switches, sampled kT / C noise and switch charge injected from the N-bit DAC are reduced.
【０００５】[0005]
【課題を解決するための手段と作用】本発明によればＤ
ＡＣ回路が提供され、この回路は出力端子及び入力端子
を有するオペアンプ（ｏｐｅｒａｔｉｏｎａｌ ａｍｐ
ｌｉｆｉｅｒ）と、前記出力端子と入力端子間に接続さ
れる参照コンデンサ、及び前記オペアンプの入力端子に
スイッチを介して接続される複数のコンデンサを含む。
各コンデンサは異なる容量値を有する。このＤＡＣ回路
は更に、複数のコンデンサをスイッチを介して各々選択
的に電圧源に接続し、前記複数のコンデンサ及び参照コ
ンデンサを介して電圧を発生する。スイッチング回路は
受信したデジタル信号に応答して複数のコンデンサの中
の１つを選択するように動作して電圧を発生し、又、他
のコンデンサが浮遊電圧状態を維持するように動作す
る。本スイッチング回路は更に複数のコンデンサを同時
に放電させることもできる。According to the present invention, D
An AC circuit is provided, which is an operational amplifier having an output terminal and an input terminal.
a reference capacitor connected between the output terminal and the input terminal, and a plurality of capacitors connected to the input terminal of the operational amplifier via a switch.
Each capacitor has a different capacitance value. The DAC circuit further selectively connects a plurality of capacitors to a voltage source via switches, and generates a voltage via the plurality of capacitors and a reference capacitor. The switching circuit operates to select one of the plurality of capacitors to generate a voltage in response to the received digital signal, and the other capacitor operates to maintain a floating voltage condition. The switching circuit can also discharge multiple capacitors simultaneously.
【０００６】他の特徴において、本発明はデジタル値を
アナログレベルに変換する方法を提供する。その方法は
（ａ）入力端子及び出力端子を有するオペアンプを提供
するステップ、（ｂ）入力及び出力端子間に参照コンデ
ンサを接続するステップ、（ｃ）入力端子に複数のコン
デンサを接続するステップ、（ｄ）複数のコンデンサの
中から所定デジタル値に対応する１つのコンデンサを選
択するステップ、（ｅ）そのコンデンサに電圧を印加し
てオペアンプの出力端子に選択された電圧出力を発生す
る一方で、複数の他のコンデンサを浮遊状態に各々維持
するステップを含む。その結果、他のコンデンサの熱ノ
イズ及び電荷注入は、オペアンプ出力端子での出力信号
レベルにノイズを発生することはない。In another aspect, the invention provides a method of converting a digital value to an analog level. The method comprises: (a) providing an operational amplifier having an input terminal and an output terminal; (b) connecting a reference capacitor between the input and output terminals; (c) connecting a plurality of capacitors to the input terminal; d) a step of selecting one capacitor corresponding to a predetermined digital value from a plurality of capacitors, (e) applying a voltage to the capacitor to generate a selected voltage output at the output terminal of the operational amplifier, And maintaining each of the other capacitors in the floating state. As a result, the thermal noise and charge injection of the other capacitors will not generate noise in the output signal level at the op amp output terminal.
【０００７】開示される回路は非常に高い精度のＤＡＣ
を要求しないスイッチキャパシター回路での用途を有す
る。オーバーサンプルされたシグマ・デルタ形式のＡＤ
Ｃ又はＤＡＣシステムはそのような回路であり、ローノ
イズ・スイッチキャパシターＤＡＣを最も有効に使用で
きる回路の１つである。The disclosed circuit has a very high precision DAC.
It has applications in switched capacitor circuits that do not require Oversampled sigma-delta AD
The C or DAC system is such a circuit, and is one of the circuits that can most effectively use the low noise switched capacitor DAC.
【０００８】本発明によるＤＡＣはサンプルされた熱ノ
イズ及び電荷注入エラーを減少し、それによりオーバー
サンプルされたシグマ・デルタ変換器の総合分解能（等
価ビット）を向上する。前項で指摘したように、電力消
費は容量Ｃに比例するので、開示される技術は動作電力
を著しく減少する。The DAC according to the present invention reduces sampled thermal noise and charge injection errors, thereby improving the overall resolution (equivalent bit) of an oversampled sigma-delta converter. As pointed out in the previous section, since the power consumption is proportional to the capacity C, the disclosed technology significantly reduces the operating power.
【０００９】[0009]
【実施例】図１は簡略されたスイッチキャパシター回路
１０を示す。図示されるスイッチキャパシター回路にお
いて、参照電圧Ｖref はスイッチ１２に接続され、この
スイッチ１２は容量Ｃ1 を有するコンデンサ１４の一方
の端子に接続される。コンデンサ１４の両端子はスイッ
チ１６及び１８を介して接地される。コンデンサ１４の
他の端子はスイッチ２０を介してオペアンプ２４の入力
端子（反転端子）２２ Ｖ- に接続される。コンデンサ
２６は容量Ｃ2 を有し、オペアンプ２４の入力２２と出
力端子２８間に接続される。スイッチ３０はコンデンサ
２６と並列に接続されることでコンデンサ２６の選択的
放電を可能とする。３２として示されるオペアンプ２４
の他の入力Ｖｘ+ （非反転端子）は接地される。DETAILED DESCRIPTION FIG. 1 shows a simplified switched capacitor circuit 10. In the switch capacitor circuit shown, the reference voltage V ref is connected to a switch 12, which is connected to one terminal of a capacitor 14 having a capacitance C 1 . Both terminals of the capacitor 14 are grounded via the switches 16 and 18. The other terminal of the capacitor 14 is an input terminal (inverting terminal) 22 V − of the operational amplifier 24 via the switch 20. Connected to. The capacitor 26 has a capacitance C 2 and is connected between the input 22 and the output terminal 28 of the operational amplifier 24. The switch 30 is connected in parallel with the capacitor 26 to enable the selective discharge of the capacitor 26. Operational amplifier 24 shown as 32
Other input of Vx + (Non-inverting terminal) is grounded.
【００１０】動作において、参照電圧Ｖref は、φ2 で
ラベル付けされたスイッチを開け、又φ1 でラベル付け
されたそれらスイッチを閉じることにより、第１クロッ
ク位相φ1 で容量Ｃ1 の入力コンデンサ１４においてサ
ンプルされる。これにより電荷Ｑ１＝ＣＶref を格納す
る。φ1 でラベル付けされたスイッチを開け、φでラベ
ル付けされたスイッチを閉じることによりクロック位相
φ2 で、コンデンサ１４はＶ- ノード２２に放電され
る。この条件の下で、オペアンプ２４はコンデンサ２６
（Ｃ2 ）からＶ- に電流を流す。このＶ- はコンデンサ
１４（Ｃ1 ）からＶ- に流れる電流に等しい。従って、
コンデンサ２６（Ｃ2 ）を介した電圧、つまり２８での
出力電圧は（Ｃ2 ／Ｃ1 ）＊Ｖref となる。この比Ｃ2
／Ｃ1 を適切に調整することで、その出力電圧は所望さ
れる参照電圧Ｖref のあらゆる率に設定できる。[0010] In operation, the reference voltage V ref is, phi 2 is opened a switch labeled with, and by closing them switch labeled with phi 1, the input capacitance C 1 in the first clock phase phi 1 Sampled in capacitor 14. As a result, the charge Q1 = CV ref is stored. With the clock phase φ 2 by opening the switch labeled φ 1 and closing the switch labeled φ, capacitor 14 is at V −. It is discharged to the node 22. Under this condition, the operational amplifier 24
V from (C 2) - Apply current to. This V - Is from capacitor 14 (C 1 ) to V − Equal to the current flowing through. Therefore,
The voltage across the capacitor 26 (C 2 ), ie the output voltage at 28, is (C 2 / C 1 ) * V ref . This ratio C 2
By properly adjusting / C 1 , its output voltage can be set to any desired rate of the reference voltage V ref .
【００１１】前述したように、従来のスイッチキャパシ
ターＮビットＤＡＣは、Ｃ2 を固定し、Ｃ−２Ｃラダー
又はＮ個のバイナリに重み付けされたコンデンサを使用
することにより、Ｃ1 に２N の代替え値を選択して、Ｃ
1 を形成することで構成されてきた。これは高い分解能
のＤＡＣにはできる限り多数の値をＣ1 に使用するから
である。しかし、複数ビットのシグマ・デルタデータ変
換器に使用されるような低い分解能のＤＡＣでは、所望
値の各Ｃ1 には特定コンデンサを設けるのが望ましいこ
とが判明した。これは本発明によるローノイズ・スイッ
チキャパシターＤＡＣの動作に関する基本的原則であ
る。As mentioned above, a conventional switched capacitor N-bit DAC has a fixed C 2 and a C-2C ladder or N binary weighted capacitors to provide a 2 N to C 1 N. Select an alternative value of
It has been constructed by forming one . This is because a high resolution DAC uses as many values for C 1 as possible. However, in low resolution DACs such as those used in multi-bit sigma-delta data converters, it has been found desirable to provide a particular capacitor for each desired value of C 1 . This is the basic principle for the operation of the low noise switched capacitor DAC according to the present invention.
【００１２】本発明によるローノイズスイッチキャパシ
ターＤＡＣの一実施例として、４ビット（１６レベル）
ＤＡＣの全体図を図２に示す。同図において、図１の要
素と等価の要素はプライム符号（´）の追加を伴う同一
番号が付され、動作の説明に必要となるときを除きそれ
らの説明は省略される。As an embodiment of the low noise switch capacitor DAC according to the present invention, 4-bit (16 levels)
A general view of the DAC is shown in FIG. In the figure, elements equivalent to those in FIG. 1 are designated by the same reference numerals with the addition of a prime code (′), and the description thereof will be omitted except when it is necessary to explain the operation.
【００１３】図２に示すように、入力ラインの４ビット
バイナリ入力（ＤＩＧ．ＩＮＰＵＴ）を受信するため
に、従来のデコ−ダ（ｄｅｃｏｄｅｒ）４０が接続され
る。これらの入力は集合的に４２として示され、ソース
（図示されず）から導かれている。これらの入力信号は
デコードされ、例えば図２に示すように各出力信号ライ
ンに接続され、バイナリ信号入力４２に依存して出力信
号ライン４４から７４の中の１つのラインが選択的にハ
イ状態に駆動される。これら信号ラインはスイッチ７６
から１０４に各々接続される。これらスイッチは複数対
のスイッチとして配置される。これらのスイッチはモス
フェット（ｍｏｓｆｅｔｓ）、トランジスタスイッチ、
機械式リレーなどのスイッチで、必要であれば適当なド
ライバ（図示されず）を介して出力信号ラインに接続さ
れる。As shown in FIG. 2, a conventional decoder 40 is connected to receive a 4-bit binary input (DIG.INPUT) on the input line. These inputs are collectively shown as 42 and are derived from a source (not shown). These input signals are decoded and connected to each output signal line, for example as shown in FIG. 2, and one of the output signal lines 44 to 74 is selectively brought to a high state depending on the binary signal input 42. Driven. These signal lines are switches 76
To 104 respectively. These switches are arranged as multiple pairs of switches. These switches are mosfets, transistor switches,
A switch such as a mechanical relay, which is connected to the output signal line through a suitable driver (not shown) if necessary.
【００１４】各スイッチ対の端子はコンデンサ１０６か
ら１２８の一方の側に各々接続される。コンデンサの他
方側の端子はスイッチ１８´及び２０´の接続点に接続
される。好適実施例において、コンデンサ２６´の容量
はＣ2 で、コンデンサ１０６から１２８の容量は図２に
示すように連続的に減少する容量値（１５／１６）＊
Ｃ、（１３／１６）＊Ｃ…である。The terminals of each switch pair are connected to one side of capacitors 106-128, respectively. The other terminal of the capacitor is connected to the connection point of the switches 18 'and 20'. Preferred in embodiments, the capacitance of the capacitor 26 'in C 2, the capacitance of the capacitor 106 128 capacity value decreases continuously as shown in FIG. 2 (15/16) *
C, (13/16) * C ...
【００１５】複数のスイッチ７６から１０４の各スイッ
チは図示されるように、それが閉じたとき、その各コン
デンサをプラスの参照電圧＋Ｖr 、又はマイナスの参照
電圧−Ｖr に接続する。スイッチ１３０から１４４は各
々コンデンサ１０６から１２８及びグランドに接続され
る。図２の回路の動作を以下に説明する。Each switch of the plurality of switches 76-104 connects its respective capacitor to a positive reference voltage + V r or a negative reference voltage -V r when it is closed, as shown. Switches 130-144 are connected to capacitors 106-128 and ground, respectively. The operation of the circuit of FIG. 2 will be described below.
【００１６】４ビットバイナリ入力がライン４２に到達
したとき、その信号はデコ−ダ４０によってデコードさ
れ、１６個のスイッチ制御ライン（４４から７４）の中
の１つのラインがハイに駆動され、他のラインはローを
維持する。When the 4-bit binary input arrives on line 42, the signal is decoded by decoder 40, driving one of the 16 switch control lines (44 to 74) high and the other. Line keeps low.
【００１７】図１について説明したように、好適に８個
全てのコンデンサ（１０６から１２８）は、スイッチ１
８´が閉じていることに加え、スイッチ１３０から１４
４を閉じることで第１クロックフェーズφ１のときに同
時に放電される。第２クロックフェーズφ２のとき、ラ
イン４４から７４の中の１つのライン上の出力信号によ
り、スイッチ７６から１０４の中の適当な１つのスイッ
チが選択され、９個のコンデンサの中の一つのみがプラ
ス又はマイナス参照のどちらかに駆動される。これによ
り、出力電圧は±（Ｃ２／αＣ１）＊Ｖｒｅｆ （α＝
図２に示す選択されたコンデンサのＣ１の前に位置する
係数）の値に駆動される。As described with reference to FIG. 1, preferably all eight capacitors (106-128) are connected to switch 1
In addition to closing 8 ', switches 130 to 14
By closing 4, the cells are simultaneously discharged during the first clock phase φ1. During the second clock phase φ2, the output signal on one of the lines 44 to 74 selects the appropriate one of the switches 76 to 104, and only one of the nine capacitors is selected. Is driven to either a plus or minus reference. As a result, the output voltage is ± (C2 / αC1) * Vref (α =
It is driven to the value of the coefficient located in front of C1 of the selected capacitor shown in FIG.
【００１８】限定ではなく例として、デコ−ダ４０の入
力はバイナリパターン１１１１と仮定する。この場合、
ライン６０、つまりＮ１がハイとなる。Ｎ１は本実施例
ではスイッチ１０４に接続され、その選択によりスイッ
チは閉じ、電圧＋Ｖr がコンデンサ１２８に設定され
る。By way of example and not limitation, assume that the input of the decoder 40 is a binary pattern 1111. in this case,
Line 60, N1, goes high. N1 is connected to the switch 104 in this embodiment, the selection of which closes the switch and sets the voltage + V r to the capacitor 128.
【００１９】この方法では、単一のコンデンサが２つの
ＤＡＣ出力レベル（±Ｃ2 ／αＣ1）を好適に発生でき
る。従って８つのコンデンサのみが１６の全てのレベル
を発生するために必要となる。勿論、この方法は異なる
数のビットに一般化できる。In this way, a single capacitor can preferably generate two DAC output levels (± C 2 / αC 1 ). Therefore only 8 capacitors are needed to generate all 16 levels. Of course, this method can be generalized to a different number of bits.
【００２０】そして、（図２のφ1 のとき）全てのコン
デンサが放電され、それ故スイッチ内の放電熱ノイズを
各々”サンプル”し、そして有限量の充電注入を含む。
そして僅か１つのコンデンサのみが（図２のφ2 のと
き）ＤＡＣ出力電圧を形成するために接続される。他の
全てのコンデンサは、それらがＤＡＣ出力電圧に現れる
サンプルされた熱ノイズ又は電荷注入を発生しないよう
に１プレート浮遊（ｏｎｅ ｐｌａｔｅ ｆｌｏａｔｉ
ｎｇ）を有する。Then, (at φ 1 in FIG. 2) all capacitors are discharged, thus "sampling" each discharge thermal noise in the switch, and including a finite amount of charge injection.
And only one capacitor is connected (at φ 2 in FIG. 2) to form the DAC output voltage. All other capacitors are one plate float so that they do not generate sampled thermal noise or charge injection appearing in the DAC output voltage.
ng).
【００２１】従って、ＮビットＤＡＣに関して、スイッ
チオン抵抗及びスイッチ電荷注入から生じるｋＴ／Ｃ熱
ノイズは、従来の方法に比べ減少する。更に、図２に示
すローノイズＤＡＣは、遅延（φ2 出力）又は非遅延
（φ1 出力）構成に適するように簡単に修正できる。ロ
ーノイズＤＡＣ構成はシグマ・デルタ変調器ループ内の
スイッチキャパシター積分器と共に使用できる。本発明
が一実施例を参照して説明されたが、この発明の範囲及
び概念を越えることなく形式及び細部の変更が可能であ
る。Therefore, for N-bit DACs, the kT / C thermal noise resulting from switch-on resistance and switch charge injection is reduced compared to conventional methods. In addition, the low noise DAC shown in FIG. 2 can be easily modified to suit either delayed (φ 2 output) or non-delayed (φ 1 output) configurations. The low noise DAC configuration can be used with a switched capacitor integrator in a sigma delta modulator loop. Although the present invention has been described with reference to an embodiment, changes in form and detail are possible without exceeding the scope and concept of the invention.
【図１】簡略されたスイッチキャパシター回路。FIG. 1 shows a simplified switched capacitor circuit.
【図２】本発明による４ビットローノイズ・スイッチキ
ャパシターＤＡＣの略図。FIG. 2 is a schematic diagram of a 4-bit low noise switched capacitor DAC according to the present invention.
Ｃ１・Ｃ２…コンデンサ、２４…オペアンプ、１２・１
６・１８・２０・３０…スイッチ、４０…デコ−ダ、１
３０・１３２・１３４・１３６・１３８・１４０・１４
２・１４４…スイッチ、７６・７８・７９・８０・８２
・８４・８６・８８・９０・９２・９４・９６・９８・
１００・１０２・１０４…スイッチ、１０６・１０８・
１１０・１２０・１２２・１２４・１２６・１２８…コ
ンデンサ、２４´…オペアンプ、１８´・２０´・３０
´…スイッチ。C1, C2 ... Capacitor, 24 ... Operational amplifier, 12.1
6 ・ 18 ・ 20 ・ 30 ... Switch, 40 ... Decoder, 1
30, 132, 134, 136, 138, 140, 14
2.144 ... Switch, 76.78.79.80.82
・ 84 ・ 86 ・ 88 ・ 90 ・ 92 ・ 94 ・ 96 ・ 98 ・
100/102/104 ... switch, 106/108 /
110/120/122/124/126/128 ... Capacitor, 24 '... Operational amplifier, 18' / 20 '/ 30
switch.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 スコット・アール・パウエル アメリカ合衆国、カリフォルニア州 92009、カールスバッド、ロス・ピノス・ サークル 7956 (56)参考文献 特開 昭56−44613（ＪＰ，Ａ) 特開 平４−150417（ＪＰ，Ａ) ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Scott Earl Powell Los Angeles Pinos Circle, Carlsbad, USA 92009 (56) References JP-A-56-44613 (JP, A) JP Flat 4-150417 (JP, A)
Claims (10)
いて、 出力端子及び入力端子を有するオペアンプと、 前記出力端子と入力端子間に接続される参照コンデンサ
と、 前記オペアンプの入力端子にスイッチを介して、一方の
各端子が共通に接続され互いに異なる容量値を有する複
数のコンデンサと、 受信したデジタル信号に対応する前記複数のコンデンサ
の中の１つを選択し、選択された前記コンデンサの他方
の端子をスイッチを介して電圧源に接続し、前記電圧源
に接続されたコンデンサと前記参照コンデンサを介して
電圧を発生し、他のコンデンサを浮遊状態に維持するス
イッチ手段とを具備し、 前記電圧源に接続されなかった前記他のコンデンサの熱
ノイズ及び電荷注入によって、前記オペアンプの出力端
子における出力信号レベルは影響されないことを特徴と
する装置。1. A digital / analog signal conversion device, wherein an operational amplifier having an output terminal and an input terminal, a reference capacitor connected between the output terminal and the input terminal, and a switch connected to the input terminal of the operational amplifier via a switch, A plurality of capacitors each having one terminal commonly connected and having different capacitance values, and one of the plurality of capacitors corresponding to the received digital signal are selected, and the other terminal of the selected capacitors is selected. A switch connected to a voltage source via a switch, generating a voltage via the capacitor connected to the voltage source and the reference capacitor, and maintaining another capacitor in a floating state; Due to the thermal noise and charge injection of the other capacitor not connected, the output signal level at the output terminal of the operational amplifier is Apparatus characterized by is not affected.
ンサを同時に放電する手段を更に具備することを特徴と
する請求項１記載の装置。2. The apparatus of claim 1, wherein the switch means further comprises means for simultaneously discharging the plurality of capacitors.
された容量を所定値で分割した値の倍数で減少する値に
設定されることを特徴とする請求項１記載の装置。3. The apparatus according to claim 1, wherein each capacitance of the plurality of capacitors is set to a value that decreases by a multiple of a value obtained by dividing the selected capacitance by a predetermined value.
サに対して選択的に他の電圧源を供給する手段を含むこ
とを特徴とする請求項１記載の装置。4. The apparatus of claim 1, wherein said switch means includes means for selectively providing another voltage source to said plurality of capacitors.
前記複数のコンデンサの中から１つのコンデンサを選択
するスイッチ選択信号を提供するために、前記デジタル
信号はデコーダによりデコードされることを特徴とする
請求項１記載の装置。5. The switch means comprises a decoder,
The apparatus of claim 1, wherein the digital signal is decoded by a decoder to provide a switch select signal that selects one of the plurality of capacitors.
複数のコンデンサに選択的に供給する手段を含み、前記
選択信号は供給される前記電圧源を更に選択することを
特徴とする請求項５記載の装置。6. The switch means includes means for selectively supplying another voltage source to the plurality of capacitors, and the selection signal further selects the voltage source to be supplied. 5. The device according to 5.
ペアンプと、 前記出力端子及び反転端子間に接続される参照コンデン
サと、 前記オペアンプの反転端子にスイッチを介して、一方の
各端子が共通に接続される複数のコンデンサと、 受信したデジタル信号に対応する前記複数のコンデンサ
の中の１つを選択し、選択された前記コンデンサの他方
の端子を２つの電圧源の中の１つにスイッチを介して接
続し、前記選択されたコンデンサと前記参照コンデンサ
を介して電圧を発生させるスイッチ手段、 を具備することを特徴とするＤＡＣ回路。7. In a DAC circuit, an operational amplifier having an output terminal, an inverting input terminal and a non-inverting input terminal, a reference capacitor connected between the output terminal and the inverting terminal, and a switch connected to the inverting terminal of the operational amplifier via a switch. , A plurality of capacitors each having one terminal connected in common, and one of the plurality of capacitors corresponding to a received digital signal, and selecting the other terminal of the selected capacitors as two voltage sources. A switch circuit connected to one of the switches via a switch to generate a voltage via the selected capacitor and the reference capacitor.
サを同時に放電する手段を更に具備することを特徴とす
る請求項７記載の装置。8. The apparatus of claim 7, wherein the switch means further comprises means for simultaneously discharging the plurality of capacitors.
れた容量を所望値で分割した値の倍数で減少する値に設
定されることを特徴とする請求項７記載の装置。9. The apparatus according to claim 7, wherein each capacitance of the plurality of capacitors is set to a value that decreases by a multiple of a value obtained by dividing the selected capacitance by a desired value.
し、前記複数のコンデンサから１つのコンデンサを選択
するスイッチ選択信号を提供するために、前記デジタル
信号は前記デコーダによりデコードされることを特徴と
する請求項７記載の装置。10. The switch means comprises a decoder, and the digital signal is decoded by the decoder to provide a switch select signal for selecting a capacitor from the plurality of capacitors. Item 7. The device according to item 7.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US801145 | 1991-12-02 | ||
| US07/801,145 US5162801A (en) | 1991-12-02 | 1991-12-02 | Low noise switched capacitor digital-to-analog converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05259917A JPH05259917A (en) | 1993-10-08 |
| JPH07107981B2 true JPH07107981B2 (en) | 1995-11-15 |
Family
ID=25180315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4323205A Expired - Lifetime JPH07107981B2 (en) | 1991-12-02 | 1992-12-02 | Low noise switch capacitor digital / analog converter |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5162801A (en) |
| EP (1) | EP0545295A2 (en) |
| JP (1) | JPH07107981B2 (en) |
| KR (1) | KR930015372A (en) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5326137A (en) * | 1991-09-24 | 1994-07-05 | Perfection Corporation | Gas riser apparatus and method |
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| US5469164A (en) * | 1993-09-30 | 1995-11-21 | Ford Motor Company | Circuit and method for digital to analog signal conversion |
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| US8648779B2 (en) * | 2009-10-20 | 2014-02-11 | Taiwan Semiconductor Manufacturing Co., Ltd. | LCD driver |
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1991
- 1991-12-02 US US07/801,145 patent/US5162801A/en not_active Expired - Fee Related
-
1992
- 1992-11-27 EP EP92120250A patent/EP0545295A2/en not_active Withdrawn
- 1992-12-01 KR KR1019920023003A patent/KR930015372A/en not_active Application Discontinuation
- 1992-12-02 JP JP4323205A patent/JPH07107981B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05259917A (en) | 1993-10-08 |
| EP0545295A2 (en) | 1993-06-09 |
| EP0545295A3 (en) | 1995-07-12 |
| US5162801A (en) | 1992-11-10 |
| KR930015372A (en) | 1993-07-24 |
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