JPH07104893A - Power source turning-off device - Google Patents
Power source turning-off deviceInfo
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- JPH07104893A JPH07104893A JP5247985A JP24798593A JPH07104893A JP H07104893 A JPH07104893 A JP H07104893A JP 5247985 A JP5247985 A JP 5247985A JP 24798593 A JP24798593 A JP 24798593A JP H07104893 A JPH07104893 A JP H07104893A
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- power supply
- timer
- signal
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、装置の電源切断装置に
関し、特に制御部が暴走しても確実に電源をオフするこ
とが可能な電源切断装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power supply disconnecting device for an apparatus, and more particularly to a power supply disconnecting device capable of reliably turning off the power supply even if a control unit runs out of control.
【０００２】[0002]
【従来の技術】従来の電源切断装置では、例えば特開平
４−３５３９１４号公報に記載されているように、コン
ピュータシステムへの電源の供給を遮断する場合、オペ
レータは電源遮断キーを押圧して演算装置の制御部に電
源遮断を指示する。一方、制御部は、演算部の処理を監
視して、演算部の処理が終了した後に遮断回路に電源オ
フ信号を出力することにより、処理が終了したときにシ
ステムの電源を遮断している。2. Description of the Related Art In a conventional power-off device, as described in, for example, Japanese Unexamined Patent Publication No. 4-353914, when power supply to a computer system is cut off, an operator presses a power-off key to perform calculation. Instruct the controller of the device to turn off the power. On the other hand, the control unit monitors the processing of the arithmetic unit and outputs a power-off signal to the cutoff circuit after the processing of the arithmetic unit is completed, thereby shutting off the power of the system when the processing is completed.
【０００３】[0003]
【発明が解決しようとする課題】上記従来技術では、制
御部が何らかの要因で暴走している時、電源スイッチが
押下されてもシステムの電源がオフできないという問題
があった。本発明の目的は、このような問題点を改善
し、制御部が暴走していても、電源スイッチ押下により
確実に電源オフできる電源切断装置を提供することにあ
る。In the above-mentioned prior art, there is a problem that the power of the system cannot be turned off even if the power switch is pressed when the control unit is out of control for some reason. An object of the present invention is to provide a power supply disconnecting device that solves such a problem and can surely turn off the power supply by pressing the power supply switch even when the control unit is out of control.
【０００４】[0004]
【課題を解決するための手段】上記目的を達成するた
め、本発明の電源切断装置は、中央処理装置と電源装置
とを備え、電源オフに制御プログラムが介在するシステ
ムにおいて、中央処理装置からのリセット入力が一定時
間無い場合、パワーオフ信号を出力するタイマ（図１の
タイマ４）と、そのパワーオフ信号を検出すると、電源
装置からシステムへの電源供給を停止する電源制御手段
（電源制御回路５）と、前記タイマを起動させるスイッ
チ手段（電源スイッチ３）とを備え、制御プログラムが
動作不能となった場合には、ハードウェアのタイマを用
いて制御部の替わりにパワーオフ信号を出力することに
特徴がある。In order to achieve the above object, a power supply disconnecting device of the present invention is a system in which a central processing unit and a power supply unit are provided, and a control program intervenes when the power is turned off. When there is no reset input for a certain period of time, a timer (timer 4 in FIG. 1) that outputs a power-off signal, and a power supply control means (power supply control circuit) that stops the power supply from the power supply device to the system when the power-off signal is detected. 5) and switch means (power switch 3) for activating the timer, and when the control program becomes inoperable, a hardware timer is used to output a power-off signal instead of the control unit. It is characterized by this.
【０００５】[0005]
【作用】本発明においては、タイマは、制御部（中央処
理装置）からのアクセス（一定時間毎のリセット入力）
がないとき、電源制御回路にパワーオフ信号を出力する
ように構成される。すなわち、そのタイマは、制御部の
暴走を検出する回路として動作する。また、制御部は、
電源スイッチが押下されると、処理の閉塞を行ない、そ
の後パワーオフ信号を電源制御回路に出力する。ここ
で、制御部が暴走している時は、その制御部の替わりに
タイマからパワーオフ信号が電源制御回路に出力され、
システムの電源がオフされる。In the present invention, the timer is accessed by the control unit (central processing unit) (reset input at fixed time intervals).
When not present, the power supply control circuit is configured to output a power-off signal. That is, the timer operates as a circuit that detects runaway of the control unit. In addition, the control unit
When the power switch is pressed, the processing is blocked, and then a power off signal is output to the power control circuit. Here, when the control unit is out of control, a power-off signal is output from the timer to the power supply control circuit instead of the control unit,
System is powered off.
【０００６】[0006]
【実施例】以下、本発明の一実施例を図面により説明す
る。図１は、本発明の第１の実施例における電源切断シ
ステムの概略を示す構成図である。本実施例では、中央
処理装置（ＣＰＵ）１はシステムバス７によって接続さ
れたメインメモリ（主メモリ）２に格納されたプログラ
ムを順次実行する。ここで、通常のパワーオフ処理につ
いて述べる。オペレータによって電源スイッチ３が押下
されると、タイマ４が起動される。このタイマ４は、中
央処理装置１よりのリセットが無いと、一定時間経過
後、電源制御回路５にパワーオフ信号を出力する。この
ため、タイマ起動と同時に、中央処理装置１は、システ
ムバス７を介して電源スイッチ３の押下を検出する。中
央処理装置１はこの検出により、システムバス７を介し
てタイマ４のリセットを行なう。さらに、中央処理装置
１は、プログラムの閉塞処理やデータの退避等のシステ
ムのシャットダウン処理を実行する。そして、システム
のシャットダウン処理終了後、システムバス７を介し
て、電源制御回路５にパワーオフ信号を出力する。電源
制御回路５はこのパワーオフ信号により、電源装置６か
ら本システムへの電源供給を停止する。前記一連のパワ
ーオフ処理により、データ消滅等の事態を回避すること
ができる。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a configuration diagram showing an outline of a power-off system in the first embodiment of the present invention. In this embodiment, the central processing unit (CPU) 1 sequentially executes programs stored in a main memory (main memory) 2 connected by a system bus 7. Here, the normal power-off process will be described. When the power switch 3 is pressed by the operator, the timer 4 is started. If there is no reset from the central processing unit 1, the timer 4 outputs a power off signal to the power supply control circuit 5 after a lapse of a fixed time. Therefore, the central processing unit 1 detects the pressing of the power switch 3 via the system bus 7 at the same time when the timer is activated. Based on this detection, the central processing unit 1 resets the timer 4 via the system bus 7. Further, the central processing unit 1 executes system shutdown processing such as program blocking processing and data saving processing. After the system shutdown processing is completed, a power-off signal is output to the power supply control circuit 5 via the system bus 7. The power supply control circuit 5 stops the power supply from the power supply device 6 to this system by this power off signal. By the series of power-off processing, it is possible to avoid a situation such as data loss.
【０００７】次に、中央処理装置１が動作不能になった
場合のパワーオフ処理について述べる。本実施例では、
何らかの要因で中央処理装置１が動作不能になり、オペ
レータが電源スイッチ３を押下すると、上記と同様にタ
イマ４が起動される。タイマ４は、中央処理装置１から
のリセットが無いため、電源制御回路５にパワーオフ信
号を出力する。このパワーオフ信号により、電源制御回
路５は、電源装置６から本システムへの電源供給を停止
する。なお、タイマ４が起動されてから、タイマ４が電
源制御回路５にパワーオフ信号を出力するまでの時間
を、当該システムのシャットダウンに要する時間より長
く設定しておけば、タイマ４のリセットは不要になる。
但し、シャットダウンに長時間を要するシステムでは、
その時間に合わせてタイマ４を設定すると、中央処理装
置１の暴走時も、その時間内ではパワーオフされないこ
とになる。本実施例によれば、中央処理装置１が暴走し
ていてもパワーオフを確実に行なえる。Next, the power-off processing when the central processing unit 1 becomes inoperable will be described. In this embodiment,
When the central processing unit 1 becomes inoperable for some reason and the operator depresses the power switch 3, the timer 4 is started in the same manner as above. Since there is no reset from the central processing unit 1, the timer 4 outputs a power off signal to the power supply control circuit 5. By this power off signal, the power supply control circuit 5 stops the power supply from the power supply device 6 to the present system. If the time from the start of the timer 4 until the timer 4 outputs the power-off signal to the power control circuit 5 is set longer than the time required to shut down the system, the timer 4 does not need to be reset. become.
However, in a system that takes a long time to shut down,
If the timer 4 is set according to the time, even if the central processing unit 1 runs out of control, the power is not turned off within that time. According to this embodiment, even if the central processing unit 1 is out of control, the power can be surely turned off.
【０００８】図２は、本発明の第２の実施例における電
源切断システムの概略を示す構成図である。本実施例で
は、中央処理装置１は、システムバス７によって接続さ
れたメインメモリ２に格納されているプログラムを順次
実行する。また、電源制御回路５は、パワーオフ信号
と、電源スイッチ３が押下されたことを示す（スイッチ
オフを意味する）スイッチオフフラグ３ａとが、共に入
力された時に、電源装置６から本システムへの電源供給
を停止する。また、タイマ４は、システムの立ち上げと
同時に起動される。そして、中央処理装置１より断続的
にリセットされ、一定時間以上リセットが無い時は、電
源制御回路５にパワーオフ信号を出力する。ここで、通
常のパワーオフ処理について述べる。本実施例では、電
源スイッチ３が押下されると、スイッチオフフラグ３ａ
がセットされる。一方、中央処理装置１は、システムバ
ス７を介しスイッチオフフラグ３ａのセットを検出し
て、プログラムの閉塞処理やデータの退避等のシステム
のシャットダウン処理を実行する。そして、システムの
シャットダウン処理終了後、中央処理装置１はシステム
バス７を介して、電源制御回路５にパワーオフ信号を出
力する。電源制御回路５は、パワーオフ信号とスイッチ
オフフラグ３ａの入力により、電源装置６から本システ
ムへの電源供給を停止する。これら一連のパワーオフ処
理により、データ消滅等の事態を回避する。FIG. 2 is a block diagram showing the outline of a power-off system in the second embodiment of the present invention. In this embodiment, the central processing unit 1 sequentially executes the programs stored in the main memory 2 connected by the system bus 7. In addition, the power supply control circuit 5 sends the power-off signal from the power supply device 6 to the system when the power-off signal and the switch-off flag 3a indicating that the power switch 3 is pressed (meaning switch-off) are input together. Turn off the power supply. Further, the timer 4 is started at the same time when the system is started up. When the central processing unit 1 resets intermittently and there is no reset for a certain period of time, a power off signal is output to the power supply control circuit 5. Here, the normal power-off process will be described. In this embodiment, when the power switch 3 is pressed, the switch-off flag 3a
Is set. On the other hand, the central processing unit 1 detects the setting of the switch-off flag 3a via the system bus 7 and executes system shutdown processing such as program blocking processing and data saving processing. Then, after the system shutdown processing is completed, the central processing unit 1 outputs a power-off signal to the power supply control circuit 5 via the system bus 7. The power supply control circuit 5 stops the power supply from the power supply device 6 to the present system by the input of the power-off signal and the switch-off flag 3a. By such a series of power-off processing, a situation such as data loss can be avoided.
【０００９】次に、中央処理装置１が動作不能になった
場合のパワーオフ処理について述べる。何らかの要因で
中央処理装置１が動作不能になると、タイマ４は、中央
処理装置１からのリセットが一定時間以上無いため、電
源制御回路５にパワーオフ信号を出力する。本実施例の
電源制御回路５は、パワーオフ信号の入力だけでは電源
装置６からシステムへの電源供給を停止しないので、中
央処理装置１はメモリダンプ等の、情報採取を行なえ
る。この後、オペレータによって電源スイッチ３が押下
されると、スイッチオフフラグ３ａがセットされ、電源
制御回路５は、パワーオフ信号とフラグ３ａの入力によ
り、電源装置６から本システムへの電源供給を停止す
る。以上により、中央処理装置１が暴走していてもパワ
ーオフを確実に行なえる。Next, the power-off processing when the central processing unit 1 becomes inoperable will be described. When the central processing unit 1 becomes inoperable for some reason, the timer 4 outputs a power-off signal to the power supply control circuit 5 because the reset from the central processing unit 1 has not been performed for a certain time. Since the power supply control circuit 5 of the present embodiment does not stop the power supply from the power supply device 6 to the system only by inputting the power-off signal, the central processing unit 1 can collect information such as a memory dump. After that, when the operator presses the power switch 3, the switch-off flag 3a is set, and the power control circuit 5 stops the power supply from the power supply device 6 to the present system by the input of the power-off signal and the flag 3a. To do. As described above, the power can be surely turned off even if the central processing unit 1 is out of control.
【００１０】[0010]
【発明の効果】本発明によれば、電源制御プログラムが
動作できないときも、システムのパワーオフを確実に行
なうことができる。According to the present invention, it is possible to reliably power off the system even when the power control program cannot operate.
【図１】本発明の第１の実施例における電源切断システ
ムの構成図である。FIG. 1 is a configuration diagram of a power-off system according to a first embodiment of the present invention.
【図２】本発明の第２の実施例における電源切断システ
ムの構成図である。FIG. 2 is a configuration diagram of a power supply disconnection system according to a second embodiment of the present invention.
１ 中央処理装置 ２ メインメモリ ３ 電源スイッチ ３ａ スイッチオフフラグ ４ タイマ ５ 電源制御回路 ６ 電源装置 ７ システムバス 1 Central Processing Unit 2 Main Memory 3 Power Switch 3a Switch Off Flag 4 Timer 5 Power Control Circuit 6 Power Supply 7 System Bus
───────────────────────────────────────────────────── フロントページの続き (72)発明者 真島 忠哲 愛知県名古屋市中区栄三丁目10番22号 日 立中部ソフトウェア株式会社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Tadatoshi Majima 10-22, Sakae 3-chome, Naka-ku, Nagoya-shi, Aichi Hiritsu Chubu Software Co., Ltd.
Claims (1)
オフに制御プログラムが介在するシステムにおいて、該
中央処理装置からのアクセスが一定時間無い場合、電源
オフ信号を出力するタイマと、該電源オフ信号を検出す
ると、電源装置からシステムへの電源供給を停止する電
源制御手段と、前記タイマを起動させるスイッチ手段と
を備えたことを特徴とする電源切断装置。1. A system comprising a central processing unit and a power supply device, wherein a control program intervenes to turn off the power when a central processing unit does not access for a certain period of time, a timer for outputting a power off signal, and the power supply. A power supply disconnecting device comprising: power supply control means for stopping the power supply from the power supply device to the system when an off signal is detected; and switch means for starting the timer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5247985A JPH07104893A (en) | 1993-10-04 | 1993-10-04 | Power source turning-off device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5247985A JPH07104893A (en) | 1993-10-04 | 1993-10-04 | Power source turning-off device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07104893A true JPH07104893A (en) | 1995-04-21 |
Family
ID=17171485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5247985A Pending JPH07104893A (en) | 1993-10-04 | 1993-10-04 | Power source turning-off device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07104893A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04291687A (en) * | 1991-03-20 | 1992-10-15 | Fujitsu Ltd | Record processor |
| KR100490392B1 (en) * | 1998-06-29 | 2005-08-04 | 삼성전자주식회사 | Computer system having the function of alarming power button override |
| JP2008225697A (en) * | 2007-03-09 | 2008-09-25 | Teac Corp | Power source control device |
| JP2021086505A (en) * | 2019-11-29 | 2021-06-03 | エイブリック株式会社 | Power supply management device |
-
1993
- 1993-10-04 JP JP5247985A patent/JPH07104893A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04291687A (en) * | 1991-03-20 | 1992-10-15 | Fujitsu Ltd | Record processor |
| KR100490392B1 (en) * | 1998-06-29 | 2005-08-04 | 삼성전자주식회사 | Computer system having the function of alarming power button override |
| JP2008225697A (en) * | 2007-03-09 | 2008-09-25 | Teac Corp | Power source control device |
| JP2021086505A (en) * | 2019-11-29 | 2021-06-03 | エイブリック株式会社 | Power supply management device |
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|---|---|---|---|
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