JPH0697379A - Electrostatic breakdown preventive circuit for lsi chip - Google Patents
Electrostatic breakdown preventive circuit for lsi chipInfo
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- JPH0697379A JPH0697379A JP4246637A JP24663792A JPH0697379A JP H0697379 A JPH0697379 A JP H0697379A JP 4246637 A JP4246637 A JP 4246637A JP 24663792 A JP24663792 A JP 24663792A JP H0697379 A JPH0697379 A JP H0697379A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、ＩＣ（集積回路）チ
ップやＬＳＩ（大規模集積回路）チップなどの静電破壊
を防止するＬＳＩチップ等の静電破壊防止回路に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electrostatic discharge damage prevention circuit for an LSI chip or the like for preventing electrostatic discharge damage of an IC (integrated circuit) chip or an LSI (large scale integrated circuit) chip.
【０００２】[0002]
【従来の技術】図４は従来のＬＳＩチップの入力ピン１
近傍の構成例を示す回路図である。この図において、２
は一端が入力ピン１に接続された所定値の入力抵抗、３
はＦＥＴ３ａ，３ｂからなるインバータであり、ＦＥＴ
３ａのゲートは、ＦＥＴ３ｂのゲートおよび入力抵抗２
の他端に接続されている。また、ＦＥＴ３ａのドレイン
は、ＦＥＴ３ｂのソースおよび図示せぬＬＳＩチップの
内部回路に接続されている。さらに、ＦＥＴ３ａのソー
スには、電源電圧ＶDD2が印加され、ＦＥＴ３ｂのドレ
インには、電源電圧ＶSS2が印加されている。2. Description of the Related Art FIG. 4 shows an input pin 1 of a conventional LSI chip.
It is a circuit diagram which shows the structural example of a vicinity. In this figure, 2
Is an input resistor with a predetermined value, one end of which is connected to input pin 1,
Is an inverter composed of FETs 3a and 3b, and FET
The gate of 3a is the gate of the FET 3b and the input resistance 2
Is connected to the other end of. The drain of the FET 3a is connected to the source of the FET 3b and the internal circuit of the LSI chip (not shown). Further, the source voltage V DD2 is applied to the source of the FET 3a, and the source voltage V SS2 is applied to the drain of the FET 3b.
【０００３】また、４はダイオード４ａ，４ｂからな
り、図示せぬＬＳＩチップの内部回路を静電破壊から保
護するための保護回路である。ダイオード４ａのアノー
ドは、ダイオード４ｂのカソード、入力ピン１および入
力抵抗２の一端に接続されている。また、ダイオード４
ａのカソードには、静電破壊防止用の電源電圧ＶDD1が
印加され、ダイオード４ｂのアノードには、同じく静電
破壊防止用の電源電圧ＶSS 1が印加されている。Reference numeral 4 is a protection circuit for protecting the internal circuit of an LSI chip (not shown) from electrostatic breakdown, which is composed of diodes 4a and 4b. The anode of the diode 4a is connected to the cathode of the diode 4b, the input pin 1 and one end of the input resistor 2. Also, the diode 4
A power supply voltage V DD1 for preventing electrostatic breakdown is applied to the cathode of a, and a power supply voltage V SS 1 for preventing electrostatic breakdown is also applied to the anode of the diode 4b.
【０００４】次に、図５は従来のＬＳＩチップの出力ピ
ン５近傍の構成例を示す回路図である。この図におい
て、６はＦＥＴ６ａ，６ｂからなる出力バッフアであ
り、ＦＥＴ６ａのゲートは、ＦＥＴ６ｂのゲートおよび
図示せぬＬＳＩチップの内部回路に接続されている。ま
た、ＦＥＴ６ａのドレインは、ＦＥＴ６ｂのソースおよ
び出力ピン５に接続されている。さらに、ＦＥＴ６ａの
ソースには、電源電圧ＶDD 4が印加され、ＦＥＴ６ｂの
ドレインには、電源電圧ＶSS4が印加されている。Next, FIG. 5 is a circuit diagram showing a configuration example in the vicinity of the output pin 5 of a conventional LSI chip. In this figure, 6 is an output buffer composed of FETs 6a and 6b, and the gate of the FET 6a is connected to the gate of the FET 6b and the internal circuit of an LSI chip (not shown). The drain of the FET 6a is connected to the source of the FET 6b and the output pin 5. Further, the power supply voltage V DD 4 is applied to the source of the FET 6a, and the power supply voltage V SS4 is applied to the drain of the FET 6b.
【０００５】また、７はダイオード７ａ，７ｂからな
り、図示せぬＬＳＩチップの内部回路を静電破壊から保
護するための保護回路である。ダイオード７ａのアノー
ドは、ダイオード７ｂのカソードおよび出力ピン５に接
続されている。また、ダイオード７ａのカソードには、
静電破壊防止用の電源電圧ＶDD3が印加され、ダイオー
ド７ｂのアノードには、同じく静電破壊防止用の電源電
圧ＶSS3が印加されている。以上説明した回路がＬＳＩ
チップの全ての入力ピン近傍および出力ピン近傍に設け
られている。Reference numeral 7 is a protection circuit composed of diodes 7a and 7b for protecting an internal circuit of an LSI chip (not shown) from electrostatic breakdown. The anode of the diode 7a is connected to the cathode of the diode 7b and the output pin 5. In addition, the cathode of the diode 7a,
The power supply voltage V DD3 for preventing electrostatic breakdown is applied, and the power supply voltage V SS3 for preventing electrostatic breakdown is also applied to the anode of the diode 7b. The circuit described above is an LSI
It is provided near all input pins and output pins of the chip.
【０００６】[0006]
【発明が解決しようとする課題】ところで、上述した従
来のＬＳＩチップにおいては、全ての入力ピン近傍およ
び出力ピン近傍において、電源電圧ＶDD1＝ＶDD3、およ
び、電源電圧ＶSS1＝ＶS S3とはなっていない。ここで、
図６にその一例を示す。この図において、図４および図
５の各部に対応する部分には同一の符号を付け、その説
明を省略する。図６において、８および９はそれぞれ静
電破壊防止用の電源電圧ＶDD1およびＶSS1が印加される
電源電圧印加ピンである。また、回路要素１’〜９’
は、回路要素１〜９と同様の構成であることを示してい
る。図６に示す例においては、電源電圧ＶDD1＝ＶDD3、
ＶSS1＝ＶSS3、Ｖ’DD1＝Ｖ’DD3およびＶ’SS1＝Ｖ’
SS3であるが、電源電圧ＶDD1≠Ｖ’DD1およびＶ’S S1≠
Ｖ’SS1である。By the way, in the conventional LSI chip described above, the power supply voltage V DD1 = V DD3 and the power supply voltage V SS1 = V S S3 near all the input pins and the output pins. It's not. here,
FIG. 6 shows an example thereof. In this figure, the parts corresponding to those in FIGS. 4 and 5 are designated by the same reference numerals, and the description thereof will be omitted. In FIG. 6, reference numerals 8 and 9 denote power supply voltage application pins to which power supply voltages V DD1 and V SS1 for preventing electrostatic breakdown are applied, respectively. In addition, circuit elements 1'-9 '
Indicates that it has the same configuration as the circuit elements 1 to 9. In the example shown in FIG. 6, the power supply voltage V DD1 = V DD3 ,
V SS1 = V SS3, V ' DD1 = V' DD3 and V 'SS1 = V'
Is a SS3, the power supply voltage V DD1 ≠ V 'DD1 and V' S S1 ≠
V'SS1 .
【０００７】したがって、入力ピン１および出力ピン５
は、電源電圧印加ピン８および９に対しては、それぞれ
保護回路４および７が介挿されているが、電源電圧印加
ピン８’および９’に対しては、いずれも保護回路が介
挿されていない形となっている。これにより、入力ピン
１あるいは、出力ピン５と、電源電圧印加ピン８’ある
いは、９’との間に、何らかの原因によって高電圧が印
加されると、入力ピン１あるいは、出力ピン５に接続さ
れているＬＳＩチップの内部回路が破壊されてしまうと
いう問題があった。この発明は、このような背景の下に
なされたもので、ＬＳＩチップの全てのピンに印加され
る高電圧による内部回路の静電破壊を防止することがで
きるＬＳＩチップ等の静電破壊防止回路を提供すること
を目的とする。Therefore, input pin 1 and output pin 5
Of the power supply voltage applying pins 8 and 9, the protection circuits 4 and 7 are respectively inserted, but the power supply voltage applying pins 8 ′ and 9 ′ are both provided with the protection circuits. It is not in a shape. As a result, when a high voltage is applied between the input pin 1 or output pin 5 and the power supply voltage applying pin 8'or 9'for some reason, it is connected to the input pin 1 or output pin 5. There is a problem that the internal circuit of the existing LSI chip is destroyed. The present invention has been made under such a background, and an electrostatic breakdown preventing circuit for an LSI chip or the like capable of preventing electrostatic breakdown of an internal circuit due to a high voltage applied to all pins of the LSI chip. The purpose is to provide.
【０００８】[0008]
【課題を解決するための手段】この発明によるＬＳＩチ
ップ等の静電破壊防止回路は、ＬＳＩチップ等の周囲に
形成され、それぞれ第１および第２の電源電圧が印加さ
れる第１および第２のガードリングと、前記ＬＳＩチッ
プ等の内部回路にそれぞれ接続された複数のピンと、前
記第１および第２のガードリングとの間に介挿された保
護回路とを具備することを特徴としている。An electrostatic breakdown preventing circuit for an LSI chip or the like according to the present invention is formed around an LSI chip or the like and is provided with first and second power supply voltages, respectively. The guard ring, the plurality of pins respectively connected to the internal circuits such as the LSI chip, and the protection circuit interposed between the first and second guard rings.
【０００９】[0009]
【作用】上記構成によれば、あるピンに何らかの原因に
より正の高電圧が印加されても、保護回路を介して、こ
の高電圧に起因する電流が第１または第２のガードリン
グに流れ込む。したがって、この高電圧により、ＬＳＩ
チップ等の内部回路が破壊されることはない。According to the above structure, even if a positive high voltage is applied to a certain pin for some reason, the current resulting from this high voltage flows into the first or second guard ring through the protection circuit. Therefore, due to this high voltage, the LSI
Internal circuits such as chips are not destroyed.
【００１０】[0010]
【実施例】以下、図面を参照して、この発明の一実施例
について説明する。図１はこの発明の一実施例によるＬ
ＳＩチップ等の静電破壊防止回路を適用したＬＳＩチッ
プ１０の構成を示す概略図である。この図において、１
１は入出力回路を含む内部回路であり、その周囲に静電
破壊対策用のガードリング１２および１３が形成されて
いる。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 shows L according to an embodiment of the present invention.
It is a schematic diagram showing a configuration of an LSI chip 10 to which an electrostatic breakdown prevention circuit such as an SI chip is applied. In this figure, 1
Reference numeral 1 denotes an internal circuit including an input / output circuit, around which guard rings 12 and 13 for preventing electrostatic breakdown are formed.
【００１１】また、１４および１５は、それぞれ静電破
壊対策のために、ガードリング１２および１３に電源電
圧ＶDD（たとえば、５Ｖ）およびＶSS（たとえば、０
Ｖ）を印加するための電源電圧印加ピン、１６，１７，
１８，・・・はそれぞれディジタル信号が入力あるい
は、出力されるディジタル入力ピンおよびディジタル出
力ピン、アナログ信号が入力あるいは、出力されるアナ
ログ入力ピンおよびアナログ出力ピン、外付け部品が接
続される外付け部品接続ピン、内部回路１１に電源電圧
を供給するための電源電圧印加ピン等のあらゆる種類の
ピンである。Reference numerals 14 and 15 respectively indicate power supply voltages V DD (for example, 5 V) and V SS (for example, 0) to guard rings 12 and 13 as countermeasures against electrostatic breakdown.
V) for applying the power supply voltage, 16, 17,
18, ... are digital input pins and digital output pins to which digital signals are input or output, analog input pins and analog output pins from which analog signals are input or output, and external components to which external parts are connected. They are all kinds of pins such as component connection pins and power supply voltage application pins for supplying power supply voltage to the internal circuit 11.
【００１２】さらに、２０はカソードが電源電圧印加ピ
ン１４に接続され、アノードがガードリング１３に接続
されたダイオード２０ａからなる保護回路、２１はアノ
ードが電源電圧印加ピン１５に接続され、カソードがガ
ードリング１２に接続されたダイオード２１ａからなる
保護回路、２２は保護回路であり、アノードがピンに接
続され、カソードがガードリング１２に接続されたダイ
オード２２ａと、カソードがピンに接続され、アノード
がガードリング１３に接続されたダイオード２２ｂから
構成されており、電源電圧印加ピン１４および１５以外
の全てのピン１６，１７，１８，・・・に設けられてい
る。そして、上述した構成要素１２，１３，２０，２１
および２２，２２，・・・は、各ピンに接続される内部
回路１１を静電破壊から保護するための静電破壊防止回
路を構成している。Further, 20 is a protection circuit comprising a diode 20a having a cathode connected to the power supply voltage application pin 14 and an anode connected to the guard ring 13, and 21 is an anode connected to the power supply voltage application pin 15 and a cathode is a guard. A protection circuit composed of a diode 21a connected to the ring 12, 22 is a protection circuit, in which the anode is connected to the pin, the cathode is connected to the guard ring 12, and the cathode is connected to the pin and the anode is connected to the guard. It is composed of a diode 22b connected to the ring 13 and provided on all pins 16, 17, 18, ... Except the power supply voltage applying pins 14 and 15. Then, the above-mentioned components 12, 13, 20, 21
And 22, 22, ... constitute an electrostatic breakdown prevention circuit for protecting the internal circuit 11 connected to each pin from electrostatic breakdown.
【００１３】次に、図２に図１のＬＳＩチップ１０の部
分１０ａのＡ−Ａ’構造断面図を示す。図２において、
２３はＮ型シリコン基板、２４はガードリング１２を構
成するＮ−ｗｅｌｌ層、２５はガードリング１３を構成
するＰ−ｗｅｌｌ層、２６はＮ+層、２７はＰ+層であ
る。Next, FIG. 2 shows a sectional view of the AA 'structure of the portion 10a of the LSI chip 10 of FIG. In FIG.
23 is an N-type silicon substrate, 24 is an N-well layer forming the guard ring 12, 25 is a P-well layer forming the guard ring 13, 26 is an N + layer, and 27 is a P + layer.
【００１４】以上説明した構造をとることにより、電源
電圧印加ピン１４および１５以外の全てのピン１６，１
７，１８，・・・に対して設けられた保護回路２２に、
共通の電源電圧ＶDDおよびＶSSが印加されるため、図２
に示すように、Ｐ−ｗｅｌｌ層２５とＮ−ｗｅｌｌ層２
４との間にダイオード２８が形成される。また、Ｐ−ｗ
ｅｌｌ層２５とＮ−ｗｅｌｌ層２４とを長く配線してい
るため、ダイオード２８の接合容量は、大容量となる。By adopting the structure described above, all the pins 16 and 1 other than the power supply voltage applying pins 14 and 15 are provided.
In the protection circuit 22 provided for 7, 18, ...
Since the common power supply voltages V DD and V SS are applied,
As shown in, the P-well layer 25 and the N-well layer 2
A diode 28 is formed between the diode 28 and the diode 4. Also, P-w
Since the well layer 25 and the N-well layer 24 are wired for a long time, the junction capacitance of the diode 28 becomes large.
【００１５】したがって、たとえば、図１に示すピン１
７に何らかの原因により正の高電圧が印加されると、ダ
イオード２２ａが導通し、正の高電圧は、ダイオード２
２ａを介してガイドライン１２に流れ込むが、ガイドラ
イン１２の配線による大容量により電荷が分散され、熱
となって減衰する。すなわち、任意のピンと電源電圧印
加ピン１４および１５との間の静電破壊に対する耐圧を
ある一定以上の値にすることができる。Therefore, for example, the pin 1 shown in FIG.
When a positive high voltage is applied to 7 for some reason, the diode 22a becomes conductive, and the positive high voltage is applied to the diode 2a.
Although it flows into the guideline 12 via 2a, the charge is dispersed due to the large capacity of the wiring of the guideline 12 and becomes heat to be attenuated. That is, the withstand voltage against electrostatic breakdown between an arbitrary pin and the power supply voltage application pins 14 and 15 can be set to a certain value or more.
【００１６】以上説明したように、上述した一実施例に
よれば、電源電圧印加ピン１４および１５並びに各ピン
１６，１７，１８，・・・には、ガイドライン１２およ
び１３に対して、それぞれ保護回路２０〜２２が設けら
れているので、どのピンに正負いずれの高電圧が印加さ
れ、どのような経路でこれらの高電圧に起因する電流が
流れても、ＬＳＩチップ１０の内部回路１１が破壊され
ることはない。As described above, according to the above-described embodiment, the power supply voltage applying pins 14 and 15 and the pins 16, 17, 18, ... Are protected against the guidelines 12 and 13, respectively. Since the circuits 20 to 22 are provided, the internal circuit 11 of the LSI chip 10 is destroyed even if a high voltage of positive or negative is applied to which pin and a current caused by these high voltages flows through any route. It will not be done.
【００１７】[0017]
【発明の効果】以上説明したように、この発明によれ
ば、ＬＳＩチップの全てのピンに印加される高電圧によ
って内部回路が静電破壊されるのを防止することができ
るという効果がある。As described above, according to the present invention, it is possible to prevent the internal circuit from being electrostatically destroyed by the high voltage applied to all the pins of the LSI chip.
【図１】 この発明の一実施例によるＬＳＩチップ等の
静電破壊防止回路を適用したＬＳＩチップ１０の構成を
示す概略図である。FIG. 1 is a schematic diagram showing a configuration of an LSI chip 10 to which an electrostatic breakdown preventing circuit for an LSI chip or the like according to an embodiment of the present invention is applied.
【図２】 図１に示すＬＳＩチップ１０の部分１０ａの
Ａ−Ａ’構造断面図である。2 is a sectional view taken along the line AA ′ of a portion 10a of the LSI chip 10 shown in FIG.
【図３】 従来のＬＳＩチップの入力ピン１近傍の構成
例を示す回路図である。FIG. 3 is a circuit diagram showing a configuration example near an input pin 1 of a conventional LSI chip.
【図４】 従来のＬＳＩチップの出力ピン５近傍の構成
例を示す回路図である。FIG. 4 is a circuit diagram showing a configuration example near an output pin 5 of a conventional LSI chip.
【図５】 従来の技術の不都合点を説明するための図で
ある。FIG. 5 is a diagram for explaining disadvantages of the conventional technique.
１０……ＬＳＩチップ、１０ａ……部分、１１……内部
回路、１２，１３……ガードリング、１４，１５……電
源電圧印加ピン、１６〜１９……ピン、２０〜２２……
保護回路、２０ａ，２１ａ，２２ａ，２２ｂ，２８……
ダイオード、２３……Ｎ型基板、２４……Ｎ−ｗｅｌｌ
層、２５……Ｐ−ｗｅｌｌ層、２６……Ｎ+層、２７…
…Ｐ+層。10 ... LSI chip, 10a ... Part, 11 ... Internal circuit, 12, 13 ... Guard ring, 14, 15 ... Power supply voltage applying pin, 16-19 ... Pin, 20-22 ...
Protection circuit, 20a, 21a, 22a, 22b, 28 ...
Diode, 23 ... N-type substrate, 24 ... N-well
Layer, 25 ... P-well layer, 26 ... N + layer, 27 ...
... P + layer.
Claims (1)
ぞれ第１および第２の電源電圧が印加される第１および
第２のガードリングと、 前記ＬＳＩチップ等の内部回路にそれぞれ接続された複
数のピンと、前記第１および第２のガードリングとの間
に介挿された保護回路とを具備することを特徴とするＬ
ＳＩチップ等の静電破壊防止回路。1. A first and a second guard ring, which are formed around an LSI chip or the like and to which first and second power supply voltages are applied, respectively, and a plurality of units which are respectively connected to internal circuits of the LSI chip or the like. L, and a protection circuit interposed between the first and second guard rings.
Electrostatic breakdown prevention circuit for SI chips, etc.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4246637A JPH0697379A (en) | 1992-09-16 | 1992-09-16 | Electrostatic breakdown preventive circuit for lsi chip |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4246637A JPH0697379A (en) | 1992-09-16 | 1992-09-16 | Electrostatic breakdown preventive circuit for lsi chip |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0697379A true JPH0697379A (en) | 1994-04-08 |
Family
ID=17151374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4246637A Withdrawn JPH0697379A (en) | 1992-09-16 | 1992-09-16 | Electrostatic breakdown preventive circuit for lsi chip |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697379A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0750343A1 (en) * | 1995-06-23 | 1996-12-27 | Siemens Aktiengesellschaft | Fuse with ESD protection |
| DE19539340B4 (en) * | 1995-10-19 | 2006-03-30 | Winbond Electronics Corp. | Electronic input or output buffer circuit with MOS transistor with several loop-shaped cells |
-
1992
- 1992-09-16 JP JP4246637A patent/JPH0697379A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0750343A1 (en) * | 1995-06-23 | 1996-12-27 | Siemens Aktiengesellschaft | Fuse with ESD protection |
| DE19539340B4 (en) * | 1995-10-19 | 2006-03-30 | Winbond Electronics Corp. | Electronic input or output buffer circuit with MOS transistor with several loop-shaped cells |
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