JPH0677792A - Multiplexer circuit and demultiplexer circuit - Google Patents
Multiplexer circuit and demultiplexer circuitInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体集積回路に用いら
れるマルチプレクサ回路及びデマルチプレクサ回路に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multiplexer circuit and a demultiplexer circuit used in a semiconductor integrated circuit.
【０００２】[0002]
【従来の技術】従来における並列信号を直列信号に変換
するマルチプレクサ回路としては、図６に示すようなシ
フトレジスタが用いられたものが知られている。同図に
おいて、従来のマルチプレクサ回路６０は９個のマルチ
プレクサ７０〜７８と１０個のフリップフロップ８０〜
８９とを備えており、マルチプレクサ７０〜７８は、２
つの入力端子Ａ、Ｂと１つの出力端子Ｚと制御信号端子
Ｓとを有している。マルチプレクサ７０〜７８は、制御
信号端子Ｓに入力される制御信号ｃにより制御され、制
御信号ｃが“１”のときには入力端子Ａに入力されてい
る信号ｄ０、ｄ１、…、ｄ６、ｄ７またはｄ８を出力端
子Ｚからそれぞれ出力する一方、制御信号ｃが“０”の
ときには入力端子Ｂに入力されているフリップフロップ
８１、…、８６、８７、８８または８９の出力信号を出
力端子Ｚからそれぞれ出力する。2. Description of the Related Art As a conventional multiplexer circuit for converting a parallel signal into a serial signal, one using a shift register as shown in FIG. 6 is known. In the figure, a conventional multiplexer circuit 60 includes nine multiplexers 70-78 and ten flip-flops 80-
89 and the multiplexers 70 to 78 are 2
It has one input terminal A, B, one output terminal Z, and a control signal terminal S. The multiplexers 70 to 78 are controlled by the control signal c input to the control signal terminal S, and when the control signal c is "1", the signal d0, d1, ..., d6, d7 or d8 input to the input terminal A is controlled. While the control signal c is "0", the output signals of the flip-flops 81, ..., 86, 87, 88 or 89 input to the input terminal B are output from the output terminal Z, respectively. To do.
【０００３】上記従来のマルチプレクサ回路６０におい
て、制御信号ｃを“１”にすると、１０個の信号ｄ０〜
ｄ９がフリップフロップ８０〜８９にそれぞれ取り込ま
れる。次に、制御信号を“０”にすると、基本クロック
ｃｌｋの１サイクルごとに信号ｄ０〜ｄ９がシフトされ
マルチプレクサ回路６０の出力信号としてフリップフロ
ップ８０の出力端子Ｑから信号ｄ０〜ｄ９が順次出力さ
れる。In the conventional multiplexer circuit 60, when the control signal c is set to "1", ten signals d0 to d0 are output.
d9 is taken into the flip-flops 80 to 89, respectively. Next, when the control signal is set to "0", the signals d0 to d9 are shifted every cycle of the basic clock clk, and the signals d0 to d9 are sequentially output from the output terminal Q of the flip-flop 80 as the output signal of the multiplexer circuit 60. It
【０００４】このように、上記マルチプレクサ回路６０
は、１０個の信号ｄ０〜ｄ９が並列に並んでなる並列信
号ＩＤを入力して、１０個の信号ｄ０〜ｄ９が直列に並
んでなる直列信号ＯＤを出力する。As described above, the multiplexer circuit 60 is provided.
Inputs a parallel signal ID in which 10 signals d0 to d9 are arranged in parallel, and outputs a serial signal OD in which 10 signals d0 to d9 are arranged in series.
【０００５】また、従来における直列信号を並列信号に
変換するデマルチプレクサ回路としては、上記従来のマ
ルチプレクサ回路のマルチプレクサが１つの入力端子と
２つの出力端子を有するデマルチプレクサに置き換えら
れ、上記マルチプレクサ回路と略同様の構造をしている
ものが知られており、基本クロックの１サイクルごとに
直列信号を構成する信号がシフトされることにより順次
入力され、デマルチプレクサの出力端子が一斉に切り換
えられることにより上記信号が同時に出力されるものが
知られている。Further, as a conventional demultiplexer circuit for converting a serial signal into a parallel signal, the multiplexer of the conventional multiplexer circuit is replaced with a demultiplexer having one input terminal and two output terminals, and It is known that they have substantially the same structure, and the signals that form the serial signal are sequentially input by shifting each cycle of the basic clock, and the output terminals of the demultiplexer are switched all at once. It is known that the above signals are simultaneously output.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、上記従
来のマルチプレクサ回路及びデマルチプレクサ回路にお
いては、すべてのフリップフロップがシステム中で最も
高速の基本クロックでドライブされるためドライブ回路
の消費電力が大きいという欠点があり、また、高速の基
本クロックにより信号がシフトされるため信号の波形が
劣化してしまうという欠点がある。さらに、すべてのマ
ルチプレクサ（またはすべてのデマルチプレクサ）にお
いて、入力端子（または出力端子）の切り替えを高速で
行なう必要があるため、制御信号端子に与えられる制御
信号はその立ち上がり及び立ち下がりを急峻にしなけれ
ばならないという欠点がある。However, in the conventional multiplexer circuit and demultiplexer circuit, all the flip-flops are driven by the fastest basic clock in the system, so that the power consumption of the drive circuit is large. However, there is a drawback that the signal waveform is deteriorated because the signal is shifted by the high-speed basic clock. Further, in all multiplexers (or all demultiplexers), the input terminals (or output terminals) need to be switched at high speed, so the control signal applied to the control signal terminals must have a sharp rise and fall. It has the drawback that it must be done.
【０００７】本発明はかかる問題に鑑みてなされたもの
であり、低消費電力で且つ信号の波形の劣化を抑制する
ことができ、さらに制御信号に急峻性を要求するマルチ
プレクサまたはデマルチプレクサの数を低減することが
できる高速動作に適したマルチプレクサ回路及びデマル
チプレクサ回路を提供することを目的とする。The present invention has been made in view of the above problems, and it is possible to reduce the number of multiplexers or demultiplexers that require low power consumption, suppress the deterioration of the signal waveform, and require steepness in the control signal. An object of the present invention is to provide a multiplexer circuit and a demultiplexer circuit that can be reduced and are suitable for high-speed operation.
【０００８】[0008]
【課題を解決するための手段】上記の目的を達成するた
め、請求項１の発明は、Ｎ個の信号からなる並列信号を
該Ｎ個の信号からなる直列信号に変換する場合に、２つ
の入力端子と１つの出力端子を有する（Ｎ−１）個のマ
ルチプレクサ同士を二分木状に且つ該二分木の高さが最
低となるように接続するものである。In order to achieve the above-mentioned object, the invention of claim 1 uses two signals when a parallel signal composed of N signals is converted into a serial signal composed of N signals. (N-1) multiplexers each having an input terminal and one output terminal are connected in a binary tree shape so that the height of the binary tree becomes the minimum.
【０００９】具体的に請求項１の発明が講じた解決手段
は、Ｎ個の信号が並列に並んでなる並列信号を入力する
と該並列信号を構成するＮ個の信号が直列に並んでなる
直列信号を出力するマルチプレクサ回路を対象とし、上
記並列信号を構成するＮ個の信号のうちの１個の信号ま
たは直列に並んだ少なくとも２個の信号からなる入力信
号を入力するための２つの入力端子と、該２つの入力端
子からそれぞれ入力された２つの入力信号を構成するす
べての信号が直列に並んだ出力信号を出力するための出
力端子とを有する（Ｎ−１）個のマルチプレクサを備え
ており、該（Ｎ−１）個のマルチプレクサは、該（Ｎ−
１）個のマルチプレクサのうちの一のマルチプレクサの
出力端子と他のマルチプレクサの２つの入力端子のうち
の１つの入力端子とを接続する（Ｎ−２）本の接続線に
より、高さが（ｌｏｇ2 Ｎ）−１≦ｈ＜ｌｏｇ2 Ｎを満
たす整数ｈである二分木状に接続されている構成とする
ものである。Specifically, the solution means taken by the invention of claim 1 is such that, when a parallel signal in which N signals are arranged in parallel is inputted, N signals constituting the parallel signal are arranged in series. Targeting a multiplexer circuit that outputs a signal, two input terminals for inputting one of N signals forming the parallel signal or an input signal composed of at least two signals arranged in series And (N-1) multiplexers each having an output terminal for outputting an output signal in which all the signals forming the two input signals respectively input from the two input terminals are arranged in series. And the (N-1) multiplexers are
1) The height of (log) is determined by (N−2) connection lines that connect the output terminal of one of the multiplexers and one input terminal of the two input terminals of the other multiplexer. 2 N) −1 ≦ h <log 2 N, which is an integer h satisfying a binary tree shape.
【００１０】請求項２の発明は、請求項１の発明におい
て、１０個の信号からなる並列信号を該１０個の信号か
らなる直列信号に変換する場合であり、９個のマルチプ
レクサ同士を高さが３である二分木状に接続するもので
ある。According to a second aspect of the present invention, in the first aspect of the present invention, a parallel signal composed of 10 signals is converted into a serial signal composed of the 10 signals, and the 9 multiplexers are arranged at the same height. Is 3 to connect in a binary tree shape.
【００１１】具体的請求項２の発明が講じた解決手段
は、１０個の信号が並列に並んでなる並列信号を入力す
ると該並列信号を構成する１０個の信号が直列に並んで
なる直列信号を出力するマルチプレクサ回路を対象と
し、上記並列信号を構成する１０個の信号のうちの１個
の信号または直列に並んだ少なくとも２個の信号からな
る入力信号を入力するための２つの入力端子と、該２つ
の入力端子からそれぞれ入力された２つの入力信号を構
成するすべての信号が直列に並んだ出力信号を出力する
ための出力端子とを有する９個のマルチプレクサを備え
ており、該９個のマルチプレクサは、該９個のマルチプ
レクサのうちの一のマルチプレクサの出力端子と他のマ
ルチプレクサの２つの入力端子のうちの１つの入力端子
とを接続する８本の接続線により、高さが３である二分
木状に接続されている構成とするものである。According to a second aspect of the present invention, when a parallel signal in which ten signals are arranged in parallel is input, a serial signal in which ten signals forming the parallel signal are arranged in series is provided. Targeting a multiplexer circuit that outputs a signal, and two input terminals for inputting one input signal out of ten signals forming the parallel signal or at least two input signals arranged in series. And 9 multiplexers each having an output terminal for outputting an output signal in which all the signals forming the two input signals respectively input from the two input terminals are arranged in series, Of the eight multiplexers connect the output terminal of one of the nine multiplexers and one input terminal of the two input terminals of the other multiplexer. By line, it is an arrangement that is connected to the binary tree-like height is 3.
【００１２】請求項３の発明は、請求項２の発明の構成
に、上記９個のマルチプレクサのそれぞれを、当該マル
チプレクサが、上記並列信号を構成する１０個の信号の
うちの１個の信号または直列に並んだ少なくとも２個の
信号からなる入力信号を２つの入力端子からそれぞれ入
力すると、該２つの入力端子からそれぞれ入力された２
つの入力信号を構成するすべての信号を直列に並べ変え
るように且つ該すべての信号が直列に並び変えられてな
る出力信号を出力端子から出力するように制御する制御
手段を備えている構成を付加するものである。According to a third aspect of the present invention, in addition to the configuration of the second aspect, each of the nine multiplexers is provided with one of the ten signals constituting the parallel signal. When an input signal composed of at least two signals arranged in series is input from each of the two input terminals, the two input signals are input from each of the two input terminals.
Addition of a configuration including control means for controlling all signals constituting one input signal to be rearranged in series and outputting an output signal obtained by rearranging all the signals in series from an output terminal To do.
【００１３】また、上記目的を達成するため、請求項４
の発明は、Ｎ個の信号からなる直列信号を該Ｎ個の信号
からなる並列信号に変換する場合に、１つの入力端子と
２つの出力端子を有する（Ｎ−１）個のデマルチプレク
サ同士を二分木状に且つ該二分木の高さが最低となるよ
うに接続するものである。Further, in order to achieve the above-mentioned object, claim 4
In the invention, when converting a serial signal composed of N signals into a parallel signal composed of the N signals, the (N-1) demultiplexers having one input terminal and two output terminals are connected to each other. They are connected in a binary tree shape so that the height of the binary tree is the lowest.
【００１４】具体的に請求項４の発明が講じた解決手段
は、Ｎ個の信号が直列に並んでなる直列信号を入力する
と該直列信号を構成するＮ個の信号が並列に並んでなる
並列信号を出力するデマルチプレクサ回路を対象とし、
上記直列信号を構成するＮ個の信号のうちの少なくとも
２個の信号が直列に並んだ入力信号を入力するための入
力端子と、該入力端子から入力された入力信号を構成す
るすべての信号が２つに区分されたうちの一方の１個の
信号または直列に並んだ少なくとも２個の信号からなる
出力信号を出力するための第１の出力端子と、他方の１
個の信号または直列に並んだ少なくとも２個の信号から
なる出力信号を出力するための第２の出力端子とを有す
る（Ｎ−１）個のデマルチプレクサを備えており、該
（Ｎ−１）個のデマルチプレクサは、該（Ｎ−１）個の
デマルチプレクサのうちの一のデマルチプレクサの入力
端子と他のデマルチプレクサの第１または第２の出力端
子とを接続する（Ｎ−２）本の接続線により、高さが
（ｌｏｇ2 Ｎ）−１≦ｈ＜ｌｏｇ2 Ｎを満たす整数ｈで
ある二分木状に接続されている構成とするものである。Specifically, in the solution means taken by the invention of claim 4, when a serial signal in which N signals are arranged in series is input, N signals forming the serial signal are arranged in parallel. For demultiplexer circuits that output signals,
An input terminal for inputting an input signal in which at least two signals of the N signals forming the serial signal are arranged in series, and all signals forming the input signal input from the input terminal are A first output terminal for outputting one of the two divided signals or an output signal composed of at least two signals arranged in series;
(N-1) demultiplexers having a second output terminal for outputting one signal or an output signal composed of at least two signals arranged in series, the (N-1) The number of the demultiplexers connects the input terminal of one of the (N-1) demultiplexers to the first or second output terminal of the other demultiplexer (N-2). The connection lines are connected in a binary tree shape whose height is an integer h satisfying (log 2 N) −1 ≦ h <log 2 N.
【００１５】[0015]
【作用】請求項１または請求項２の構成により、高速で
動作させなければならないフリップフロップを使用する
ことなく並列信号を直列信号に変換することができるた
め、電力の消費を大幅に低減することができる。また、
信号はシフトされることなく出力されるため、信号の波
形の劣化を抑制することができる。さらに、例えば、８
個の信号からなる並列信号が該８個の信号からなる直列
信号に変換される場合において上記８個の信号のそれぞ
れの時間的長さが各マルチプレクサにより１／２に短縮
されていくとすると、最終段である第３段の１個のマル
チプレクサから出力される上記８個の信号のそれぞれの
時間的長さに対して、第２段の２個のマルチプレクサか
ら出力される上記８個の信号のそれぞれの時間的長さは
２倍であり、第１段の４個のマルチプレクサから出力さ
れる上記８個の信号のそれぞれの時間的長さは４倍であ
る。従って、制御信号に急峻性を要求するマルチプレク
サは最終段の１個のみであり、他の６個のマルチプレク
サの制御信号は急峻性が要求されない。According to the present invention, the parallel signal can be converted into the serial signal without using a flip-flop which must be operated at a high speed, so that the power consumption can be greatly reduced. You can Also,
Since the signal is output without being shifted, deterioration of the signal waveform can be suppressed. Further, for example, 8
When a parallel signal composed of 8 signals is converted into a serial signal composed of 8 signals, the time length of each of the 8 signals is shortened to 1/2 by each multiplexer. For each of the time lengths of the eight signals output from the third multiplexer, which is the final stage, of the eight signals output from the two multiplexers of the second stage, The time length of each of them is doubled, and the time length of each of the eight signals output from the four multiplexers of the first stage is quadrupled. Therefore, only one multiplexer in the final stage requires the steepness for the control signal, and the steepness is not required for the control signals of the other six multiplexers.
【００１６】請求項３の構成により、制御手段は、９個
のマルチプレクサのそれぞれを制御するのに、例えば、
４（＝二分木の高さ３＋１）種類の制御信号を出力する
極めて簡単な回路により実現することができる。According to the structure of claim 3, the control means controls each of the nine multiplexers, for example,
It can be realized by an extremely simple circuit that outputs 4 (= binary tree height 3 + 1) types of control signals.
【００１７】また、請求項４の構成により、上記と同様
に、高速で動作させなければならないフリップフロップ
を使用することなく直列信号を並列信号に変換すること
ができるため、電力の消費を大幅に低減することができ
る。また、信号はシフトされることなく入力されるた
め、信号の波形の劣化を抑制することができる。さら
に、制御信号に急峻性を要求するデマルチプレクサは第
１段の１個のみとすることができる。Further, according to the fourth aspect of the present invention, as in the above case, since the serial signal can be converted into the parallel signal without using the flip-flop which must be operated at high speed, the power consumption can be drastically reduced. It can be reduced. Moreover, since the signal is input without being shifted, deterioration of the signal waveform can be suppressed. Further, the demultiplexer requiring steepness in the control signal can be only one in the first stage.
【００１８】[0018]
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings.
【００１９】図１は本発明の一実施例に係るマルチプレ
クサ回路１を示している。同図において、上記実施例に
係るマルチプレクサ回路１は９個のマルチプレクサ１１
〜１９と制御手段としての制御回路２０とを備えてお
り、マルチプレクサ１１〜１９は、２つの入力端子Ａ、
Ｂと１つの出力端子Ｚと制御信号端子Ｓとを有してい
る。そして、９個のマルチプレクサ１１〜１９は、入力
端子ＡまたはＢと出力端子Ｚとを接続する８本の接続線
４１〜４８により、高さが３である二分木状に接続され
ている。FIG. 1 shows a multiplexer circuit 1 according to an embodiment of the present invention. In the figure, the multiplexer circuit 1 according to the above embodiment includes nine multiplexers 11.
To 19 and a control circuit 20 as control means, the multiplexers 11 to 19 have two input terminals A,
B, one output terminal Z, and a control signal terminal S. The nine multiplexers 11 to 19 are connected in a binary tree shape having a height of 3 by eight connecting lines 41 to 48 connecting the input terminal A or B and the output terminal Z.
【００２０】信号をマルチプレクスするにはいくつかの
方法があるが、マルチプレクサ回路１は１０本の信号ｄ
０〜ｄ９を２本ずつ順次束ねていく。ここで、「束ね
る」という言葉は、２本の信号を、該２本の信号の時間
的長さを約１／２にそれぞれ短縮して１本の直列信号に
することを意味している。There are several ways to multiplex a signal, but the multiplexer circuit 1 uses 10 signals d.
Two bundles of 0 to d9 are sequentially bundled. Here, the term "bundling" means that the two signals are shortened in time length to about 1/2 and become one serial signal.
【００２１】まず、１０本の信号ｄ０〜ｄ９を５本に束
ねるために５個のマルチプレクサ１１〜１５が第１段目
に配置されている。５本に束ねられたマルチプレクサ１
１〜１５の出力信号ｚ１〜ｚ５のうち４本の出力信号ｚ
１〜ｚ４は、第２段のマルチプレクサ１６、１７によ
り、さらに２本の出力信号ｚ６、ｚ７に束ねられる。次
に、第２段で束ねられなかったマルチプレクサ１５の出
力信号ｚ５とマルチプレクサ１７の出力信号ｚ７とを第
３段のマルチプレクサ１８が束ねる。そして最後に、マ
ルチプレクサ１６、１８の２本の出力信号ｚ６、ｚ８を
第４段のマルチプレクサ１９が１本に束ねて、マルチプ
レクサ１９から出力信号ｚ９が出力される。First, five multiplexers 11 to 15 are arranged in the first stage in order to bundle the ten signals d0 to d9 into five. Multiplexer 1 bundled in 5
4 output signals z among the output signals z1 to z5 of 1 to 15
1 to z4 are further bundled into two output signals z6 and z7 by the second stage multiplexers 16 and 17. Next, the output signal z5 of the multiplexer 15 and the output signal z7 of the multiplexer 17 which are not bundled in the second stage are bundled by the multiplexer 18 in the third stage. Finally, the two output signals z6 and z8 of the multiplexers 16 and 18 are bundled into one by the multiplexer 19 of the fourth stage, and the output signal z9 is output from the multiplexer 19.
【００２２】このように、１０本の信号ｄ０〜ｄ９が、
５本、３本、２本、１本と時分割的に順次束ねられてい
くので、信号ｄ０〜ｄ９の速度は各段を通過するごとに
約２倍ずつ速くなっていく、言い換えると、信号の時間
的長さは約１／２ずつ短縮されていく。Thus, the ten signals d0 to d9 are
Since they are sequentially bundled in a time-divisional manner with five, three, two, and one, the speed of the signals d0 to d9 increases about twice each time each stage is passed, in other words, the signal. The time length of is reduced by about 1/2.
【００２３】従って、マルチプレクサ回路１は、並列信
号ＩＤとしての１０本の信号ｄ０〜ｄ９を入力して、信
号ｄ０〜ｄ９がその時間的長さを１／１０に短縮され直
列に並べ変えられてなる直列信号ＯＤ（＝ｚ９）を出力
する。Therefore, the multiplexer circuit 1 inputs ten signals d0 to d9 as parallel signal IDs, and the signals d0 to d9 are rearranged in series by shortening the time length thereof to 1/10. Output the serial signal OD (= z9).
【００２４】マルチプレクサ回路１が上記のように動作
するように、マルチプレクサ１１〜１９の制御信号端子
Ｓには、制御回路２０から制御信号ｃ１〜ｃ４がそれぞ
れ入力される。マルチプレクサ１１〜１９は、制御信号
端子Ｓに入力される制御信号が“１”のときには、入力
端子Ａに入力されている入力信号を出力信号として出力
端子Ｚから出力する一方、制御信号が“０”のときに
は、入力端子Ｂに入力されている入力信号を出力信号と
して出力端子Ｚから出力する。Control signals c1 to c4 are input from the control circuit 20 to the control signal terminals S of the multiplexers 11 to 19 so that the multiplexer circuit 1 operates as described above. When the control signal input to the control signal terminal S is “1”, the multiplexers 11 to 19 output the input signal input to the input terminal A from the output terminal Z as an output signal, while the control signal is “0”. In the case of ", the input signal input to the input terminal B is output from the output terminal Z as an output signal.
【００２５】以下、制御手段２０の制御信号ｃ１〜ｃ４
によるマルチプレクサ１１〜１９の制御を図１、図２及
び図３に基づいて説明する。Hereinafter, the control signals c1 to c4 of the control means 20 will be described.
The control of the multiplexers 11 to 19 will be described with reference to FIGS. 1, 2 and 3.
【００２６】図２は制御手段２０の制御信号ｃ１〜ｃ４
を示すタイムチャート図であり、図３はマルチプレクサ
１１〜１９の出力信号ｚ１〜ｚ９を示すタイムチャート
図である。FIG. 2 shows control signals c1 to c4 of the control means 20.
3 is a time chart diagram showing the output signals z1 to z9 of the multiplexers 11 to 19. FIG.
【００２７】第１段のマルチプレクサ１１〜１５は、基
本クロックｃｌｋの１／１０の速度である制御信号ｃ１
により制御される。マルチプレクサ１１〜１５の出力信
号ｚ１、ｚ２、ｚ３、ｚ４、ｚ５としては、基本クロッ
クｃｌｋの前半５サイクルの間には制御信号ｃ１が
“１”であるため、信号ｄ０、ｄ２、ｄ１、ｄ３、ｄ４
がそれぞれ選択される一方、基本クロックｃｌｋの後半
５サイクルの間には制御信号ｃ１が“０”であるため、
信号ｄ６、ｄ８、ｄ５、ｄ７、ｄ９がそれぞれ選択され
る。従って、マルチプレクサ１１は、１０サイクルの信
号ｄ０及びｄ６を入力して、信号ｄ０及びｄ６がその時
間的長さを５サイクルに短縮され直列に並べられてなる
出力信号ｚ１＝［ｄ０，ｄ６］を出力することになる。
同様に、マルチプレクサ１２、１３、１４、１５は、制
御信号ｃ１により制御され、出力信号ｚ２＝［ｄ２，ｄ
８］、ｚ３＝［ｄ１，ｄ５］、ｚ４＝［ｄ３，ｄ７］、
ｚ５＝［ｄ４，ｄ９］をそれぞれ出力する。The multiplexers 11 to 15 of the first stage are provided with a control signal c1 which is 1/10 the speed of the basic clock clk.
Controlled by. As the output signals z1, z2, z3, z4, and z5 of the multiplexers 11 to 15, since the control signal c1 is "1" during the first five cycles of the basic clock clk, the signals d0, d2, d1, d3, d4
While the control signal c1 is "0" during the latter half 5 cycles of the basic clock clk,
The signals d6, d8, d5, d7 and d9 are selected respectively. Therefore, the multiplexer 11 inputs the signals d0 and d6 of 10 cycles and outputs the output signal z1 = [d0, d6] in which the time length of the signals d0 and d6 is shortened to 5 cycles and arranged in series. Will be output.
Similarly, the multiplexers 12, 13, 14, 15 are controlled by the control signal c1, and the output signal z2 = [d2, d
8], z3 = [d1, d5], z4 = [d3, d7],
z5 = [d4, d9] is output.
【００２８】第２段のマルチプレクサ１６及び１７は制
御信号ｃ２により制御される。マルチプレクサ１６の出
力信号ｚ６としては、基本クロックｃｌｋの最初の２サ
イクルの間においては制御信号ｃ２が“１”であるため
マルチプレクサ１１の出力信号ｚ１における信号ｄ０が
選択され、基本クロックｃｌｋの次の３サイクルの間に
おいては制御信号ｃ２が“０”であるためマルチプレク
サ１２の出力信号ｚ２における信号ｄ２が選択され、次
の２サイクルにおいては制御信号ｃ２が“１”であるた
めマルチプレクサ１１の出力信号ｚ１における信号ｄ６
が選択され、最後の３サイクルにおいては制御信号ｃ２
が“０”であるためマルチプレクサ１２の出力信号ｚ２
における信号ｄ８が選択される。従って、基本クロック
ｃｌｋの１０サイクルの間において、マルチプレクサ１
６は、マルチプレクサ１１の出力信号ｚ１＝［ｄ０，ｄ
６］とマルチプレクサ１２の出力信号ｚ２＝［ｄ２，ｄ
８］とを入力して、２サイクルの信号ｄ０と３サイクル
の信号ｄ２と２サイクルの信号ｄ６と３サイクルの信号
ｄ８とが直列に並べられてなる出力信号ｚ６＝［ｄ０，
ｄ２，ｄ６，ｄ８］を出力することになる。同様に、マ
ルチプレクサ１７は、マルチプレクサ１３の出力信号ｚ
３＝［ｄ１，ｄ５］とマルチプレクサ１４の出力信号ｚ
４＝［ｄ３，ｄ７］とを入力して、２サイクルの信号ｄ
１と３サイクルの信号ｄ３と２サイクルの信号ｄ５と３
サイクルの信号ｄ７とが直列に並べられてなる出力信号
ｚ７＝［ｄ１，ｄ３，ｄ５，ｄ７］を出力する。The second stage multiplexers 16 and 17 are controlled by the control signal c2. As the output signal z6 of the multiplexer 16, since the control signal c2 is "1" during the first two cycles of the basic clock clk, the signal d0 in the output signal z1 of the multiplexer 11 is selected, and the signal d0 next to the basic clock clk is selected. Since the control signal c2 is "0" during the three cycles, the signal d2 in the output signal z2 of the multiplexer 12 is selected, and the control signal c2 is "1" in the next two cycles, so that the output signal of the multiplexer 11 is selected. signal d6 at z1
Is selected, and the control signal c2 is selected in the last three cycles.
Is "0", the output signal z2 of the multiplexer 12
The signal d8 at is selected. Therefore, during 10 cycles of the basic clock clk, the multiplexer 1
6 is an output signal of the multiplexer 11 z1 = [d0, d
6] and the output signal z2 of the multiplexer 12 = [d2, d
8] is input and an output signal z6 = [d0, which is a signal in which a 2-cycle signal d0, a 3-cycle signal d2, a 2-cycle signal d6, and a 3-cycle signal d8 are arranged in series.
d2, d6, d8] will be output. Similarly, the multiplexer 17 outputs the output signal z of the multiplexer 13.
3 = [d1, d5] and the output signal z of the multiplexer 14
4 = [d3, d7] is input and the signal d of 2 cycles is input.
Signals d3 of 1 and 3 cycles and signals d5 and 3 of 2 cycles
An output signal z7 = [d1, d3, d5, d7] in which the cycle signal d7 is arranged in series is output.
【００２９】第３段のマルチプレクサ１８は制御信号ｃ
３により制御される。マルチプレクサ１８の出力信号ｚ
８としては、基本クロックｃｌｋの最初の４サイクルの
間においては制御信号ｃ３が“１”であるためマルチプ
レクサ１７の出力信号ｚ７における２サイクルの信号ｄ
１及び２サイクルの信号ｄ３が直列に並んだ信号［ｄ
１，ｄ３］が選択され、次の１サイクルの間においては
制御信号ｃ３が“０”であるためマルチプレクサ１５の
出力信号ｚ５における信号ｄ４が選択され、次の４サイ
クルにおいては制御信号ｃ３が“１”であるためマルチ
プレクサ１７の出力信号ｚ７における２サイクルの信号
ｄ５及び２サイクルの信号ｄ７が直列に並んだ信号［ｄ
５，ｄ７］が選択され、最後の１サイクルにおいては制
御信号ｃ３が“０”であるためマルチプレクサ１５の出
力信号ｚ５における信号ｄ９が選択される。従って、基
本クロックｃｌｋの１０サイクルの間において、マルチ
プレクサ１８は、マルチプレクサ１７の出力信号ｚ７＝
［ｄ１，ｄ３，ｄ５，ｄ７］とマルチプレクサ１５の出
力信号ｚ５＝［ｄ４，ｄ９］とを入力して、２サイクル
の信号ｄ１及びｄ３と１サイクルの信号ｄ４と２サイク
ルの信号ｄ５及びｄ７と１サイクルの信号ｄ９とが直列
に並べられてなる出力信号ｚ８＝［ｄ１，ｄ３，ｄ４，
ｄ５，ｄ７，ｄ９］を出力することになる。The third stage multiplexer 18 controls the control signal c.
Controlled by 3. Output signal z of the multiplexer 18
8, the control signal c3 is "1" during the first four cycles of the basic clock clk, so that the signal d of two cycles in the output signal z7 of the multiplexer 17 is
A signal [d having 1 and 2 cycles of the signal d3 arranged in series]
, D3] is selected, and the control signal c3 is “0” during the next 1 cycle, the signal d4 in the output signal z5 of the multiplexer 15 is selected, and the control signal c3 is “4” in the next 4 cycles. Since it is 1 ″, the signal d5 of two cycles and the signal d7 of two cycles in the output signal z7 of the multiplexer 17 are the signals [d
5, d7] is selected, and the control signal c3 is "0" in the last one cycle, the signal d9 in the output signal z5 of the multiplexer 15 is selected. Therefore, during 10 cycles of the basic clock clk, the multiplexer 18 outputs the output signal z7 = of the multiplexer 17.
[D1, d3, d5, d7] and the output signal z5 = [d4, d9] of the multiplexer 15 are input and two cycle signals d1 and d3, one cycle signal d4, and two cycle signals d5 and d7 are input. Output signal z8 = [d1, d3, d4, which is obtained by arranging the signal d9 of one cycle in series
d5, d7, d9] will be output.
【００３０】第４段のマルチプレクサ１９は制御信号ｃ
４により制御される。ここで、基本クロックｃｌｋの１
０サイクルにおける制御信号ｃ４の１サイクルごとの値
は“１，０，１，０，０，０，１，０，１，０”であ
り、マルチプレクサ１９の出力信号ｚ９としては、制御
信号ｃ４が“１”であるときにはマルチプレクサ１６の
出力信号ｚ６における信号ｄ０、ｄ２、ｄ６またはｄ８
が選択される一方、制御信号ｃ４が“０”であるときに
はマルチプレクサ１８の出力信号ｚ８における信号ｄ
１、ｄ３、ｄ４、ｄ５、ｄ７またはｄ９が選択される。
従って、基本クロックｃｌｋの１０サイクルの間におい
て、マルチプレクサ１９は、マルチプレクサ１６の出力
信号ｚ６＝［ｄ０，ｄ２，ｄ６，ｄ８］とマルチプレク
サ１８の出力信号ｚ８＝［ｄ１，ｄ３，ｄ４，ｄ５，ｄ
７，ｄ９］とを入力して、１サイクルの信号ｄ０〜ｄ９
が直列に並べられてなる直列信号ＯＤである出力信号ｚ
９＝［ｄ０，ｄ１，ｄ２，ｄ３，ｄ４，ｄ５，ｄ６，ｄ
７，ｄ８，ｄ９］を出力する。The fourth stage multiplexer 19 controls the control signal c.
Controlled by 4. Here, 1 of the basic clock clk
The value for each cycle of the control signal c4 in the 0 cycle is “1,0,1,0,0,0,1,0,1,0”, and the control signal c4 is the output signal z9 of the multiplexer 19. When it is "1", the signal d0, d2, d6 or d8 in the output signal z6 of the multiplexer 16
While the control signal c4 is "0" while the signal d in the output signal z8 of the multiplexer 18 is selected.
1, d3, d4, d5, d7 or d9 is selected.
Therefore, during 10 cycles of the basic clock clk, the multiplexer 19 outputs the output signal z6 = [d0, d2, d6, d8] of the multiplexer 16 and the output signal z8 = [d1, d3, d4, d5, d) of the multiplexer 18.
[7, d9], and the signals d0 to d9 for one cycle are input.
Output signal z, which is a serial signal OD in which
9 = [d0, d1, d2, d3, d4, d5, d6, d
7, d8, d9] are output.
【００３１】このように、上記マルチプレクサ回路１
は、高速で動作させなければならないフリップフロップ
を使用することなく、１０個の信号ｄ０〜ｄ９が並列に
並んでなる並列信号ＩＤを、１０個の信号ｄ０〜ｄ９が
直列に並んでなる直列信号ＯＤに変換することができ
る。このため、従来のマルチプレクサ回路に比較して電
力の消費を大幅に低減することができる。また、信号ｄ
０〜ｄ９はシフトされることなく出力されるため、信号
ｄ０〜ｄ９の波形の劣化を抑制することができる。As described above, the multiplexer circuit 1
Is a serial signal ID in which 10 signals d0 to d9 are arranged in parallel and a serial signal in which 10 signals d0 to d9 are arranged in series, without using a flip-flop that must be operated at high speed. Can be converted to OD. Therefore, the power consumption can be significantly reduced as compared with the conventional multiplexer circuit. Also, the signal d
Since 0 to d9 are output without being shifted, deterioration of the waveforms of the signals d0 to d9 can be suppressed.
【００３２】また、時間的長さの短い即ち高速な信号ｄ
０〜ｄ９が通過するのは最終段のマルチプレクサ１９の
みであり、一段ずつ前段に戻るに従って、信号ｄ０〜ｄ
９の速度は約１／２になっていき、第１段のマルチプレ
クサ１１〜１５を通過する信号ｄ０〜ｄ９の速度に至っ
ては、基本クロックｃｌｋの速度の１／１０となる。従
って、急峻な立ち上がり及び立ち下がりを要求される制
御信号は最終段のマルチプレクサ１９に入力される制御
信号ｃ４のみであり、他の制御信号ｃ１〜ｃ３は急峻性
が要求されない。A signal d having a short time length, that is, a high speed signal d
Only the final stage multiplexer 19 passes through 0 to d9, and the signals d0 to d are increased step by step as they return to the previous stage.
The speed of the signal 9 becomes about 1/2, and the speed of the signals d0 to d9 passing through the first stage multiplexers 11 to 15 becomes 1/10 of the speed of the basic clock clk. Therefore, only the control signal c4 input to the final stage multiplexer 19 is required to have a steep rise and fall, and the other control signals c1 to c3 are not required to have steepness.
【００３３】さらに、制御信号ｃ１〜ｃ４を発生する制
御回路２０は、極めて簡単な回路により実現することが
できる。以下、制御回路２０の一例を図４及び図５に基
づいて説明する。Further, the control circuit 20 for generating the control signals c1 to c4 can be realized by an extremely simple circuit. Hereinafter, an example of the control circuit 20 will be described with reference to FIGS. 4 and 5.
【００３４】図４は制御回路２０の一例を示しており、
同図において、制御回路２０は、５進のシフトカウンタ
から構成されており、詳しくは、５つのフリップフロッ
プ３１〜３５と否定論理和素子５１と２つの論理積素子
５２、５３と排他的論理和素子５４と否定素子５５とを
備えている。FIG. 4 shows an example of the control circuit 20.
In the figure, the control circuit 20 is composed of a quinary shift counter, and more specifically, five flip-flops 31 to 35, a NOR element 51, two AND elements 52 and 53, and an exclusive OR. The element 54 and the negation element 55 are provided.
【００３５】図５は、基本クロック信号ｃｌｋとフリッ
プフロップ３１〜３５の出力信号ｑ１〜ｑ５と制御信号
ｃ１〜ｃ４との関係を示すタイムチャート図である。同
図に示すように、制御信号ｃ２は、フリップフロップ３
１の出力端子Ｑから出力される出力信号ｑ１により得ら
れる。基本クロックの１／１０の速度の制御信号ｃ１
は、フリップフロップ３１の出力端子／Ｑから出力され
る出力信号／（ｑ１）とフリップフロップ３３の出力端
子／Ｑから出力される出力信号／（ｑ３）との論理積の
演算結果が、フリップフロップ３４及び排他的論理和素
子５４により構成されるトグルフリップフロップに入力
され該トグルフリップフロップの出力信号ｑ４により得
られる。制御信号ｃ３は、フリップフロップ３１の出力
信号／（ｑ１）とフリップフロップ３３の出力信号／
（ｑ３）との論理積の演算結果が否定素子５５を通過し
て得られる。最も高速の制御信号ｃ４は、フリップフロ
ップ３５の出力端子Ｑから出力される基本クロックｃｌ
ｋの１／２の速度の出力信号ｑ５と制御信号ｃ３との論
理積が論理積素子５３により行なわれることによって得
られる。FIG. 5 is a time chart showing the relationship between the basic clock signal clk, the output signals q1 to q5 of the flip-flops 31 to 35, and the control signals c1 to c4. As shown in the figure, the control signal c2 is the flip-flop 3
It is obtained by the output signal q1 output from the output terminal Q of No. 1. Control signal c1 at a speed 1/10 of the basic clock
Is a logical product of the output signal / (q1) output from the output terminal / Q of the flip-flop 31 and the output signal / (q3) output from the output terminal / Q of the flip-flop 33. 34 and an exclusive OR element 54, which is input to a toggle flip-flop and obtained by an output signal q4 of the toggle flip-flop. The control signal c3 is the output signal of the flip-flop 31 / (q1) and the output signal of the flip-flop 33 /
The result of the logical product with (q3) is obtained by passing through the NOT element 55. The fastest control signal c4 is the basic clock cl output from the output terminal Q of the flip-flop 35.
The logical product of the output signal q5 at the speed of ½ of k and the control signal c3 is obtained by the logical product element 53.
【００３６】上記実施例はマルチプレクサ回路について
の実施例であるが、上記実施例に係るマルチプレクサ回
路の９個のマルチプレクサが１つの入力端子と２つの出
力端子を有する９個のデマルチプレクサに置き換えら
れ、該９個のデマルチプレクサが接続線により上記マル
チプレクサ回路と同様に高さが３である二分木状に接続
されることによってデマルチプレクサ回路が構成され
る。このようなデマルチプレクサ回路は、１０個の信号
が直列に並んでなる直列信号を入力すると該直列信号を
構成する１０個の信号が並列に並んでなる並列信号を出
力することができる。このため、上記デマルチプレクサ
回路によると、上記実施例に係るマルチプレクサ回路と
同様に、高速で動作させなければならないフリップフロ
ップを使用することなく直列信号を並列信号に変換する
ことができるため、電力の消費を大幅に低減することが
できる。また、信号はシフトされることなく入力される
ため、信号の波形が劣化することを抑制することができ
る。さらに、制御信号に急峻性を要求するデマルチプレ
クサは第１段の１個のみとすることができる。The above embodiment is an embodiment of the multiplexer circuit, but the nine multiplexers of the multiplexer circuit according to the above embodiment are replaced by nine demultiplexers having one input terminal and two output terminals, A demultiplexer circuit is configured by connecting the nine demultiplexers in the form of a binary tree having a height of 3 similarly to the above-mentioned multiplexer circuit by connecting lines. Such a demultiplexer circuit can output a parallel signal in which ten signals forming the serial signal are arranged in parallel when a serial signal in which ten signals are arranged in series is input. Therefore, the demultiplexer circuit can convert a serial signal into a parallel signal without using a flip-flop that must be operated at high speed, similarly to the multiplexer circuit according to the above-described embodiment, so that power consumption can be reduced. The consumption can be reduced significantly. Further, since the signal is input without being shifted, it is possible to prevent the waveform of the signal from being deteriorated. Further, the demultiplexer requiring steepness in the control signal can be only one in the first stage.
【００３７】[0037]
【発明の効果】以上説明したように、請求項１または請
求項２の発明に係るマルチプレクサによると、システム
中で一番高速のクロックによりドライブしなければなら
ないフリップフロップを使用することなく並列信号を直
列信号に変換することができるため、電力の消費を大幅
に低減することができる。また、信号は何段にもわたっ
てシフトされるということがないため、信号の波形の劣
化を抑制することができる。さらに、立ち上がり及び立
ち下がりが急峻な制御信号により駆動しなければならな
いマルチプレクサは、最終段の１個のみにすることがで
きる。As described above, according to the multiplexer of the invention of claim 1 or 2, parallel signals can be generated without using a flip-flop which must be driven by the fastest clock in the system. Since it can be converted into a serial signal, power consumption can be significantly reduced. Further, since the signal is not shifted over many stages, deterioration of the signal waveform can be suppressed. Further, the number of multiplexers that must be driven by the control signals having steep rising and falling edges can be only one in the final stage.
【００３８】請求項３の発明に係るマルチプレクサによ
ると、例えば、９個のマルチプレクサのそれぞれを４種
類の制御信号を出力する極めて簡単な制御回路により制
御することができる。According to the multiplexer of the third aspect of the present invention, for example, each of the nine multiplexers can be controlled by an extremely simple control circuit that outputs four types of control signals.
【００３９】従って、低消費電力で且つ信号の波形の劣
化を抑制し、さらに制御信号に急峻性を要求するマルチ
プレクサの数を低減することができる高速動作に適した
マルチプレクサ回路を提供することができる。Therefore, it is possible to provide a multiplexer circuit suitable for high-speed operation, which has low power consumption, suppresses deterioration of signal waveform, and can reduce the number of multiplexers requiring steepness in control signals. .
【００４０】また、請求項４の発明に係るデマルチプレ
クサによると、上記と同様に、高速で動作させなければ
ならないフリップフロップを使用することなく直列信号
を並列信号に変換することができるため、電力の消費を
大幅に低減することができる。また、信号はシフトされ
ることなく入力されるため、信号の波形が劣化すること
を抑制することができる。さらに、立ち上がり及び立ち
下がりが急峻な制御信号により駆動しなければならない
デマルチプレクサは第１段の１個のみとすることができ
る。Further, according to the demultiplexer of the fourth aspect of the present invention, similarly to the above, since the serial signal can be converted into the parallel signal without using the flip-flop which must be operated at high speed, the power consumption can be reduced. The consumption of can be reduced significantly. Further, since the signal is input without being shifted, it is possible to prevent the waveform of the signal from being deteriorated. Further, the number of demultiplexers that must be driven by the control signal having steep rising and falling edges can be only one in the first stage.
【００４１】従って、低消費電力で且つ信号の波形の劣
化を抑制し、さらに制御信号に急峻性を要求するデマル
チプレクサの数を低減することができる高速動作に適し
たデマルチプレクサ回路を提供することができる。Accordingly, it is possible to provide a demultiplexer circuit suitable for high-speed operation, which has low power consumption, suppresses deterioration of signal waveform, and can reduce the number of demultiplexers requiring steepness in control signals. You can
【図１】本発明の一実施例に係るマルチプレクサ回路を
示す配線図である。FIG. 1 is a wiring diagram showing a multiplexer circuit according to an embodiment of the present invention.
【図２】上記マルチプレクサ回路の制御信号を示すタイ
ムチャート図である。FIG. 2 is a time chart diagram showing control signals of the multiplexer circuit.
【図３】上記マルチプレクサ回路のマルチプレクサの出
力信号を示すタイムチャート図である。FIG. 3 is a time chart showing an output signal of a multiplexer of the multiplexer circuit.
【図４】上記マルチプレクサ回路の制御回路を示す配線
図である。FIG. 4 is a wiring diagram showing a control circuit of the multiplexer circuit.
【図５】上記マルチプレクサ回路の制御信号と上記制御
回路のフリップフロップの出力信号との関係を示すタイ
ムチャート図である。FIG. 5 is a time chart showing the relationship between the control signal of the multiplexer circuit and the output signal of the flip-flop of the control circuit.
【図６】従来のマルチプレクサ回路を示す配線図であ
る。FIG. 6 is a wiring diagram showing a conventional multiplexer circuit.
１ マルチプレクサ回路 １１〜１９ マルチプレクサ ２０ 制御回路（制御手段） ４１〜４８ 接続線 DESCRIPTION OF SYMBOLS 1 Multiplexer circuit 11-19 Multiplexer 20 Control circuit (control means) 41-48 Connection line
Claims (4)
を入力すると該並列信号を構成するＮ個の信号が直列に
並んでなる直列信号を出力するマルチプレクサ回路であ
って、 上記並列信号を構成するＮ個の信号のうちの１個の信号
または直列に並んだ少なくとも２個の信号からなる入力
信号を入力するための２つの入力端子と、該２つの入力
端子からそれぞれ入力された２つの入力信号を構成する
すべての信号が直列に並んだ出力信号を出力するための
出力端子とを有する（Ｎ−１）個のマルチプレクサを備
えており、 該（Ｎ−１）個のマルチプレクサは、該（Ｎ−１）個の
マルチプレクサのうちの一のマルチプレクサの出力端子
と他のマルチプレクサの２つの入力端子のうちの１つの
入力端子とを接続する（Ｎ−２）本の接続線により、高
さが （ｌｏｇ2 Ｎ）−１≦ｈ＜ｌｏｇ2 Ｎ を満たす整数ｈである二分木状に接続されていることを
特徴とするマルチプレクサ回路。1. A multiplexer circuit, which outputs a serial signal in which N signals forming the parallel signal are input in series when a parallel signal in which the N signals are arranged in parallel are input, Two input terminals for inputting one signal of the N signals constituting the above or at least two signals arranged in series, and two input terminals respectively inputted from the two input terminals. And (N-1) multiplexers each having an output terminal for outputting an output signal in which all signals forming one input signal are arranged in series, and the (N-1) multiplexers include The (N-2) connecting lines connecting the output terminal of one multiplexer of the (N-1) multiplexers and one input terminal of the two input terminals of the other multiplexer, There (log 2 N) -1 ≦ h < multiplexer circuit, characterized in that connected to the binary tree-like integers h satisfying log 2 N.
号を入力すると該並列信号を構成する１０個の信号が直
列に並んでなる直列信号を出力するマルチプレクサ回路
であって、 上記並列信号を構成する１０個の信号のうちの１個の信
号または直列に並んだ少なくとも２個の信号からなる入
力信号を入力するための２つの入力端子と、該２つの入
力端子からそれぞれ入力された２つの入力信号を構成す
るすべての信号が直列に並んだ出力信号を出力するため
の出力端子とを有する９個のマルチプレクサを備えてお
り、 該９個のマルチプレクサは、該９個のマルチプレクサの
うちの一のマルチプレクサの出力端子と他のマルチプレ
クサの２つの入力端子のうちの１つの入力端子とを接続
する８本の接続線により、高さが３である二分木状に接
続されていることを特徴とするマルチプレクサ回路。2. A multiplexer circuit which outputs a serial signal in which ten signals forming the parallel signal are input in series when a parallel signal in which the ten signals are arranged in parallel is input. Two input terminals for inputting one of the 10 signals constituting the above or an input signal consisting of at least two signals arranged in series, and two input terminals respectively input from the two input terminals. And 9 multiplexers each having an output terminal for outputting an output signal in which all the signals that form one input signal are arranged in series, and the 9 multiplexers include the 9 multiplexers. Eight connection lines that connect the output terminal of one multiplexer to one of the two input terminals of the other multiplexer to form a binary tree with a height of 3 Multiplexer circuit, characterized in that is.
を、当該マルチプレクサが、上記並列信号を構成する１
０個の信号のうちの１個の信号または直列に並んだ少な
くとも２個の信号からなる入力信号を２つの入力端子か
らそれぞれ入力すると、該２つの入力端子からそれぞれ
入力された２つの入力信号を構成するすべての信号を直
列に並べ変えるように且つ該すべての信号が直列に並び
変えられてなる出力信号を出力端子から出力するように
制御する制御手段を備えていることを特徴とする請求項
２記載のマルチプレクサ回路。3. Each of the nine multiplexers is configured such that the multiplexer configures the parallel signal.
When one input signal out of 0 signals or at least two input signals arranged in series are input from the two input terminals, the two input signals input from the two input terminals are input. A control means is provided for controlling all the constituent signals to be rearranged in series and outputting an output signal obtained by rearranging all the signals in series from an output terminal. 2. The multiplexer circuit according to 2.
を入力すると該直列信号を構成するＮ個の信号が並列に
並んでなる並列信号を出力するデマルチプレクサ回路で
あって、 上記直列信号を構成するＮ個の信号のうちの少なくとも
２個の信号が直列に並んだ入力信号を入力するための入
力端子と、該入力端子から入力された入力信号を構成す
るすべての信号が２つに区分されたうちの一方の１個の
信号または直列に並んだ少なくとも２個の信号からなる
出力信号を出力するための第１の出力端子と、他方の１
個の信号または直列に並んだ少なくとも２個の信号から
なる出力信号を出力するための第２の出力端子とを有す
る（Ｎ−１）個のデマルチプレクサを備えており、 該（Ｎ−１）個のデマルチプレクサは、該（Ｎ−１）個
のデマルチプレクサのうちの一のデマルチプレクサの入
力端子と他のデマルチプレクサの第１または第２の出力
端子とを接続する（Ｎ−２）本の接続線により、高さが （ｌｏｇ2 Ｎ）−１≦ｈ＜ｌｏｇ2 Ｎ を満たす整数ｈである二分木状に接続されていることを
特徴とするデマルチプレクサ回路。4. A demultiplexer circuit which outputs a parallel signal in which N signals forming the serial signal are input in parallel when a serial signal in which the N signals are arranged in series is input. An input terminal for inputting an input signal in which at least two signals of N signals forming a signal are arranged in series, and all signals forming the input signal input from the input terminal are two A first output terminal for outputting one of the signals divided into two or at least two signals arranged in series, and the other one
(N-1) demultiplexers having a second output terminal for outputting one signal or an output signal composed of at least two signals arranged in series, the (N-1) The number of the demultiplexers connects the input terminal of one of the (N-1) demultiplexers to the first or second output terminal of the other demultiplexer (N-2). The demultiplexer circuit is connected in a binary tree shape whose height is an integer h that satisfies (log 2 N) -1 ≦ h <log 2 N.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22849392A JPH0677792A (en) | 1992-08-27 | 1992-08-27 | Multiplexer circuit and demultiplexer circuit |
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|---|---|---|---|
| JP22849392A JPH0677792A (en) | 1992-08-27 | 1992-08-27 | Multiplexer circuit and demultiplexer circuit |
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| Publication Number | Publication Date |
|---|---|
| JPH0677792A true JPH0677792A (en) | 1994-03-18 |
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ID=16877326
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|---|---|---|---|
| JP22849392A Withdrawn JPH0677792A (en) | 1992-08-27 | 1992-08-27 | Multiplexer circuit and demultiplexer circuit |
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