JPH0675857A - 緩衝記憶装置 - Google Patents
緩衝記憶装置Info
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- JPH0675857A JPH0675857A JP5125918A JP12591893A JPH0675857A JP H0675857 A JPH0675857 A JP H0675857A JP 5125918 A JP5125918 A JP 5125918A JP 12591893 A JP12591893 A JP 12591893A JP H0675857 A JPH0675857 A JP H0675857A
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 アプリケーションに特化した緩衝記憶装置を
得るために緩衝記憶装置の性能を適切に評価する。 【構成】 データ処理装置１がリードアクセスして、キ
ャッシュメモリ２がキャッシュミスし、主メモリ３から
データをキャッシュメモリ２へキャッシングする際、キ
ャッシュメモリ２は内蔵しているカウンタをカウントア
ップする。ある程度稼働してから、キャッシュメモリ２
に内蔵しているカウンタの値を評価し、記憶領域の使用
頻度を確認する。 【効果】 キャッシュメモリ２の記憶領域の使用頻度を
知ることができ、そのシステムに適したキャッシュメモ
リ２の記憶容量がどれだけかを判定することができる。
得るために緩衝記憶装置の性能を適切に評価する。 【構成】 データ処理装置１がリードアクセスして、キ
ャッシュメモリ２がキャッシュミスし、主メモリ３から
データをキャッシュメモリ２へキャッシングする際、キ
ャッシュメモリ２は内蔵しているカウンタをカウントア
ップする。ある程度稼働してから、キャッシュメモリ２
に内蔵しているカウンタの値を評価し、記憶領域の使用
頻度を確認する。 【効果】 キャッシュメモリ２の記憶領域の使用頻度を
知ることができ、そのシステムに適したキャッシュメモ
リ２の記憶容量がどれだけかを判定することができる。
Description
【０００１】
【産業上の利用分野】この発明は緩衝記憶装置（以降キ
ャッシュメモリと称す）を用いたシステムに関し、特に
アプリケーションに特化したキャッシュメモリを構築す
るための評価基準を測定する機能を強化、あるいは構築
するための手段を具備したキャッシュメモリに関するも
のである。
ャッシュメモリと称す）を用いたシステムに関し、特に
アプリケーションに特化したキャッシュメモリを構築す
るための評価基準を測定する機能を強化、あるいは構築
するための手段を具備したキャッシュメモリに関するも
のである。
【０００２】
【従来の技術】キャッシュメモリは、マイクロプロセッ
サの本格的な高速時代を迎えて、主記憶装置（以下主メ
モリと称す）へのアクセスの高速化実現への有効な手段
として登場してきた。主メモリへのアクセス時間は、シ
ステム性能に大きな影響を与えている。スーパーパイプ
ラインやスーパースケラー等の技術によりマイクロプロ
セッサは高速化されている。そしてその高速化は、メモ
リ・アクセス時間の短縮化を必然的に求めてくるが、最
近では主メモリに使用されるＤＲＡＭ（ダイナミック・
ランダム・アクセス・メモリ）チップの性能向上を上回
る要求となってきている。
サの本格的な高速時代を迎えて、主記憶装置（以下主メ
モリと称す）へのアクセスの高速化実現への有効な手段
として登場してきた。主メモリへのアクセス時間は、シ
ステム性能に大きな影響を与えている。スーパーパイプ
ラインやスーパースケラー等の技術によりマイクロプロ
セッサは高速化されている。そしてその高速化は、メモ
リ・アクセス時間の短縮化を必然的に求めてくるが、最
近では主メモリに使用されるＤＲＡＭ（ダイナミック・
ランダム・アクセス・メモリ）チップの性能向上を上回
る要求となってきている。
【０００３】また、単にＤＲＡＭチップの性能だけでな
く、マルチプロセッサ・システムの構成など、システム
規模の拡大や多様化からも、メモリ・アクセス時間を短
縮するのは難しくなっている。
く、マルチプロセッサ・システムの構成など、システム
規模の拡大や多様化からも、メモリ・アクセス時間を短
縮するのは難しくなっている。
【０００４】この問題を解決するためにメモリを階層化
する考え方がある。その１つがキャッシュメモリ方式で
ある。
する考え方がある。その１つがキャッシュメモリ方式で
ある。
【０００５】図２のキャッシュシステムを用いてキャッ
シュメモリ方式について説明する。図において、１はデ
ータ処理装置、２はデータ処理装置１のメモリアクセス
を緩衝するキャッシュメモリ、３はこのシステムの主記
憶装置である主メモリ、４はデータ処理装置１とキャッ
シュメモリ２間のバス及び主メモリ３のバスを管理する
バスドライバ回路、５はキャッシュメモリ２がデータ処
理装置１のリードアクセスに対して、主メモリ３の写し
を持たなかった場合に主メモリ３のデータを要求するキ
ャッシュミス信号である。
シュメモリ方式について説明する。図において、１はデ
ータ処理装置、２はデータ処理装置１のメモリアクセス
を緩衝するキャッシュメモリ、３はこのシステムの主記
憶装置である主メモリ、４はデータ処理装置１とキャッ
シュメモリ２間のバス及び主メモリ３のバスを管理する
バスドライバ回路、５はキャッシュメモリ２がデータ処
理装置１のリードアクセスに対して、主メモリ３の写し
を持たなかった場合に主メモリ３のデータを要求するキ
ャッシュミス信号である。
【０００６】キャッシュメモリ方式は、データ処理装置
１からの要求に応じた主メモリ３の内の使用頻度の高い
領域のデータを、高速のバッファメモリであるキャッシ
ュメモリ２に記憶し、主メモリ３に代わってそのデータ
読出を高速に行う方式である。キャッシュメモリ２は、
固定のデータを記憶しているのではなく、データ処理装
置１からの要求に応じて、自己が記憶する主メモリ３の
領域のデータを変化させている。しかし、あるデータ処
理におけるデータ処理装置１からのメモリ・アクセス領
域には局所性がある。したがって、データ処理装置１か
らの要求に応じ主メモリ３から取り出してキャッシュメ
モリ２に記憶したデータは、その後もしばらくはアクセ
スされる可能性が高い。従って、一旦キャッシュメモリ
２へ主メモリ３のデータが記憶されると高速メモリの効
果が発揮されて、データ処理装置１のメモリ・アクセス
のノーウェイト（待ち時間無し）が実現する。
１からの要求に応じた主メモリ３の内の使用頻度の高い
領域のデータを、高速のバッファメモリであるキャッシ
ュメモリ２に記憶し、主メモリ３に代わってそのデータ
読出を高速に行う方式である。キャッシュメモリ２は、
固定のデータを記憶しているのではなく、データ処理装
置１からの要求に応じて、自己が記憶する主メモリ３の
領域のデータを変化させている。しかし、あるデータ処
理におけるデータ処理装置１からのメモリ・アクセス領
域には局所性がある。したがって、データ処理装置１か
らの要求に応じ主メモリ３から取り出してキャッシュメ
モリ２に記憶したデータは、その後もしばらくはアクセ
スされる可能性が高い。従って、一旦キャッシュメモリ
２へ主メモリ３のデータが記憶されると高速メモリの効
果が発揮されて、データ処理装置１のメモリ・アクセス
のノーウェイト（待ち時間無し）が実現する。
【０００７】次に図２のキャッシュシステムの動作の説
明をする。最初、データ処理装置１はキャッシュメモリ
２にデータを読みにいく。この時キャッシュメモリ２は
１度もデータの取り込みを行っていないので、アクセス
されたデータはキャッシュメモリ２内に存在しない（以
降キャッシュメモリ内にデータが存在しない場合をキャ
ッシュミスと称す、またキャッシュメモリ内にデータが
存在する場合をキャッシュヒットと称す）。そこでキャ
ッシュメモリ２はキャッシュミスを起こしたので、主メ
モリ３へデータをアクセスしに行くため、バスドライバ
回路４にキャッシュミス信号５を出力し、アドレス等を
主メモリ３に出力する。アクセスされた主メモリ３はア
ドレスをデコードし、そしてアクセスされたデータをキ
ャッシュメモリ２に出力する。そして、主メモリ３はデ
ータをデータ処理装置１へ渡す。
明をする。最初、データ処理装置１はキャッシュメモリ
２にデータを読みにいく。この時キャッシュメモリ２は
１度もデータの取り込みを行っていないので、アクセス
されたデータはキャッシュメモリ２内に存在しない（以
降キャッシュメモリ内にデータが存在しない場合をキャ
ッシュミスと称す、またキャッシュメモリ内にデータが
存在する場合をキャッシュヒットと称す）。そこでキャ
ッシュメモリ２はキャッシュミスを起こしたので、主メ
モリ３へデータをアクセスしに行くため、バスドライバ
回路４にキャッシュミス信号５を出力し、アドレス等を
主メモリ３に出力する。アクセスされた主メモリ３はア
ドレスをデコードし、そしてアクセスされたデータをキ
ャッシュメモリ２に出力する。そして、主メモリ３はデ
ータをデータ処理装置１へ渡す。
【０００８】このようにキャッシュメモリ２にある程度
のデータをキャッシング（キャッシュメモリ内にデータ
の写しを蓄えることをキャッシングと称す）されると、
データ処理装置１がアクセスしても、キャッシュヒット
が起こるようになり、データはキャッシュメモリ２から
出力され、アクセス速度の遅い主メモリ３までアクセス
しに行かない。その結果、システム自体は高速に動作す
る。
のデータをキャッシング（キャッシュメモリ内にデータ
の写しを蓄えることをキャッシングと称す）されると、
データ処理装置１がアクセスしても、キャッシュヒット
が起こるようになり、データはキャッシュメモリ２から
出力され、アクセス速度の遅い主メモリ３までアクセス
しに行かない。その結果、システム自体は高速に動作す
る。
【０００９】次に、特開昭５８−１５８０９１号公報
や、特開昭６０−５５４５５号公報などで述べられてい
るヒット率を算出できるキャッシュメモリの例について
説明する。
や、特開昭６０−５５４５５号公報などで述べられてい
るヒット率を算出できるキャッシュメモリの例について
説明する。
【００１０】図３０は、図２に示した従来のキャッシュ
メモリの一例の要部を簡略化したブロック図である。図
において、１０１はキャッシュメモリ２内にあるキャッ
シュヒットの回数をカウントするためのヒットカウン
タ、１０２はキャッシュメモリ２内にあり、データ処理
装置１のデータのリードアクセスの回数をカウントする
ためのリードアクセスカンウタ、１０３はデータ処理装
置１のリードアクセスに対してキャッシュメモリ２内に
要求データが存在していたとキャッシュメモリ２が判断
したときに発せられるヒット信号、１０４はデータ処理
装置１のリードアクセスであるとキャッシュメモリ２が
判断したときに発せられるリードアクセス信号、１０５
はヒットカウンタ１０１とリードアクセスカウンタ１０
２の内容をクリアーするカウンタリセット信号、１０６
はデータ処理装置１へデータを出力するためのキャッシ
ュメモリ２内のキャッシュ内部データバス、１０７はヒ
ットカウンタ１０１の内容をキャッシュ内部データバス
１０６に出力するためのヒットカウンタリード信号、１
０８はリードアクセスカウンタ１０２の内容をキャッシ
ュ内部データバス１０６に出力するためのリードアクセ
スカウンタリード信号である。
メモリの一例の要部を簡略化したブロック図である。図
において、１０１はキャッシュメモリ２内にあるキャッ
シュヒットの回数をカウントするためのヒットカウン
タ、１０２はキャッシュメモリ２内にあり、データ処理
装置１のデータのリードアクセスの回数をカウントする
ためのリードアクセスカンウタ、１０３はデータ処理装
置１のリードアクセスに対してキャッシュメモリ２内に
要求データが存在していたとキャッシュメモリ２が判断
したときに発せられるヒット信号、１０４はデータ処理
装置１のリードアクセスであるとキャッシュメモリ２が
判断したときに発せられるリードアクセス信号、１０５
はヒットカウンタ１０１とリードアクセスカウンタ１０
２の内容をクリアーするカウンタリセット信号、１０６
はデータ処理装置１へデータを出力するためのキャッシ
ュメモリ２内のキャッシュ内部データバス、１０７はヒ
ットカウンタ１０１の内容をキャッシュ内部データバス
１０６に出力するためのヒットカウンタリード信号、１
０８はリードアクセスカウンタ１０２の内容をキャッシ
ュ内部データバス１０６に出力するためのリードアクセ
スカウンタリード信号である。
【００１１】次に動作について図２を用いて説明する。
まず、ヒット率の計測を開始する時、データ処理装置１
からキャッシュメモリ２へヒットカウンタ１０１とリー
ドアクセスカウンタ１０２とのリセットの要求を出し、
キャッシュメモリ２は要求に応じてカウンタリセット信
号１０５を出力する。ヒットカウンタ１０１とリードア
クセスカウンタ１０２は、カウンタリセット信号１０５
の出力を受け、カウンタ内の内容を初期化する。次に、
データ処理装置１はデータのリードアクセスを行う。こ
のアクセスに応じてキャッシュメモリ２はリードアクセ
ス信号１０４を発生し、リードアクセスカウンタ１０２
の内容をカウントアップして、リードアクセスカウンタ
１０２の内容を［Ｈ１］（以下、主メモリの内容や、カ
ウンタの内容など、記憶装置等の内容を表現する場合に
［］を用い、それ以外の内容は＜＞を用いる、また数字
の前に、Ｈが付いているときは１６進表現を表し、Ｂが
付いているときは２進表現を表し、何も付いていない場
合は１０進表現を示す）とする。アクセスされた主メモ
リ３の番地＜ＨＦ０００＞がキャッシュメモリ２に存在
しないので、キャッシュミス信号５を出力し、バスドラ
イバー回路４をアクティブにする。そしてバスドライバ
ー回路４は、主メモリ３をアクセスする。アクセスされ
た主メモリ３は、番地＜ＨＦ０００＞に対応するデータ
［＜ＨＦ０００＞］（番地＜ＨＦ０００＞で示されてい
るメモリの内容を指す）を出力する。この出力されたデ
ータを、データ処理装置１とキャッシュメモリ２は取り
込む。次に、データ処理装置１は、番地＜ＨＦ０００＞
でリードアクセスを行うとまずキャッシュメモリ２はリ
ードアクセス信号１０４を発生し、リードアクセスカウ
ンタ１０２の内容をカウントアップして、リードアクセ
スカウンタ１０２の内容を［Ｈ２］とする。この時、前
回のアクセス時に番地＜ＨＦ０００＞のデータは取り込
んでいるのでキャッシュヒットし、データとして［＜Ｈ
Ｆ０００＞］を出力すると共に、ヒット信号１０３が出
力され、ヒットカウンタ１０１がカウントアップし、内
容が［Ｈ１］となる。次にヒット率を求める。まずデー
タ処理装置１は、キャッシュメモリ２にヒットカウンタ
１０１の読み出し要求を行う。その要求を受けて、キャ
ッシュメモリ２はヒットカウントリード信号１０７を出
力する。ヒットカウンタ１０１はヒットカウントリード
信号１０７を受けて、キャッシュ内部データバス１０６
に［Ｈ１］を出力する。そして、データ処理装置１はデ
ータを受取り、次にリードアクセスカウンタ１０２の読
み出しを同様に行う。キャッシュメモリ２は、リードア
クセスカウンタリード信号１０８を出力し、リードアク
セスカウンタ１０２の内容［Ｈ２］をキャッシュデータ
内部バス１０６に出力し、データ処理装置１は［Ｈ２］
を受け取る。データ処理装置１は“Ｈ１÷Ｈ２＝０．
５”と計算でき、ヒット率５０％と判断する。
まず、ヒット率の計測を開始する時、データ処理装置１
からキャッシュメモリ２へヒットカウンタ１０１とリー
ドアクセスカウンタ１０２とのリセットの要求を出し、
キャッシュメモリ２は要求に応じてカウンタリセット信
号１０５を出力する。ヒットカウンタ１０１とリードア
クセスカウンタ１０２は、カウンタリセット信号１０５
の出力を受け、カウンタ内の内容を初期化する。次に、
データ処理装置１はデータのリードアクセスを行う。こ
のアクセスに応じてキャッシュメモリ２はリードアクセ
ス信号１０４を発生し、リードアクセスカウンタ１０２
の内容をカウントアップして、リードアクセスカウンタ
１０２の内容を［Ｈ１］（以下、主メモリの内容や、カ
ウンタの内容など、記憶装置等の内容を表現する場合に
［］を用い、それ以外の内容は＜＞を用いる、また数字
の前に、Ｈが付いているときは１６進表現を表し、Ｂが
付いているときは２進表現を表し、何も付いていない場
合は１０進表現を示す）とする。アクセスされた主メモ
リ３の番地＜ＨＦ０００＞がキャッシュメモリ２に存在
しないので、キャッシュミス信号５を出力し、バスドラ
イバー回路４をアクティブにする。そしてバスドライバ
ー回路４は、主メモリ３をアクセスする。アクセスされ
た主メモリ３は、番地＜ＨＦ０００＞に対応するデータ
［＜ＨＦ０００＞］（番地＜ＨＦ０００＞で示されてい
るメモリの内容を指す）を出力する。この出力されたデ
ータを、データ処理装置１とキャッシュメモリ２は取り
込む。次に、データ処理装置１は、番地＜ＨＦ０００＞
でリードアクセスを行うとまずキャッシュメモリ２はリ
ードアクセス信号１０４を発生し、リードアクセスカウ
ンタ１０２の内容をカウントアップして、リードアクセ
スカウンタ１０２の内容を［Ｈ２］とする。この時、前
回のアクセス時に番地＜ＨＦ０００＞のデータは取り込
んでいるのでキャッシュヒットし、データとして［＜Ｈ
Ｆ０００＞］を出力すると共に、ヒット信号１０３が出
力され、ヒットカウンタ１０１がカウントアップし、内
容が［Ｈ１］となる。次にヒット率を求める。まずデー
タ処理装置１は、キャッシュメモリ２にヒットカウンタ
１０１の読み出し要求を行う。その要求を受けて、キャ
ッシュメモリ２はヒットカウントリード信号１０７を出
力する。ヒットカウンタ１０１はヒットカウントリード
信号１０７を受けて、キャッシュ内部データバス１０６
に［Ｈ１］を出力する。そして、データ処理装置１はデ
ータを受取り、次にリードアクセスカウンタ１０２の読
み出しを同様に行う。キャッシュメモリ２は、リードア
クセスカウンタリード信号１０８を出力し、リードアク
セスカウンタ１０２の内容［Ｈ２］をキャッシュデータ
内部バス１０６に出力し、データ処理装置１は［Ｈ２］
を受け取る。データ処理装置１は“Ｈ１÷Ｈ２＝０．
５”と計算でき、ヒット率５０％と判断する。
【００１２】
【発明が解決しようとする課題】以上のように従来のキ
ャッシュメモリではデータ処理装置のリードアクセスに
対するヒット率を簡単に測定できる。ヒット率はキャッ
シュメモリの性能のひとつの指標になるが、システム全
体の性能の指標としては不十分である。
ャッシュメモリではデータ処理装置のリードアクセスに
対するヒット率を簡単に測定できる。ヒット率はキャッ
シュメモリの性能のひとつの指標になるが、システム全
体の性能の指標としては不十分である。
【００１３】例えば、キャッシュメモリのリードヒット
率をα、データ処理装置の主メモリへのライト率をβ、
データ処理装置のノンキャッシャブルアクセス率をγ、
主メモリのウェイト数をω、主メモリ以外のノンキャッ
シャブルアクセス領域へのアクセスのウェイト数をＷ、
データ処理装置の最小フェッチサイクルをλ、システム
全体の性能をεとすると（ε＝１が、データ処理装置の
最高性能となる）、次式で表現できる。
率をα、データ処理装置の主メモリへのライト率をβ、
データ処理装置のノンキャッシャブルアクセス率をγ、
主メモリのウェイト数をω、主メモリ以外のノンキャッ
シャブルアクセス領域へのアクセスのウェイト数をＷ、
データ処理装置の最小フェッチサイクルをλ、システム
全体の性能をεとすると（ε＝１が、データ処理装置の
最高性能となる）、次式で表現できる。
【００１４】
【数１】
【００１５】ここで、主メモリのウェイト数をω＝３、
主メモリ以外のノンキャッシャブルアクセス領域へのア
クセスのウェイト数をＷ＝４、データ処理装置の最小フ
ェッチサイクルをλ＝２のシステムの場合について、２
種類のアプリケーションを考える。一つは、データ処理
装置の主メモリへのライト率をβ＝１／８、データ処理
装置のノンキャッシャブルアクセス率をγ＝１／２０と
した第１のプログラム、二つ目は、データ処理装置の主
メモリへのライト率をβ＝１／４、データ処理装置のノ
ンキャッシャブルアクセス率をγ＝１／２とした第２の
プログラムである。第１および第２のプログラムを実行
した場合、キャッシュメモリのリードヒット率は共にα
＝０．７であった。この時、システムの性能εは、第１
のプログラムで０．６０、第２のプログラムで０．４０
となる。そこで、キャッシュメモリのリードヒット率を
上げる（一般的には、キャッシュメモリの容量を増やし
たり、セットアソシアティビティを増やしたり、１エン
トリ当りのブロック数を増やす等の手段がある）。その
結果、キャッシュメモリのリードヒット率は共にα＝
０．９となったとする。この時の、システム性能εは第
１のプログラムで０．７１、第２のプログラムで０．４
１となり、性能アップ比は第１のプログラムで約２０
％、第２のプログラムで約２％となる。この様に、シス
テム性能は単純にリードヒット率だけでは決まらず、そ
のためキャッシュのリードヒット率を上げても、それに
見合った分システム性能が向上するとは限らない。アプ
リケーションによってはキャッシュメモリが不適な場合
もあるといった問題点があった。
主メモリ以外のノンキャッシャブルアクセス領域へのア
クセスのウェイト数をＷ＝４、データ処理装置の最小フ
ェッチサイクルをλ＝２のシステムの場合について、２
種類のアプリケーションを考える。一つは、データ処理
装置の主メモリへのライト率をβ＝１／８、データ処理
装置のノンキャッシャブルアクセス率をγ＝１／２０と
した第１のプログラム、二つ目は、データ処理装置の主
メモリへのライト率をβ＝１／４、データ処理装置のノ
ンキャッシャブルアクセス率をγ＝１／２とした第２の
プログラムである。第１および第２のプログラムを実行
した場合、キャッシュメモリのリードヒット率は共にα
＝０．７であった。この時、システムの性能εは、第１
のプログラムで０．６０、第２のプログラムで０．４０
となる。そこで、キャッシュメモリのリードヒット率を
上げる（一般的には、キャッシュメモリの容量を増やし
たり、セットアソシアティビティを増やしたり、１エン
トリ当りのブロック数を増やす等の手段がある）。その
結果、キャッシュメモリのリードヒット率は共にα＝
０．９となったとする。この時の、システム性能εは第
１のプログラムで０．７１、第２のプログラムで０．４
１となり、性能アップ比は第１のプログラムで約２０
％、第２のプログラムで約２％となる。この様に、シス
テム性能は単純にリードヒット率だけでは決まらず、そ
のためキャッシュのリードヒット率を上げても、それに
見合った分システム性能が向上するとは限らない。アプ
リケーションによってはキャッシュメモリが不適な場合
もあるといった問題点があった。
【００１６】この発明は、上記の様な問題点を解決する
ためになされたもので、キャッシュシステムにおいてシ
ステムの評価を容易に行え、あるいはアプリケーション
に特化したキャッシュシステムの構築を容易に行える手
段を具備したシャッシュメモリを得ることを目的とす
る。
ためになされたもので、キャッシュシステムにおいてシ
ステムの評価を容易に行え、あるいはアプリケーション
に特化したキャッシュシステムの構築を容易に行える手
段を具備したシャッシュメモリを得ることを目的とす
る。
【００１７】
【課題を解決するための手段】第１の発明に係る緩衝記
憶装置は、主記憶装置へのリードアクセスに対して、ア
クセスされた前記主記憶装置の番地の少なくとも一部を
記憶するための記憶領域を持つアドレス記憶部と、アク
セスされた前記主記憶装置の内容の少なくとも一部を記
憶するための記憶領域を持つデータ記憶部とを有し、前
記主記憶装置から読みだされたデータを一時的に記憶す
る緩衝記憶装置であって、前記アドレス記憶部に記憶さ
れているアクセスされた番地の数を、もしくは前記デー
タ記憶部に記憶されている主記憶の内容の数をカウント
し、カウントした結果を出力するデータ数カウンタを備
えて構成されている。
憶装置は、主記憶装置へのリードアクセスに対して、ア
クセスされた前記主記憶装置の番地の少なくとも一部を
記憶するための記憶領域を持つアドレス記憶部と、アク
セスされた前記主記憶装置の内容の少なくとも一部を記
憶するための記憶領域を持つデータ記憶部とを有し、前
記主記憶装置から読みだされたデータを一時的に記憶す
る緩衝記憶装置であって、前記アドレス記憶部に記憶さ
れているアクセスされた番地の数を、もしくは前記デー
タ記憶部に記憶されている主記憶の内容の数をカウント
し、カウントした結果を出力するデータ数カウンタを備
えて構成されている。
【００１８】第２の発明に係る緩衝記憶装置は、主記憶
装置へのリードアクセスに対して、アクセスされた前記
主記憶装置の番地の少なくとも一部を記憶するための記
憶領域を持つアドレス記憶部と、アクセスされた前記主
記憶装置の内容の少なくとも一部を記憶するための記憶
領域を持つデータ記憶部とを有し、前記主記憶装置から
読みだされたデータを一時的に記憶する緩衝記憶装置で
あって、アクセスされた前記主記憶装置の番地が前記ア
ドレス記憶部の全領域を埋めたことを、もしくはアクセ
スされた前記主記憶装置の主記憶の内容が前記データ記
憶部の全領域を埋めたことを知らしめる検出信号を出力
する空検出装置を備えて構成されている。
装置へのリードアクセスに対して、アクセスされた前記
主記憶装置の番地の少なくとも一部を記憶するための記
憶領域を持つアドレス記憶部と、アクセスされた前記主
記憶装置の内容の少なくとも一部を記憶するための記憶
領域を持つデータ記憶部とを有し、前記主記憶装置から
読みだされたデータを一時的に記憶する緩衝記憶装置で
あって、アクセスされた前記主記憶装置の番地が前記ア
ドレス記憶部の全領域を埋めたことを、もしくはアクセ
スされた前記主記憶装置の主記憶の内容が前記データ記
憶部の全領域を埋めたことを知らしめる検出信号を出力
する空検出装置を備えて構成されている。
【００１９】第３の発明に係る緩衝記憶装置は、主記憶
装置へのリードアクセスに対して、アクセスされた前記
主記憶装置の番地の少なくとも一部を記憶するための記
憶領域を持つアドレス記憶部と、アクセスされた前記主
記憶装置の内容の少なくとも一部を記憶するための記憶
領域を持つデータ記憶部とを有し、前記主記憶装置から
読みだされたデータを一時的に記憶する緩衝記憶装置で
あって、前記主記憶装置へのリードアクセスに対して、
アクセスされた前記主記憶装置の番地が前記アドレス記
憶部の記憶している以前にアクセスされた番地の記憶領
域上に、新たに記憶された場合を、もしくは前記アクセ
スされた前記主記憶装置の内容が前記データ記憶部の記
憶している以前にアクセスされた前記主記憶装置の内容
の記憶領域上に、新たに記憶される場合をカウントする
データ排除カウンタを備えて構成されている。
装置へのリードアクセスに対して、アクセスされた前記
主記憶装置の番地の少なくとも一部を記憶するための記
憶領域を持つアドレス記憶部と、アクセスされた前記主
記憶装置の内容の少なくとも一部を記憶するための記憶
領域を持つデータ記憶部とを有し、前記主記憶装置から
読みだされたデータを一時的に記憶する緩衝記憶装置で
あって、前記主記憶装置へのリードアクセスに対して、
アクセスされた前記主記憶装置の番地が前記アドレス記
憶部の記憶している以前にアクセスされた番地の記憶領
域上に、新たに記憶された場合を、もしくは前記アクセ
スされた前記主記憶装置の内容が前記データ記憶部の記
憶している以前にアクセスされた前記主記憶装置の内容
の記憶領域上に、新たに記憶される場合をカウントする
データ排除カウンタを備えて構成されている。
【００２０】第４の発明に係る緩衝記憶装置は、主記憶
装置へのリードアクセスに対して、前記主記憶装置の番
地の一部である第１の部分番地がアクセスされた場合、
前記第１の部分番地の一部である第２の部分番地をｎ個
以上（ｎ≧２）記憶するための記憶領域を持つアドレス
記憶部と、前記第２の部分番地を記憶した前記アドレス
記憶部に対応した記憶領域を持つデータ記憶部と、前記
データ記憶部の情報が有効であるか無効であるかを示す
内容有効記憶部とを有し、前記主記憶装置から読みださ
れたデータを一時的に記憶する緩衝記憶装置であって、
前記リードアクセスに対して、前記内容有効記憶部が示
す有効または無効の指示にしたがって、有効と示された
ｍ個（ｍ≦ｎ）の前記アドレス記憶部、前記データ記憶
部、もしくは前記アドレス記憶部と前記データ記憶部の
両方の記憶領域を稼働させ、少なくとも無効と示された
（ｎ−ｍ）個の前記アドレス記憶部または前記データ記
憶部の記憶領域を稼働させない部分稼働装置を備えて構
成されている。
装置へのリードアクセスに対して、前記主記憶装置の番
地の一部である第１の部分番地がアクセスされた場合、
前記第１の部分番地の一部である第２の部分番地をｎ個
以上（ｎ≧２）記憶するための記憶領域を持つアドレス
記憶部と、前記第２の部分番地を記憶した前記アドレス
記憶部に対応した記憶領域を持つデータ記憶部と、前記
データ記憶部の情報が有効であるか無効であるかを示す
内容有効記憶部とを有し、前記主記憶装置から読みださ
れたデータを一時的に記憶する緩衝記憶装置であって、
前記リードアクセスに対して、前記内容有効記憶部が示
す有効または無効の指示にしたがって、有効と示された
ｍ個（ｍ≦ｎ）の前記アドレス記憶部、前記データ記憶
部、もしくは前記アドレス記憶部と前記データ記憶部の
両方の記憶領域を稼働させ、少なくとも無効と示された
（ｎ−ｍ）個の前記アドレス記憶部または前記データ記
憶部の記憶領域を稼働させない部分稼働装置を備えて構
成されている。
【００２１】第５の発明に係る緩衝記憶装置は、主記憶
装置へのリードアクセスに対して、アクセスされた前記
主記憶装置の番地の少なくとも一部を記憶するための記
憶領域を持つアドレス記憶部と、アクセスされた前記主
記憶装置の内容の少なくとも一部を記憶するための記憶
領域を持つデータ記憶部とを有し、前記主記憶装置から
読みだされたデータを一時的に記憶する緩衝記憶装置で
あって、前記主記憶装置へのリードアクセスの属性情報
を判断し、各リードアクセスに対して属性別に信号を出
力する属性情報判断回路と、前記属性情報判断回路の出
力信号を属性毎にカウントして、カウントした結果を属
性毎に出力する属性カウンタとを備えて構成されてい
る。
装置へのリードアクセスに対して、アクセスされた前記
主記憶装置の番地の少なくとも一部を記憶するための記
憶領域を持つアドレス記憶部と、アクセスされた前記主
記憶装置の内容の少なくとも一部を記憶するための記憶
領域を持つデータ記憶部とを有し、前記主記憶装置から
読みだされたデータを一時的に記憶する緩衝記憶装置で
あって、前記主記憶装置へのリードアクセスの属性情報
を判断し、各リードアクセスに対して属性別に信号を出
力する属性情報判断回路と、前記属性情報判断回路の出
力信号を属性毎にカウントして、カウントした結果を属
性毎に出力する属性カウンタとを備えて構成されてい
る。
【００２２】第６の発明に係る緩衝記憶装置は、主記憶
装置へのリードアクセスに対して、アクセスされた前記
主記憶装置の番地の少なくとも一部を記憶するための記
憶領域を持つアドレス記憶部と、アクセスされた前記主
記憶装置の内容の少なくとも一部を記憶するための記憶
領域を持つデータ記憶部とを有し、前記主記憶装置から
読みだされたデータを一時的に記憶する緩衝記憶装置で
あって、前記データ処理装置のリードアクセス情報中に
前記アドレス記憶部に番地を記憶することを禁止する情
報がある場合、もしくは前記データ記憶部に内容を記憶
することを禁止する情報がある場合、前記情報を検出し
てカウントし、その結果を出力する禁止情報検出回路を
備えて構成されている。
装置へのリードアクセスに対して、アクセスされた前記
主記憶装置の番地の少なくとも一部を記憶するための記
憶領域を持つアドレス記憶部と、アクセスされた前記主
記憶装置の内容の少なくとも一部を記憶するための記憶
領域を持つデータ記憶部とを有し、前記主記憶装置から
読みだされたデータを一時的に記憶する緩衝記憶装置で
あって、前記データ処理装置のリードアクセス情報中に
前記アドレス記憶部に番地を記憶することを禁止する情
報がある場合、もしくは前記データ記憶部に内容を記憶
することを禁止する情報がある場合、前記情報を検出し
てカウントし、その結果を出力する禁止情報検出回路を
備えて構成されている。
【００２３】第７の発明に係る緩衝記憶装置は、データ
処理装置の主記憶装置へのリードアクセスに対して、ア
クセスされた前記主記憶装置の番地の少なくとも一部を
記憶するための記憶領域を持つアドレス記憶部と、アク
セスされた前記主記憶装置の内容の少なくとも一部を記
憶するための記憶領域を持つデータ記憶部とを有し、前
記主記憶装置から読みだされたデータを一時的に記憶す
る緩衝記憶装置であって、前記データ処理装置のライト
アクセスに対して、前記アドレス記憶部にアクセスされ
た前記主記憶装置の番地が存在するかしないかによら
ず、前記データ処理装置のライトアクセスの回数を数
え、その結果を出力するライトカウンタを備えて構成さ
れている。
処理装置の主記憶装置へのリードアクセスに対して、ア
クセスされた前記主記憶装置の番地の少なくとも一部を
記憶するための記憶領域を持つアドレス記憶部と、アク
セスされた前記主記憶装置の内容の少なくとも一部を記
憶するための記憶領域を持つデータ記憶部とを有し、前
記主記憶装置から読みだされたデータを一時的に記憶す
る緩衝記憶装置であって、前記データ処理装置のライト
アクセスに対して、前記アドレス記憶部にアクセスされ
た前記主記憶装置の番地が存在するかしないかによら
ず、前記データ処理装置のライトアクセスの回数を数
え、その結果を出力するライトカウンタを備えて構成さ
れている。
【００２４】第８の発明に係る緩衝記憶装置は、主記憶
装置へのリードアクセスに対して、アクセスされた前記
主記憶装置の番地の少なくとも一部を記憶するための記
憶領域を持つアドレス記憶部と、アクセスされた前記主
記憶装置の内容の少なくとも一部を記憶するための記憶
領域を持つデータ記憶部とを有し、前記主記憶装置への
ライトアクセスの際、前記アドレス記憶部にアクセスさ
れた前記主記憶装置の番地が存在する場合には前記デー
タ記憶部の内容を書換えた後に前記データ記憶部の内容
に基づいて前記主記憶装置の内容を書き換え、前記主記
憶装置から読みだされたデータを一時的に記憶する緩衝
記憶装置であって、前記主記憶装置へのライトアクセス
に際して、前記アドレス記憶部にアクセスされた前記主
記憶装置の番地が存在する場合のみ、前記ライトアクセ
スの回数を数えるライトデータカウンタを備えて構成さ
れている。
装置へのリードアクセスに対して、アクセスされた前記
主記憶装置の番地の少なくとも一部を記憶するための記
憶領域を持つアドレス記憶部と、アクセスされた前記主
記憶装置の内容の少なくとも一部を記憶するための記憶
領域を持つデータ記憶部とを有し、前記主記憶装置への
ライトアクセスの際、前記アドレス記憶部にアクセスさ
れた前記主記憶装置の番地が存在する場合には前記デー
タ記憶部の内容を書換えた後に前記データ記憶部の内容
に基づいて前記主記憶装置の内容を書き換え、前記主記
憶装置から読みだされたデータを一時的に記憶する緩衝
記憶装置であって、前記主記憶装置へのライトアクセス
に際して、前記アドレス記憶部にアクセスされた前記主
記憶装置の番地が存在する場合のみ、前記ライトアクセ
スの回数を数えるライトデータカウンタを備えて構成さ
れている。
【００２５】第９の発明に係る緩衝記憶装置は、主記憶
装置へのリードアクセスに対して、アクセスされた前記
主記憶装置の番地の少なくとも一部を記憶するための記
憶領域を持つアドレス記憶部と、アクセスされた前記主
記憶装置の内容の少なくとも一部を記憶するための記憶
領域を持つデータ記憶部とを有し、前記主記憶装置から
読みだされたデータを一時的に記憶する緩衝記憶装置で
あって、前記アドレス記憶部にアクセスされた前記主記
憶装置の番地を記憶する際に、もしくは前記データ記憶
部にアクセスされた前記主記憶装置の内容を記憶する際
に、前記内容を２進数で表現した場合の１の数が奇数個
か偶数個かのチェックをするための入力チェック回路
と、前記入力チェック回路の結果を記憶するチェック記
憶部と、前記主記憶装置へのアクセスに対して、前記ア
ドレス記憶部からアクセスされた前記主記憶装置の番地
の少なくとも一部を参照する際に、もしくは前記データ
記憶部から前記アクセスされた前記主記憶装置の内容の
写しを参照する際に、前記内容を２進数で表現した場合
の１の数が奇数個か偶数個かのチェックをするための出
力チェック回路と、前記出力チェック回路の結果と前記
チェック記憶部の内部の比較を行い、前記比較の結果に
応じて回数を数えるチェックカウンタとを備えて構成さ
れている。
装置へのリードアクセスに対して、アクセスされた前記
主記憶装置の番地の少なくとも一部を記憶するための記
憶領域を持つアドレス記憶部と、アクセスされた前記主
記憶装置の内容の少なくとも一部を記憶するための記憶
領域を持つデータ記憶部とを有し、前記主記憶装置から
読みだされたデータを一時的に記憶する緩衝記憶装置で
あって、前記アドレス記憶部にアクセスされた前記主記
憶装置の番地を記憶する際に、もしくは前記データ記憶
部にアクセスされた前記主記憶装置の内容を記憶する際
に、前記内容を２進数で表現した場合の１の数が奇数個
か偶数個かのチェックをするための入力チェック回路
と、前記入力チェック回路の結果を記憶するチェック記
憶部と、前記主記憶装置へのアクセスに対して、前記ア
ドレス記憶部からアクセスされた前記主記憶装置の番地
の少なくとも一部を参照する際に、もしくは前記データ
記憶部から前記アクセスされた前記主記憶装置の内容の
写しを参照する際に、前記内容を２進数で表現した場合
の１の数が奇数個か偶数個かのチェックをするための出
力チェック回路と、前記出力チェック回路の結果と前記
チェック記憶部の内部の比較を行い、前記比較の結果に
応じて回数を数えるチェックカウンタとを備えて構成さ
れている。
【００２６】第１０の発明に係る緩衝記憶装置は、主記
憶装置へのリードアクセスに対して、アクセスされた前
記主記憶装置の番地の少なくとも一部を記憶するための
記憶領域を持つ複数の領域よりなるアドレス記憶部と、
アクセスされた前記主記憶装置の内容の少なくとも一部
を記憶するための記憶領域を持つ前記アドレス記憶部の
ブロックに対応する複数のブロックより成るデータ記憶
部とを有し、前記主記憶装置から読みだされたデータを
一時的に記憶する緩衝記憶装置であって、前記アドレス
記憶部の第１のブロックに記憶された番地と、前記アド
レス記憶部の第１のブロックに対応する前記データ記憶
部の第１のブロックに記憶された前記データ記憶部の内
容を前記アドレス記憶部及び前記データ記憶部の第２の
ブロックに記憶するとともに、少なくとも前記アドレス
記憶部の第１のブロックの番地、もしくは前記データ記
憶部の第１のブロックの内容を無効化するマージ回路
と、少なくとも前記アドレス記憶部もしくは前記データ
記憶部の読み出し動作をブロック毎に制御する制御手段
と、を備えて構成されている。
憶装置へのリードアクセスに対して、アクセスされた前
記主記憶装置の番地の少なくとも一部を記憶するための
記憶領域を持つ複数の領域よりなるアドレス記憶部と、
アクセスされた前記主記憶装置の内容の少なくとも一部
を記憶するための記憶領域を持つ前記アドレス記憶部の
ブロックに対応する複数のブロックより成るデータ記憶
部とを有し、前記主記憶装置から読みだされたデータを
一時的に記憶する緩衝記憶装置であって、前記アドレス
記憶部の第１のブロックに記憶された番地と、前記アド
レス記憶部の第１のブロックに対応する前記データ記憶
部の第１のブロックに記憶された前記データ記憶部の内
容を前記アドレス記憶部及び前記データ記憶部の第２の
ブロックに記憶するとともに、少なくとも前記アドレス
記憶部の第１のブロックの番地、もしくは前記データ記
憶部の第１のブロックの内容を無効化するマージ回路
と、少なくとも前記アドレス記憶部もしくは前記データ
記憶部の読み出し動作をブロック毎に制御する制御手段
と、を備えて構成されている。
【００２７】第１１の発明に係る緩衝記憶装置は、主記
憶装置へのリードアクセスに対して、アクセスされた前
記主記憶装置の番地の少なくとも一部を記憶するための
記憶領域を持つアドレス記憶部と、アクセスされた前記
主記憶装置の内容の少なくとも一部を記憶するための記
憶領域を持つデータ記憶部とを有し、前記主記憶装置か
ら読みだされたデータを一時的に記憶する緩衝記憶装置
であって、リードアクセスに対して、アクセスされた前
記主記憶装置の番地が前記アドレス記憶部の記憶してい
る以前にアクセスされた番地の記憶領域上に、新たに記
憶された時、もしくは、アクセスされた前記主記憶装置
の内容が前記データ記憶部の記憶している以前にアクセ
スされた前記主記憶装置の内容の記憶領域上に、新たに
記憶された時、以前にアクセスされた前記主記憶装置の
番地もしくは前記主記憶装置の内容が、記憶領域内に取
り込まれた以外にアクセスされなかったものである場合
にカウントするノンアクセスデータ排除カウンタを備え
て構成されている。
憶装置へのリードアクセスに対して、アクセスされた前
記主記憶装置の番地の少なくとも一部を記憶するための
記憶領域を持つアドレス記憶部と、アクセスされた前記
主記憶装置の内容の少なくとも一部を記憶するための記
憶領域を持つデータ記憶部とを有し、前記主記憶装置か
ら読みだされたデータを一時的に記憶する緩衝記憶装置
であって、リードアクセスに対して、アクセスされた前
記主記憶装置の番地が前記アドレス記憶部の記憶してい
る以前にアクセスされた番地の記憶領域上に、新たに記
憶された時、もしくは、アクセスされた前記主記憶装置
の内容が前記データ記憶部の記憶している以前にアクセ
スされた前記主記憶装置の内容の記憶領域上に、新たに
記憶された時、以前にアクセスされた前記主記憶装置の
番地もしくは前記主記憶装置の内容が、記憶領域内に取
り込まれた以外にアクセスされなかったものである場合
にカウントするノンアクセスデータ排除カウンタを備え
て構成されている。
【００２８】第１２の発明に係る緩衝記憶装置は、主記
憶装置へのリードアクセスに対して、アクセスされた前
記主記憶装置の番地の少なくとも一部を記憶するための
記憶領域を持つアドレス記憶部と、アクセスされた前記
主記憶装置の内容の少なくとも一部を記憶するための記
憶領域を持つデータ記憶部とを有し、前記主記憶装置か
ら読みだされたデータを一時的に記憶する緩衝記憶装置
であって、リードアクセスに対して、アクセスされた前
記主記憶装置の番地もしくは内容が前記アドレス記憶部
の記憶している番地情報もしくは前記データ記憶部が記
憶している内容情報に存在しなかった時、アクセスされ
た前記主記憶装置の番地及び内容を記憶し、新たなアク
セスに対して、アクセスされた前記主記憶装置の番地及
び内容が記憶されていた時に、アクセスされた前記主記
憶装置の前記番地を前記アドレス記憶部に記憶し、前記
アクセスされた主記憶装置の前記内容を前記データ記憶
部に記憶する緩衝バッファを備えて構成されている。
憶装置へのリードアクセスに対して、アクセスされた前
記主記憶装置の番地の少なくとも一部を記憶するための
記憶領域を持つアドレス記憶部と、アクセスされた前記
主記憶装置の内容の少なくとも一部を記憶するための記
憶領域を持つデータ記憶部とを有し、前記主記憶装置か
ら読みだされたデータを一時的に記憶する緩衝記憶装置
であって、リードアクセスに対して、アクセスされた前
記主記憶装置の番地もしくは内容が前記アドレス記憶部
の記憶している番地情報もしくは前記データ記憶部が記
憶している内容情報に存在しなかった時、アクセスされ
た前記主記憶装置の番地及び内容を記憶し、新たなアク
セスに対して、アクセスされた前記主記憶装置の番地及
び内容が記憶されていた時に、アクセスされた前記主記
憶装置の前記番地を前記アドレス記憶部に記憶し、前記
アクセスされた主記憶装置の前記内容を前記データ記憶
部に記憶する緩衝バッファを備えて構成されている。
【００２９】第１３の発明に係る緩衝記憶装置は、主記
憶装置へのリードアクセスに対して、アクセスされた前
記主記憶装置の番地の少なくとも一部を記憶するための
記憶領域を持つアドレス記憶部と、アクセスされた前記
主記憶装置の内容の少なくとも一部を記憶するための記
憶領域を持つデータ記憶部とを有し、前記主記憶装置か
ら読みだされたデータを一時的に記憶する緩衝記憶装置
であって、前記緩衝記憶装置に係るアクセスに対して、
前記アドレス記憶部及び前記データ記憶部の記憶領域の
対応の種類に応じて、前記対応の種類別に回数を数える
カウンタを備え、前記カウンタがカウントした内容に応
じて、前記アクセスに対する前記アドレス記憶部及び前
記データ記憶部の記憶領域の動作の種類を変更する事を
特徴とする。
憶装置へのリードアクセスに対して、アクセスされた前
記主記憶装置の番地の少なくとも一部を記憶するための
記憶領域を持つアドレス記憶部と、アクセスされた前記
主記憶装置の内容の少なくとも一部を記憶するための記
憶領域を持つデータ記憶部とを有し、前記主記憶装置か
ら読みだされたデータを一時的に記憶する緩衝記憶装置
であって、前記緩衝記憶装置に係るアクセスに対して、
前記アドレス記憶部及び前記データ記憶部の記憶領域の
対応の種類に応じて、前記対応の種類別に回数を数える
カウンタを備え、前記カウンタがカウントした内容に応
じて、前記アクセスに対する前記アドレス記憶部及び前
記データ記憶部の記憶領域の動作の種類を変更する事を
特徴とする。
【００３０】
【作用】この発明に係る緩衝記憶装置では、アプリケー
ションに特化した緩衝記憶装置を用いたシステム構築す
るための評価基準を測定する機能を用いてそのシステム
にあった緩衝記憶装置の性能の評価ができる。
ションに特化した緩衝記憶装置を用いたシステム構築す
るための評価基準を測定する機能を用いてそのシステム
にあった緩衝記憶装置の性能の評価ができる。
【００３１】第１の発明におけるデータ数カウンタは、
アドレス記憶部に記憶されているアクセスされた番地の
数、もしくはデータ記憶部に記憶されている主記憶の内
容の数をカウントし、カウントした結果を出力するの
で、アドレス記憶部に記憶されている番地の総数、もし
くはデータ記憶部に記憶されている内容の総数を緩衝記
憶装置の外部より検知することができる。
アドレス記憶部に記憶されているアクセスされた番地の
数、もしくはデータ記憶部に記憶されている主記憶の内
容の数をカウントし、カウントした結果を出力するの
で、アドレス記憶部に記憶されている番地の総数、もし
くはデータ記憶部に記憶されている内容の総数を緩衝記
憶装置の外部より検知することができる。
【００３２】第２の発明における空検出装置は、アクセ
スされた主記憶装置の番地がアドレス記憶部の全領域を
埋めたことを知らしめる検出信号、もしくはアクセスさ
れた前記主記憶装置の主記憶の内容が前記データ記憶部
の全領域を埋めたことを知らしめる検出信号を出力する
ので、アドレス記憶部、もしくはデータ記憶部の全領域
に空の領域がなくなったタイミングを緩衝記憶装置の外
部より検知することができる。
スされた主記憶装置の番地がアドレス記憶部の全領域を
埋めたことを知らしめる検出信号、もしくはアクセスさ
れた前記主記憶装置の主記憶の内容が前記データ記憶部
の全領域を埋めたことを知らしめる検出信号を出力する
ので、アドレス記憶部、もしくはデータ記憶部の全領域
に空の領域がなくなったタイミングを緩衝記憶装置の外
部より検知することができる。
【００３３】第３の発明におけるデータ排除カウンタ
は、リードアクセスに対して、アクセスされた主記憶装
置の番地がアドレス記憶部の記憶している以前にアクセ
スされた番地の記憶領域上に、新たに記憶された場合、
もしくはアクセスされた主記憶装置の内容がデータ記憶
部の記憶している以前にアクセスされた主記憶装置の内
容の記憶領域上に、新たに記憶される場合をカウントす
る。従って、データ排除カウンタにより、アドレス記憶
部の番地もしくはデータ記憶部の内容が書換えられた総
回数を緩衝記憶装置の外部より検知することができる。
は、リードアクセスに対して、アクセスされた主記憶装
置の番地がアドレス記憶部の記憶している以前にアクセ
スされた番地の記憶領域上に、新たに記憶された場合、
もしくはアクセスされた主記憶装置の内容がデータ記憶
部の記憶している以前にアクセスされた主記憶装置の内
容の記憶領域上に、新たに記憶される場合をカウントす
る。従って、データ排除カウンタにより、アドレス記憶
部の番地もしくはデータ記憶部の内容が書換えられた総
回数を緩衝記憶装置の外部より検知することができる。
【００３４】第４の発明における部分稼働装置は、リー
ドアクセスに対して、内容有効記憶部が示す有効または
無効の指示にしたがって、有効と示されたｍ個（ｍ≦
ｎ）のアドレス記憶部、データ記憶部、もしくはアドレ
ス記憶部とデータ記憶部の両方の記憶領域を稼働させ、
少なくとも無効と示された（ｎ−ｍ）個のアドレス記憶
部またはデータ記憶部の記憶領域を稼働させない。従っ
て、部分稼働装置によりアドレス記憶部及びデータ記憶
部の内の不必要な記憶領域を稼働させずにすむ。
ドアクセスに対して、内容有効記憶部が示す有効または
無効の指示にしたがって、有効と示されたｍ個（ｍ≦
ｎ）のアドレス記憶部、データ記憶部、もしくはアドレ
ス記憶部とデータ記憶部の両方の記憶領域を稼働させ、
少なくとも無効と示された（ｎ−ｍ）個のアドレス記憶
部またはデータ記憶部の記憶領域を稼働させない。従っ
て、部分稼働装置によりアドレス記憶部及びデータ記憶
部の内の不必要な記憶領域を稼働させずにすむ。
【００３５】第５の発明における属性情報判断回路は、
主記憶装置へのリードアクセスの属性情報を判断し、各
リードアクセスに対して属性別の信号を属性カウンタに
対して出力する。属性カウンタは、属性情報判断回路の
出力信号を属性毎にカウントして、カウントした結果を
属性毎に出力するので、属性毎のリードアクセス回数を
緩衝記憶装置の外部より検知することができる。
主記憶装置へのリードアクセスの属性情報を判断し、各
リードアクセスに対して属性別の信号を属性カウンタに
対して出力する。属性カウンタは、属性情報判断回路の
出力信号を属性毎にカウントして、カウントした結果を
属性毎に出力するので、属性毎のリードアクセス回数を
緩衝記憶装置の外部より検知することができる。
【００３６】第６の発明における禁止情報検出回路は、
データ処理装置のリードアクセス情報中にアドレス記憶
部に番地を記憶することもしくはデータ記憶部に内容を
記憶することを禁止する情報がある場合、前記情報を検
出してカウントして出力する。従って、アドレス記憶部
に番地を記憶することを禁止する情報もしくはデータ記
憶部に内容を記憶することを禁止する情報の総数を緩衝
記憶装置の外部より検知することができる。
データ処理装置のリードアクセス情報中にアドレス記憶
部に番地を記憶することもしくはデータ記憶部に内容を
記憶することを禁止する情報がある場合、前記情報を検
出してカウントして出力する。従って、アドレス記憶部
に番地を記憶することを禁止する情報もしくはデータ記
憶部に内容を記憶することを禁止する情報の総数を緩衝
記憶装置の外部より検知することができる。
【００３７】第７の発明におけるライトカウンタは、デ
ータ処理装置のライトアクセスの回数を数えて、その結
果を出力するので、データ処理装置が行うライトアクセ
スの総数を緩衝記憶装置の外部より検知することができ
る。
ータ処理装置のライトアクセスの回数を数えて、その結
果を出力するので、データ処理装置が行うライトアクセ
スの総数を緩衝記憶装置の外部より検知することができ
る。
【００３８】第８の発明におけるライトデータカウンタ
は、主記憶装置へのライトアクセスに際して、アドレス
記憶部にアクセスされた主記憶装置の番地が存在する場
合のみ、ライトアクセスの回数を数えて、その結果を出
力するので、ライトアクセスを行った時に緩衝記憶装置
に情報が記憶されていた回数を緩衝記憶装置の外部より
検知することができる。
は、主記憶装置へのライトアクセスに際して、アドレス
記憶部にアクセスされた主記憶装置の番地が存在する場
合のみ、ライトアクセスの回数を数えて、その結果を出
力するので、ライトアクセスを行った時に緩衝記憶装置
に情報が記憶されていた回数を緩衝記憶装置の外部より
検知することができる。
【００３９】第９の発明における入力チェック回路は、
アドレス記憶部にアクセスされた主記憶装置の番地を記
憶する際に、もしくはデータ記憶部にアクセスされた主
記憶装置の内容を記憶する際に、前記内容を２進数で表
現した場合の１の数が奇数個か偶数個かのチェックをす
る。そして、チェック記憶部は入力チェック回路の結果
を記憶する。出力チェック回路は、主記憶装置へのアク
セスに対して、アドレス記憶部からアクセスされた主記
憶装置の番地の少なくとも一部を参照する際に、もしく
はデータ記憶部からアクセスされた主記憶装置の内容の
写しを参照する際に、前記内容を２進数で表現した場合
の１の数が奇数個か偶数個かのチェックをする。そし
て、出力チェック回路がチェックすると、そのチェック
した結果とチェック記憶部の内容の比較を行い、比較の
結果に応じて、例えば出力チェック回路のチェックの結
果とチェック記憶部の内容が一致していなければ、その
回数を数える。そうすることにより、パリティーエラー
の回数が緩衝記憶装置の外部より検知することができ
る。
アドレス記憶部にアクセスされた主記憶装置の番地を記
憶する際に、もしくはデータ記憶部にアクセスされた主
記憶装置の内容を記憶する際に、前記内容を２進数で表
現した場合の１の数が奇数個か偶数個かのチェックをす
る。そして、チェック記憶部は入力チェック回路の結果
を記憶する。出力チェック回路は、主記憶装置へのアク
セスに対して、アドレス記憶部からアクセスされた主記
憶装置の番地の少なくとも一部を参照する際に、もしく
はデータ記憶部からアクセスされた主記憶装置の内容の
写しを参照する際に、前記内容を２進数で表現した場合
の１の数が奇数個か偶数個かのチェックをする。そし
て、出力チェック回路がチェックすると、そのチェック
した結果とチェック記憶部の内容の比較を行い、比較の
結果に応じて、例えば出力チェック回路のチェックの結
果とチェック記憶部の内容が一致していなければ、その
回数を数える。そうすることにより、パリティーエラー
の回数が緩衝記憶装置の外部より検知することができ
る。
【００４０】第１０の発明におけるマージ回路は、アド
レス記憶部の第１のブロックに記憶された番地と、アド
レス記憶部の第１のブロックに対応するデータ記憶部の
第１のブロックに記憶されたデータ記憶部の内容をアド
レス記憶部及びデータ記憶部の第２のブロックに記憶す
るとともに、少なくともアドレス記憶部の第１のブロッ
クの番地、もしくはデータ記憶部の第１のブロックの内
容を無効化する。そして、制御手段は、少なくともアド
レス記憶部もしくはデータ記憶部の読み出し動作をブロ
ック毎に制御するので、必要のないブロックは、制御手
段により動作させないようにすることができる。
レス記憶部の第１のブロックに記憶された番地と、アド
レス記憶部の第１のブロックに対応するデータ記憶部の
第１のブロックに記憶されたデータ記憶部の内容をアド
レス記憶部及びデータ記憶部の第２のブロックに記憶す
るとともに、少なくともアドレス記憶部の第１のブロッ
クの番地、もしくはデータ記憶部の第１のブロックの内
容を無効化する。そして、制御手段は、少なくともアド
レス記憶部もしくはデータ記憶部の読み出し動作をブロ
ック毎に制御するので、必要のないブロックは、制御手
段により動作させないようにすることができる。
【００４１】第１１の発明におけるノンアクセスデータ
排除カウンタは、リードアクセスに対して、アクセスさ
れた主記憶装置の番地がアドレス記憶部の記憶している
以前にアクセスされた番地の記憶領域上に、新たに記憶
された時、もしくは、アクセスされた主記憶装置の内容
がデータ記憶部の記憶している以前にアクセスされた前
記主記憶装置の内容の記憶領域上に、新たに記憶された
時、以前にアクセスされた前記主記憶装置の番地もしく
は前記主記憶装置の内容が、記憶領域内に取り込まれた
時以外にアクセスされなかったものである場合にカウン
トを行うので、ノンアクセスの内容が排除される回数を
緩衝記憶装置の外部より検知することができる。
排除カウンタは、リードアクセスに対して、アクセスさ
れた主記憶装置の番地がアドレス記憶部の記憶している
以前にアクセスされた番地の記憶領域上に、新たに記憶
された時、もしくは、アクセスされた主記憶装置の内容
がデータ記憶部の記憶している以前にアクセスされた前
記主記憶装置の内容の記憶領域上に、新たに記憶された
時、以前にアクセスされた前記主記憶装置の番地もしく
は前記主記憶装置の内容が、記憶領域内に取り込まれた
時以外にアクセスされなかったものである場合にカウン
トを行うので、ノンアクセスの内容が排除される回数を
緩衝記憶装置の外部より検知することができる。
【００４２】第１２の発明における緩衝バッファは、リ
ードアクセスに対して、アクセスされた主記憶装置の番
地がアドレス記憶部の記憶している番地情報に存在しな
かった時、少なくともアクセスされた主記憶装置の番地
を記憶し、新たなアクセスに対して、アクセスされた主
記憶装置の番地が記憶されていた時にのみ、アクセスさ
れた主記憶装置の番地を前記アドレス記憶部に記憶し、
アクセスされた主記憶装置の内容を前記データ記憶部に
記憶するので、アクセス頻度が低いと予想されるデータ
を保持しない。よって、アクセス頻度が高い有効データ
がキャッシュメモリに長く留まることが期待でき、キャ
ッシュヒット率の向上が望める。
ードアクセスに対して、アクセスされた主記憶装置の番
地がアドレス記憶部の記憶している番地情報に存在しな
かった時、少なくともアクセスされた主記憶装置の番地
を記憶し、新たなアクセスに対して、アクセスされた主
記憶装置の番地が記憶されていた時にのみ、アクセスさ
れた主記憶装置の番地を前記アドレス記憶部に記憶し、
アクセスされた主記憶装置の内容を前記データ記憶部に
記憶するので、アクセス頻度が低いと予想されるデータ
を保持しない。よって、アクセス頻度が高い有効データ
がキャッシュメモリに長く留まることが期待でき、キャ
ッシュヒット率の向上が望める。
【００４３】第１３の発明におけるカウンタは、緩衝記
憶装置に係るアクセスに対して、アドレス記憶部及びデ
ータ記憶部の記憶領域の対応の種類に応じて、対応の種
類別に回数を数え、カウンタがカウントした内容に応じ
て、アクセスに対するアドレス記憶部及びデータ記憶部
の記憶領域の動作の種類を変更するので、アドレス記憶
部及びデータ記憶部の記憶領域を、対応の種類のカウン
ト値の比率に沿った割り振りとすることが可能となる。
憶装置に係るアクセスに対して、アドレス記憶部及びデ
ータ記憶部の記憶領域の対応の種類に応じて、対応の種
類別に回数を数え、カウンタがカウントした内容に応じ
て、アクセスに対するアドレス記憶部及びデータ記憶部
の記憶領域の動作の種類を変更するので、アドレス記憶
部及びデータ記憶部の記憶領域を、対応の種類のカウン
ト値の比率に沿った割り振りとすることが可能となる。
【００４４】
【実施例】以下、この発明の第１実施例によるキャッシ
ュメモリを内蔵するデータ処理装置でのキャッシュシス
テムについて説明する。図１はこの発明を実現するため
の最も基本的なキャッシュシステムについて示した図で
ある。図において１はデータ処理装置、２はデータ処理
装置１のメモリアクセスを緩衝するキャッシュメモリ、
３はこのシステムの主記憶装置である主メモリである。
ュメモリを内蔵するデータ処理装置でのキャッシュシス
テムについて説明する。図１はこの発明を実現するため
の最も基本的なキャッシュシステムについて示した図で
ある。図において１はデータ処理装置、２はデータ処理
装置１のメモリアクセスを緩衝するキャッシュメモリ、
３はこのシステムの主記憶装置である主メモリである。
【００４５】次に図１のキャッシュシステムの動作につ
いて図３を用いて説明する。図３は図１で示したデータ
処理装置１内のキャッシュメモリとキャッシュメモリ２
と、主メモリ３の記憶領域内の内容を示す。各々記憶量
は、データ処理装置１が２、キャッシュメモリ２が４、
主メモリ３が８とする。但し、データ処理装置１の内蔵
キャッシュメモリとキャッシュメモリ２は主メモリ３の
番地を記憶する番地記憶領域と、番地に対応する内容を
記憶する内容記憶領域をもつので、［Ｔ＜キャッシュメ
モリの番地＞］と記述した場合はキャッシュメモリの番
地に対して、番地記憶領域に記憶された主メモリ３の番
地をデータとする。そして、［Ｄ＜キャッシュメモリの
番地＞］と記述した場合はキャッシュメモリの番地に対
して内容記憶領域に記憶された、［Ｔ＜キャッシュメモ
リの番地＞］で示された主メモリ３の番地に対応する内
容と表現する。すなわち、記憶すべき主メモリの内容お
よび格納番地は、各々キャッシュメモリ番地によって対
応づけられた内容記憶領域および番地記憶領域に記憶さ
れる。例えば、キャッシュメモリ２の番地＜Ｈ０＞に主
メモリ３の番地＜Ｈ２＞が記憶されていれば、キャッシ
ュメモリ２の番地＜Ｈ０＞の内容は［Ｔ＜Ｈ０＞］＝Ｈ
２，［Ｄ＜Ｈ０＞］＝ｃとなる。
いて図３を用いて説明する。図３は図１で示したデータ
処理装置１内のキャッシュメモリとキャッシュメモリ２
と、主メモリ３の記憶領域内の内容を示す。各々記憶量
は、データ処理装置１が２、キャッシュメモリ２が４、
主メモリ３が８とする。但し、データ処理装置１の内蔵
キャッシュメモリとキャッシュメモリ２は主メモリ３の
番地を記憶する番地記憶領域と、番地に対応する内容を
記憶する内容記憶領域をもつので、［Ｔ＜キャッシュメ
モリの番地＞］と記述した場合はキャッシュメモリの番
地に対して、番地記憶領域に記憶された主メモリ３の番
地をデータとする。そして、［Ｄ＜キャッシュメモリの
番地＞］と記述した場合はキャッシュメモリの番地に対
して内容記憶領域に記憶された、［Ｔ＜キャッシュメモ
リの番地＞］で示された主メモリ３の番地に対応する内
容と表現する。すなわち、記憶すべき主メモリの内容お
よび格納番地は、各々キャッシュメモリ番地によって対
応づけられた内容記憶領域および番地記憶領域に記憶さ
れる。例えば、キャッシュメモリ２の番地＜Ｈ０＞に主
メモリ３の番地＜Ｈ２＞が記憶されていれば、キャッシ
ュメモリ２の番地＜Ｈ０＞の内容は［Ｔ＜Ｈ０＞］＝Ｈ
２，［Ｄ＜Ｈ０＞］＝ｃとなる。
【００４６】記憶領域が図３（ａ）の状態であるとす
る。最初、データ処理装置１内のキャッシュメモリ及び
キャッシュメモリ２には、データが記憶されていない。
データ処理装置１は主メモリ３の番地＜Ｈ０＞で示され
ている内容を読みにいく。キャッシュメモリ２は番地＜
Ｈ０＞でアクセスされたが記憶領域には何も記憶してい
ないので、主メモリ３を番地＜Ｈ０＞でアクセスする。
アクセスされた主メモリ３は番地＜Ｈ０＞に対応する内
容ａを出力する。この時キャッシュメモリ２はキャッシ
ュメモリ２の番地＜Ｈ０＞の番地記憶領域にＨ０を記憶
し、そしてキャッシュメモリ２の番地＜Ｈ０＞の内容記
憶領域に番地記憶領域に記憶した番地の主メモリ３の内
容ａを記憶する。次にキャッシュメモリ２は主メモリ３
の番地＜Ｈ０＞の内容ａをデータ処理装置１に出力する
と共に、主メモリ３に番地＜Ｈ０＞の次の番地＜Ｈ１＞
でアクセスする。そこで主メモリ３はアクセスされた番
地＜Ｈ１＞の内容［＜Ｈ１＞］＝ｂを出力する。キャッ
シュメモリ２はキャッシュメモリ２の番地を記憶する領
域の番地＜Ｈ１＞にＨ１を記憶し、そしてキャッシュメ
モリ２の番地＜Ｈ１＞で記憶した番地の内容を記憶する
領域にｂを記憶する。また、データ処理装置１も、同様
に内蔵キャッシュメモリにデータ処理装置内蔵キャッシ
ュメモリの番地＜Ｈ０＞に［Ｔ＜Ｈ０＞］＝Ｈ０，［Ｄ
＜Ｈ０＞］＝ａを、記憶すると共に、内部で処理を行
う。この時のそれぞれの記憶状態を図３（ｂ）に示す。
る。最初、データ処理装置１内のキャッシュメモリ及び
キャッシュメモリ２には、データが記憶されていない。
データ処理装置１は主メモリ３の番地＜Ｈ０＞で示され
ている内容を読みにいく。キャッシュメモリ２は番地＜
Ｈ０＞でアクセスされたが記憶領域には何も記憶してい
ないので、主メモリ３を番地＜Ｈ０＞でアクセスする。
アクセスされた主メモリ３は番地＜Ｈ０＞に対応する内
容ａを出力する。この時キャッシュメモリ２はキャッシ
ュメモリ２の番地＜Ｈ０＞の番地記憶領域にＨ０を記憶
し、そしてキャッシュメモリ２の番地＜Ｈ０＞の内容記
憶領域に番地記憶領域に記憶した番地の主メモリ３の内
容ａを記憶する。次にキャッシュメモリ２は主メモリ３
の番地＜Ｈ０＞の内容ａをデータ処理装置１に出力する
と共に、主メモリ３に番地＜Ｈ０＞の次の番地＜Ｈ１＞
でアクセスする。そこで主メモリ３はアクセスされた番
地＜Ｈ１＞の内容［＜Ｈ１＞］＝ｂを出力する。キャッ
シュメモリ２はキャッシュメモリ２の番地を記憶する領
域の番地＜Ｈ１＞にＨ１を記憶し、そしてキャッシュメ
モリ２の番地＜Ｈ１＞で記憶した番地の内容を記憶する
領域にｂを記憶する。また、データ処理装置１も、同様
に内蔵キャッシュメモリにデータ処理装置内蔵キャッシ
ュメモリの番地＜Ｈ０＞に［Ｔ＜Ｈ０＞］＝Ｈ０，［Ｄ
＜Ｈ０＞］＝ａを、記憶すると共に、内部で処理を行
う。この時のそれぞれの記憶状態を図３（ｂ）に示す。
【００４７】次に、データ処理装置１は、内蔵キャッシ
ュメモリに［Ｄ＜Ｈ１＞］を持たないので、番地＜Ｈ１
＞でアクセスする。キャッシュメモリ２は、上記の様
に、データをプリフェッチ（あらかじめアクセスされる
だろうと予想されるデータを取り込んで置く事）してい
るので、キャッシュヒットし、［Ｄ＜Ｈ１＞］＝ｂを出
力する。データ処理装置１は、同様に内蔵キャッシュメ
モリに、データ処理装置内蔵キャッシュメモリの番地＜
Ｈ１＞に［Ｔ＜Ｈ１＞］＝Ｈ１、［Ｄ＜Ｈ１＞］＝ｂ
を、記憶すると共に、内部で処理を行なう。図３（ｃ）
の状態になる。
ュメモリに［Ｄ＜Ｈ１＞］を持たないので、番地＜Ｈ１
＞でアクセスする。キャッシュメモリ２は、上記の様
に、データをプリフェッチ（あらかじめアクセスされる
だろうと予想されるデータを取り込んで置く事）してい
るので、キャッシュヒットし、［Ｄ＜Ｈ１＞］＝ｂを出
力する。データ処理装置１は、同様に内蔵キャッシュメ
モリに、データ処理装置内蔵キャッシュメモリの番地＜
Ｈ１＞に［Ｔ＜Ｈ１＞］＝Ｈ１、［Ｄ＜Ｈ１＞］＝ｂ
を、記憶すると共に、内部で処理を行なう。図３（ｃ）
の状態になる。
【００４８】次に、アプリケーションの内容が、番地＜
Ｈ０＞に戻るループ構造になっている時、データ処理装
置は、内蔵キャッシュメモリの番地＜Ｈ０＞に［Ｔ＜Ｈ
０＞］＝Ｈ０を記憶しているので、［Ｄ＜Ｈ０＞］＝ａ
を読み出し処理を続ける。そして、図１のシステムの有
効性を評価するために、キャッシュメモリ２の記憶領域
がどれだけ使用されたか調べると、キャッシュメモリの
番地＜Ｈ０＞，＜Ｈ１＞の２ラインである事が判る。こ
の量は、データ処理装置１の内蔵キャッシュメモリのサ
イズと同じである。このことは、この様なアプリケーシ
ョンにおいて、キャッシュメモリは使用しない方が、性
能を下げずにコストを低減できる。単純にキャッシュヒ
ット率だけで評価すると、ヒット率が低いので、キャッ
シュ容量を増やす様な誤った方向への修正を避けること
ができる。
Ｈ０＞に戻るループ構造になっている時、データ処理装
置は、内蔵キャッシュメモリの番地＜Ｈ０＞に［Ｔ＜Ｈ
０＞］＝Ｈ０を記憶しているので、［Ｄ＜Ｈ０＞］＝ａ
を読み出し処理を続ける。そして、図１のシステムの有
効性を評価するために、キャッシュメモリ２の記憶領域
がどれだけ使用されたか調べると、キャッシュメモリの
番地＜Ｈ０＞，＜Ｈ１＞の２ラインである事が判る。こ
の量は、データ処理装置１の内蔵キャッシュメモリのサ
イズと同じである。このことは、この様なアプリケーシ
ョンにおいて、キャッシュメモリは使用しない方が、性
能を下げずにコストを低減できる。単純にキャッシュヒ
ット率だけで評価すると、ヒット率が低いので、キャッ
シュ容量を増やす様な誤った方向への修正を避けること
ができる。
【００４９】次に、図４においてキャッシュメモリ２の
記憶領域がどれだけ使用されたか調べる方法について説
明する。図４（ａ）において、２は図１で説明したキャ
ッシュメモリ、１１はキャッシュメモリ２内の番地情報
を記憶しておくアドレス記憶部、１２はアドレス記憶部
１１に記憶された番地の内容を記憶しておくデータ記憶
部、１３はデータ記憶部１２に情報が記憶された時にカ
ウントするデータ数カウンタである。データ数を書き込
むためのアップ信号には、既存のアドレス記憶信号を用
いる。また、カウントリセット信号には、既存のアドレ
ス無効化信号を用いる。
記憶領域がどれだけ使用されたか調べる方法について説
明する。図４（ａ）において、２は図１で説明したキャ
ッシュメモリ、１１はキャッシュメモリ２内の番地情報
を記憶しておくアドレス記憶部、１２はアドレス記憶部
１１に記憶された番地の内容を記憶しておくデータ記憶
部、１３はデータ記憶部１２に情報が記憶された時にカ
ウントするデータ数カウンタである。データ数を書き込
むためのアップ信号には、既存のアドレス記憶信号を用
いる。また、カウントリセット信号には、既存のアドレ
ス無効化信号を用いる。
【００５０】次に動作の説明をする。ただし、説明を簡
単にするため、ここではキャッシュメモリの一つの番地
に対して、データ記憶部の内容の記憶できる個数は複数
とせずに１つとする。つまり、図１を用いて説明した様
な動作をする場合、キャッシュメモリ番地＜Ｈ０＞に
［Ｔ＜Ｈ０＞］＝Ｈ０，［Ｄ＜Ｈ０＞］＝ａが記憶され
ると、［Ｃ＜Ｈ０＞］＝１とする。ここで、［Ｃ＜キャ
ッシュメモリの番地＞］と記述した場合はキャッシュメ
モリの番地に対して、［Ｄ＜キャッシュメモリの番地
＞］に情報が書かれている個数を示す。また、［Ｄ＜キ
ャッシュメモリの番地＞］の内容が無効になった時で
も、［Ｃ＜キャッシュメモリの番地＞］の値を減少させ
ない方法も考えられる。
単にするため、ここではキャッシュメモリの一つの番地
に対して、データ記憶部の内容の記憶できる個数は複数
とせずに１つとする。つまり、図１を用いて説明した様
な動作をする場合、キャッシュメモリ番地＜Ｈ０＞に
［Ｔ＜Ｈ０＞］＝Ｈ０，［Ｄ＜Ｈ０＞］＝ａが記憶され
ると、［Ｃ＜Ｈ０＞］＝１とする。ここで、［Ｃ＜キャ
ッシュメモリの番地＞］と記述した場合はキャッシュメ
モリの番地に対して、［Ｄ＜キャッシュメモリの番地
＞］に情報が書かれている個数を示す。また、［Ｄ＜キ
ャッシュメモリの番地＞］の内容が無効になった時で
も、［Ｃ＜キャッシュメモリの番地＞］の値を減少させ
ない方法も考えられる。
【００５１】次に、データ処理装置１からのカウント値
要求に対する動作について説明する。例えば、キャッシ
ュメモリ２が図３（ｂ）に示したような状態のとき、デ
ータ処理装置１はキャッシュメモリ２にキャッシュメモ
リ番地＜Ｈ０＞を出力する。それを受けキャッシュメモ
リ２は、［Ｃ＜Ｈ０＞］の値を出力する。ここでは、１
をデータ処理装置１は受け取る。そして次に、データ処
理装置１はキャッシュメモリ２にキャッシュメモリ番地
＜Ｈ１＞を出力する。それを受けキャッシュメモリ２
は、［Ｃ＜Ｈ１＞］＝１を出力する。次に、データ処理
装置１はキャッシュメモリ２にキャッシュメモリ番地＜
Ｈ２＞を出力する。それを受けキャッシュメモリ２は、
［Ｃ＜Ｈ２＞］＝０を出力する。最後に、データ処理装
置１はキャッシュメモリ２にキャッシュメモリ番地＜Ｈ
３＞を出力する。それを受けキャッシュメモリ２は、
［Ｃ＜Ｈ３＞］＝０を出力する。その結果、データ処理
装置１は１＋１＋０＋０＝２と判断できる。
要求に対する動作について説明する。例えば、キャッシ
ュメモリ２が図３（ｂ）に示したような状態のとき、デ
ータ処理装置１はキャッシュメモリ２にキャッシュメモ
リ番地＜Ｈ０＞を出力する。それを受けキャッシュメモ
リ２は、［Ｃ＜Ｈ０＞］の値を出力する。ここでは、１
をデータ処理装置１は受け取る。そして次に、データ処
理装置１はキャッシュメモリ２にキャッシュメモリ番地
＜Ｈ１＞を出力する。それを受けキャッシュメモリ２
は、［Ｃ＜Ｈ１＞］＝１を出力する。次に、データ処理
装置１はキャッシュメモリ２にキャッシュメモリ番地＜
Ｈ２＞を出力する。それを受けキャッシュメモリ２は、
［Ｃ＜Ｈ２＞］＝０を出力する。最後に、データ処理装
置１はキャッシュメモリ２にキャッシュメモリ番地＜Ｈ
３＞を出力する。それを受けキャッシュメモリ２は、
［Ｃ＜Ｈ３＞］＝０を出力する。その結果、データ処理
装置１は１＋１＋０＋０＝２と判断できる。
【００５２】なお、データが複数の場合の一例を図４
（ｂ）に示す。図４（ｂ）において、２は図１で説明し
たキャッシュメモリ、１１ａ，１１ｂはキャッシュメモ
リ２内の番地情報を記憶しておくアドレス記憶部、１２
ａ，１２ｂはアドレス記憶部１１に記憶された番地の内
容を記憶しておくデータ記憶部、１３はデータ記憶部１
２に情報が記憶された時にカウントするデータ数カウン
タ、１４ａ，１４ｂはデータ記憶部１２ａ，１２ｂに記
憶された情報が有効であるか、無効であるかを示す有効
ビットである。この場合、複数データごとに有効ビット
が設けられ、この有効ビットはアドレス記憶部１１ａ，
１１ｂへの書き込み動作によりセット“Ｈ”され、アド
レス記憶部無効化信号（キャッシュメモリ内部で生成）
によりリセット“Ｌ”される。ここでデータ数のカウン
トアップ信号は、データ記憶部書き込み信号と有効ビッ
トの論理積により作成される。また、ダウン信号は、ア
ドレス記憶部無効化信号と有効ビットの論理積により作
成される。
（ｂ）に示す。図４（ｂ）において、２は図１で説明し
たキャッシュメモリ、１１ａ，１１ｂはキャッシュメモ
リ２内の番地情報を記憶しておくアドレス記憶部、１２
ａ，１２ｂはアドレス記憶部１１に記憶された番地の内
容を記憶しておくデータ記憶部、１３はデータ記憶部１
２に情報が記憶された時にカウントするデータ数カウン
タ、１４ａ，１４ｂはデータ記憶部１２ａ，１２ｂに記
憶された情報が有効であるか、無効であるかを示す有効
ビットである。この場合、複数データごとに有効ビット
が設けられ、この有効ビットはアドレス記憶部１１ａ，
１１ｂへの書き込み動作によりセット“Ｈ”され、アド
レス記憶部無効化信号（キャッシュメモリ内部で生成）
によりリセット“Ｌ”される。ここでデータ数のカウン
トアップ信号は、データ記憶部書き込み信号と有効ビッ
トの論理積により作成される。また、ダウン信号は、ア
ドレス記憶部無効化信号と有効ビットの論理積により作
成される。
【００５３】次に、この発明の第２実施例によるデータ
数をカウントするためのカウンタが１つの場合のキャッ
シュメモリについて図５を用いて説明する。図におい
て、２は図１で説明したキャッシュメモリ、１１はキャ
ッシュメモリ２内の番地情報を記憶しておくアドレス記
憶部、１２はアドレス記憶部１１に記憶された番地の内
容を記憶しておくデータ記憶部、１４はデータ記憶部１
２に記憶されていた情報が有効であるか、無効であるか
を示す有効ビット、１３は有効ビット１４がセットされ
たことをカウントするデータ数カウンタである。
数をカウントするためのカウンタが１つの場合のキャッ
シュメモリについて図５を用いて説明する。図におい
て、２は図１で説明したキャッシュメモリ、１１はキャ
ッシュメモリ２内の番地情報を記憶しておくアドレス記
憶部、１２はアドレス記憶部１１に記憶された番地の内
容を記憶しておくデータ記憶部、１４はデータ記憶部１
２に記憶されていた情報が有効であるか、無効であるか
を示す有効ビット、１３は有効ビット１４がセットされ
たことをカウントするデータ数カウンタである。
【００５４】次に図に示すキャッシュメモリ２の動作を
説明する。図１を用いて説明した様な動作をする場合、
キャッシュメモリ番地＜Ｈ０＞にアドレス記憶部１１で
［Ｔ＜Ｈ０＞］＝Ｈ０，データ記憶部１２で［Ｄ＜Ｈ０
＞］＝ａを記憶されると、有効ビット１４で［Ｖ＜Ｈ０
＞］＝１とする。ここで、［Ｖ＜キャッシュメモリの番
地＞］と記述した場合はキャッシュメモリの番地に対し
て、［Ｄ＜キャッシュメモリの番地＞］の情報に対する
［Ｔ＜キャッシュメモリの番地＞］が有効であるか否か
を示し、“１”の時は有効、“０”の時は無効である事
を示す。そしてこの時、有効ビット１４が“１”になっ
たのでデータ数カウンタ１３で［Ｃ］の値を“１”増や
す。その結果データ数カウンタ１３［Ｃ］＝１となる。
次に、キャッシュメモリ番地＜Ｈ１＞にアドレス記憶部
１１で［Ｔ＜Ｈ１＞］＝Ｈ１，データ記憶部１２で［Ｄ
＜Ｈ１＞］＝ｂを記憶されると、有効ビット１４で［Ｖ
＜Ｈ１＞］＝１とする。そして有効ビット１４が“１”
になったので、データ数カウンタ１３で［Ｃ］の値を
“１”増やす。その結果データ数カウンタ１３［Ｃ］＝
２となる。ここで、図１の説明にはなかったが、データ
処理装置１が、番地＜Ｈ０＞に“Ａ”という情報を主メ
モリ３にライトアクセスした場合、キャッシュメモリ２
は、アドレス記憶部１１の［Ｔ＜Ｈ０＞］＝Ｈ０によ
り、キャッシュヒットするので、データ記憶部１２の
［Ｄ＜Ｈ０＞］にＡを記憶して、［Ｄ＜Ｈ０＞］＝Ａと
する。しかしここでは、有効ビット１４が［Ｖ＜Ｈ０
＞］＝０から１になっていないので、データ数カウンタ
１３のカウント数は変わらず［Ｃ］＝２である。次に、
データ処理装置１からのカウント要求に対して、キャッ
シュメモリ２は、データ数カウンタ１３の内容“２”を
出力する。
説明する。図１を用いて説明した様な動作をする場合、
キャッシュメモリ番地＜Ｈ０＞にアドレス記憶部１１で
［Ｔ＜Ｈ０＞］＝Ｈ０，データ記憶部１２で［Ｄ＜Ｈ０
＞］＝ａを記憶されると、有効ビット１４で［Ｖ＜Ｈ０
＞］＝１とする。ここで、［Ｖ＜キャッシュメモリの番
地＞］と記述した場合はキャッシュメモリの番地に対し
て、［Ｄ＜キャッシュメモリの番地＞］の情報に対する
［Ｔ＜キャッシュメモリの番地＞］が有効であるか否か
を示し、“１”の時は有効、“０”の時は無効である事
を示す。そしてこの時、有効ビット１４が“１”になっ
たのでデータ数カウンタ１３で［Ｃ］の値を“１”増や
す。その結果データ数カウンタ１３［Ｃ］＝１となる。
次に、キャッシュメモリ番地＜Ｈ１＞にアドレス記憶部
１１で［Ｔ＜Ｈ１＞］＝Ｈ１，データ記憶部１２で［Ｄ
＜Ｈ１＞］＝ｂを記憶されると、有効ビット１４で［Ｖ
＜Ｈ１＞］＝１とする。そして有効ビット１４が“１”
になったので、データ数カウンタ１３で［Ｃ］の値を
“１”増やす。その結果データ数カウンタ１３［Ｃ］＝
２となる。ここで、図１の説明にはなかったが、データ
処理装置１が、番地＜Ｈ０＞に“Ａ”という情報を主メ
モリ３にライトアクセスした場合、キャッシュメモリ２
は、アドレス記憶部１１の［Ｔ＜Ｈ０＞］＝Ｈ０によ
り、キャッシュヒットするので、データ記憶部１２の
［Ｄ＜Ｈ０＞］にＡを記憶して、［Ｄ＜Ｈ０＞］＝Ａと
する。しかしここでは、有効ビット１４が［Ｖ＜Ｈ０
＞］＝０から１になっていないので、データ数カウンタ
１３のカウント数は変わらず［Ｃ］＝２である。次に、
データ処理装置１からのカウント要求に対して、キャッ
シュメモリ２は、データ数カウンタ１３の内容“２”を
出力する。
【００５５】次に、図５で示したデータ数カウンタ１３
の一例を図６で示す。図６において、１３は図５で示す
データ数カウンタ１３、１３１はデータ数カウンタ１３
の構成要素であるアップダウンカウンタ、１３２はデー
タ数カウンタ１３の構成要素であるピークカウンタ、１
３３はアップダウンカウンタ１３１の１ビットを示すア
ップダウンカウンタセル、１３４はピークカウンタ１３
２の１ビットを示すピークカウンタセル、１３５はアッ
プダウンカウンタ１３１とピークカウンタ１３２とに接
続されたカウントアップ要求を示すアップ信号、１３６
はアップダウンカウンタ１３１に接続されたカウントダ
ウン要求を示すダウン信号、１０５はアップダウンカウ
ンタ１３１とピークカウンタ１３２とに接続されカウン
タの内容をクリアにする要求を示すリセット信号、１０
６はキャッシュ内部データバス、１３７はキャッシュ内
部データバス１０６へのアップダウンカウンタ１３１の
内容出力要求を示すアップダウンカウンタリード信号、
１３８はキャッシュ内部データバス１０６へのピークカ
ウンタ１３２の内容出力要求を示すピークカウンタリー
ド信号である。ここでアップ信号１３５は、既存のアド
レス記憶部書き込み信号と有効ビットの情報との論理積
をとることで生成される。また、ダウン信号１３６は、
既存のアドレス記憶部無効化信号と有効ビットの情報と
の論理積をとることで生成される。
の一例を図６で示す。図６において、１３は図５で示す
データ数カウンタ１３、１３１はデータ数カウンタ１３
の構成要素であるアップダウンカウンタ、１３２はデー
タ数カウンタ１３の構成要素であるピークカウンタ、１
３３はアップダウンカウンタ１３１の１ビットを示すア
ップダウンカウンタセル、１３４はピークカウンタ１３
２の１ビットを示すピークカウンタセル、１３５はアッ
プダウンカウンタ１３１とピークカウンタ１３２とに接
続されたカウントアップ要求を示すアップ信号、１３６
はアップダウンカウンタ１３１に接続されたカウントダ
ウン要求を示すダウン信号、１０５はアップダウンカウ
ンタ１３１とピークカウンタ１３２とに接続されカウン
タの内容をクリアにする要求を示すリセット信号、１０
６はキャッシュ内部データバス、１３７はキャッシュ内
部データバス１０６へのアップダウンカウンタ１３１の
内容出力要求を示すアップダウンカウンタリード信号、
１３８はキャッシュ内部データバス１０６へのピークカ
ウンタ１３２の内容出力要求を示すピークカウンタリー
ド信号である。ここでアップ信号１３５は、既存のアド
レス記憶部書き込み信号と有効ビットの情報との論理積
をとることで生成される。また、ダウン信号１３６は、
既存のアドレス記憶部無効化信号と有効ビットの情報と
の論理積をとることで生成される。
【００５６】次に、図の動作について説明する。まずデ
ータ数カウンタ１３の内容をクリアするために、リセッ
ト信号１０５でリセット要求をだし、それぞれアップダ
ウンカウンタ１３１とピークカウンタ１３２の内容を０
とする。ここで、［ＣＵ］と記述した場合はアップダウ
ンカウンタ１３１に対して、［ＣＰ］と記述した場合は
ピークカウンタ１３２に対しての内容を示し、添え字
ａ，ｂ，ｃがある場合は、それぞれのアップダウンカウ
ンタセル１３３とピークカウンタセル１３４のそれぞれ
一つ一つの内容を示す。つまりリセット信号１０５がア
クティブになると、［ＣＵａ］＝０，［ＣＵｂ］＝０，
［ＣＵｃ］＝０，［ＣＰａ］＝０，［ＣＰｂ］＝０，
［ＣＰｃ］＝０となる。次に、カウントアップ要求があ
り、アップ信号１３５がアクティブになるとアップダウ
ンカウンタセル１３３ａとピークカウンタセル１３４ａ
はカウントアップされ［ＣＵａ］＝１，［ＣＰａ］＝１
となり、アップダウンカウンタ１３１とピークカウンタ
１３２は［ＣＵ］＝１，［ＣＰ］＝１となる。次に、カ
ウントアップ要求があり、アップ信号１３５がアクティ
ブになるとアップダウンカウンタセル１３３ａとピーク
カウンタセル１３４ａはカウントアップされ［ＣＵａ］
＝０、［ＣＰａ］＝０となり、桁上がりが起こり、［Ｃ
Ｕｂ］＝１、［ＣＰｂ］＝１となる。そしてアップダウ
ンカウンタ１３１とピークカウンタ１３２は［ＣＵ］＝
２、［ＣＰ］＝２となる。次にカウントダウン要求があ
り、ダウン信号１３６がアクティブになるとアップダウ
ンカウンタセル１３３ａはカウントダウンされ［ＣＵ
ａ］＝１となり、桁下がりが起こり、［ＣＵｂ］＝０と
なる。そしてアップダウンカウンタ１３１は［ＣＵ］＝
１となる。次にカウントダウン要求があり、ダウン信号
１３６がアクティブになるとアップダウンカウンタセル
１３３ａはカウントダウンされ［ＣＵａ］＝０となり、
アップダウンカウンタ１３１は［ＣＵ］＝０となる。次
に、カウントアップ要求があり、アップ信号１３５がア
クティブになるとアップダウンカウンタセル１３３ａは
カウントアップされ［ＣＵａ］＝１となり、アップダウ
ンカウンタ１３１は［ＣＵ］＝１となる。しかし、ピー
クカウンタセル１３４ａはアップダウンカウンタ１３１
の内容が、ピークカウンタ１３２の内容より小さく、
［ＣＵ］＜［ＣＰ］となっているので、ピークカウンタ
１３２は［ＣＰ］＝２のままである。
ータ数カウンタ１３の内容をクリアするために、リセッ
ト信号１０５でリセット要求をだし、それぞれアップダ
ウンカウンタ１３１とピークカウンタ１３２の内容を０
とする。ここで、［ＣＵ］と記述した場合はアップダウ
ンカウンタ１３１に対して、［ＣＰ］と記述した場合は
ピークカウンタ１３２に対しての内容を示し、添え字
ａ，ｂ，ｃがある場合は、それぞれのアップダウンカウ
ンタセル１３３とピークカウンタセル１３４のそれぞれ
一つ一つの内容を示す。つまりリセット信号１０５がア
クティブになると、［ＣＵａ］＝０，［ＣＵｂ］＝０，
［ＣＵｃ］＝０，［ＣＰａ］＝０，［ＣＰｂ］＝０，
［ＣＰｃ］＝０となる。次に、カウントアップ要求があ
り、アップ信号１３５がアクティブになるとアップダウ
ンカウンタセル１３３ａとピークカウンタセル１３４ａ
はカウントアップされ［ＣＵａ］＝１，［ＣＰａ］＝１
となり、アップダウンカウンタ１３１とピークカウンタ
１３２は［ＣＵ］＝１，［ＣＰ］＝１となる。次に、カ
ウントアップ要求があり、アップ信号１３５がアクティ
ブになるとアップダウンカウンタセル１３３ａとピーク
カウンタセル１３４ａはカウントアップされ［ＣＵａ］
＝０、［ＣＰａ］＝０となり、桁上がりが起こり、［Ｃ
Ｕｂ］＝１、［ＣＰｂ］＝１となる。そしてアップダウ
ンカウンタ１３１とピークカウンタ１３２は［ＣＵ］＝
２、［ＣＰ］＝２となる。次にカウントダウン要求があ
り、ダウン信号１３６がアクティブになるとアップダウ
ンカウンタセル１３３ａはカウントダウンされ［ＣＵ
ａ］＝１となり、桁下がりが起こり、［ＣＵｂ］＝０と
なる。そしてアップダウンカウンタ１３１は［ＣＵ］＝
１となる。次にカウントダウン要求があり、ダウン信号
１３６がアクティブになるとアップダウンカウンタセル
１３３ａはカウントダウンされ［ＣＵａ］＝０となり、
アップダウンカウンタ１３１は［ＣＵ］＝０となる。次
に、カウントアップ要求があり、アップ信号１３５がア
クティブになるとアップダウンカウンタセル１３３ａは
カウントアップされ［ＣＵａ］＝１となり、アップダウ
ンカウンタ１３１は［ＣＵ］＝１となる。しかし、ピー
クカウンタセル１３４ａはアップダウンカウンタ１３１
の内容が、ピークカウンタ１３２の内容より小さく、
［ＣＵ］＜［ＣＰ］となっているので、ピークカウンタ
１３２は［ＣＰ］＝２のままである。
【００５７】次に、アップダウンカウンタリード信号１
３７がアクティブになると、アップダウンカウンタ１３
１の内容［ＣＵ］＝１がキャッシュ内部データバス１０
６に出力される。また、ピークカウンタリード信号１３
８がアクティブになると、ピークカウンタ１３２の内容
［ＣＰ］＝２がキャッシュ内部データバス１０６に出力
される。以上の様に、有効ビット１４が［Ｖ］＝１→０
になる事を考慮したデータ数カウンタを備えたキャッシ
ュメモリを示した。
３７がアクティブになると、アップダウンカウンタ１３
１の内容［ＣＵ］＝１がキャッシュ内部データバス１０
６に出力される。また、ピークカウンタリード信号１３
８がアクティブになると、ピークカウンタ１３２の内容
［ＣＰ］＝２がキャッシュ内部データバス１０６に出力
される。以上の様に、有効ビット１４が［Ｖ］＝１→０
になる事を考慮したデータ数カウンタを備えたキャッシ
ュメモリを示した。
【００５８】次に、第１実施例で示した様なシステムに
おいて、カウンタのオーバーフロー（アドレス記憶部１
１もしくはデータ記憶部１２が全て有効になった場合を
指す）に対して、検出する機能を有するこの発明の第３
実施例によるキャッシュメモリについて説明する。ま
ず、カウンタのオーバーフロー検出機能を持ったキャッ
シュメモリを含むキャッシュメモリについて説明する。
図１はこの発明を実現するための最も基本的なキャッシ
ュメモリについて示した図である。図において１はデー
タ処理装置、２はデータ処理装置１のメモリアクセスを
緩衝するキャッシュメモリ、３はこのシステムの主記憶
装置である主メモリである。
おいて、カウンタのオーバーフロー（アドレス記憶部１
１もしくはデータ記憶部１２が全て有効になった場合を
指す）に対して、検出する機能を有するこの発明の第３
実施例によるキャッシュメモリについて説明する。ま
ず、カウンタのオーバーフロー検出機能を持ったキャッ
シュメモリを含むキャッシュメモリについて説明する。
図１はこの発明を実現するための最も基本的なキャッシ
ュメモリについて示した図である。図において１はデー
タ処理装置、２はデータ処理装置１のメモリアクセスを
緩衝するキャッシュメモリ、３はこのシステムの主記憶
装置である主メモリである。
【００５９】次に図１に示したシステムの動作について
説明する。データ処理装置１は主メモリ３に情報を取り
に行く。この時緩衝記憶装置であるキャッシュメモリ２
は、データ処理装置１のアクセスした番地のデータが存
在する時は、主メモリ３に代わって、情報を出力する。
しかし、キャッシュメモリ２がキャッシュミスを起こし
た場合は、主メモリ３にデータを取りに行き、記憶す
る。この時、データ数カウント装置を１つカウントす
る。この様にキャッシュミスをキャッシュメモリ２で記
憶できる容量分だけ起こすと、データ処理装置１へ割り
込み等で知らせる。この様に割り込み信号が出力される
タイミングにより、アプリケーションのどの部分で、キ
ャッシュメモリがオーバーフローしたか判断でき、あと
どれくらいの容量がキャッシュメモリに必要か判断でき
る。
説明する。データ処理装置１は主メモリ３に情報を取り
に行く。この時緩衝記憶装置であるキャッシュメモリ２
は、データ処理装置１のアクセスした番地のデータが存
在する時は、主メモリ３に代わって、情報を出力する。
しかし、キャッシュメモリ２がキャッシュミスを起こし
た場合は、主メモリ３にデータを取りに行き、記憶す
る。この時、データ数カウント装置を１つカウントす
る。この様にキャッシュミスをキャッシュメモリ２で記
憶できる容量分だけ起こすと、データ処理装置１へ割り
込み等で知らせる。この様に割り込み信号が出力される
タイミングにより、アプリケーションのどの部分で、キ
ャッシュメモリがオーバーフローしたか判断でき、あと
どれくらいの容量がキャッシュメモリに必要か判断でき
る。
【００６０】次に、割込みを発生する回路を有する図５
に示した様な構成のキャッシュメモリ２において、図７
を用いて説明する。図において、１３は図５で示すデー
タ数カウンタ、１３１はデータ数カウンタ１３の構成要
素であるアップカウンタ、１３３ａ〜１３３ｃはアップ
カウンタ１３１の１ビットを示すアップカウンタセル、
１３５はアップカウンタ１３１に接続されたカウントア
ップ要求を示すアップ信号、１０５はアップカウンタ１
３１に接続されカウンタの内容をクリアにする要求を示
すリセット信号、１３９は、アドレス記憶部１１が全て
記憶されたことを検出した結果を示すフル信号である。
に示した様な構成のキャッシュメモリ２において、図７
を用いて説明する。図において、１３は図５で示すデー
タ数カウンタ、１３１はデータ数カウンタ１３の構成要
素であるアップカウンタ、１３３ａ〜１３３ｃはアップ
カウンタ１３１の１ビットを示すアップカウンタセル、
１３５はアップカウンタ１３１に接続されたカウントア
ップ要求を示すアップ信号、１０５はアップカウンタ１
３１に接続されカウンタの内容をクリアにする要求を示
すリセット信号、１３９は、アドレス記憶部１１が全て
記憶されたことを検出した結果を示すフル信号である。
【００６１】次に、図の動作について説明する。まずデ
ータ数カウンタ１３の内容をクリアするために、リセッ
ト信号１０５でリセット要求をだし、アップカウンタ１
３１の内容を０とする。次にカウントアップ要求がで
て、アップ信号１３５がアクティブになると、アップカ
ウンタセル１３３ａが［ＣＵａ］＝１となり、アップカ
ウンタ１３１は［ＣＵ］＝１となる。次にカウントアッ
プ要求が出て、アップ信号１３５がアクティブになる
と、アップカウンタセル１３３ａ〜１３３ｂが［ＣＵ
ａ］＝０、［ＣＵｂ］＝１となる。よってアップカウン
タ１３１は［ＣＵ］＝２となる。そして次に、カウント
アップ要求がでて、アップ信号１３５がアクティブにな
ると、アップカウンタセル１３３ａが［ＣＵａ］＝１と
なる。よってアップカウンタ１３１は［ＣＵ］＝３とな
る。そして最後に、カウントアップ要求がでて、アップ
信号１３５がアクティブになると、アップカウンタセル
１３３ａ〜１３３ｃが［ＣＵａ］＝０、［ＣＵｂ］＝
０、［ＣＵｃ］＝１なる。そのためフル信号１３９がア
クティブになり、データ処理装置１に割込みとして知ら
せる。この時アップカウンタ１３１は［ＣＵ］＝４とな
り、図５に示したキャッシュメモリ２のアドレス記憶部
１１の全記憶領域にデータが格納されたことになる。
ータ数カウンタ１３の内容をクリアするために、リセッ
ト信号１０５でリセット要求をだし、アップカウンタ１
３１の内容を０とする。次にカウントアップ要求がで
て、アップ信号１３５がアクティブになると、アップカ
ウンタセル１３３ａが［ＣＵａ］＝１となり、アップカ
ウンタ１３１は［ＣＵ］＝１となる。次にカウントアッ
プ要求が出て、アップ信号１３５がアクティブになる
と、アップカウンタセル１３３ａ〜１３３ｂが［ＣＵ
ａ］＝０、［ＣＵｂ］＝１となる。よってアップカウン
タ１３１は［ＣＵ］＝２となる。そして次に、カウント
アップ要求がでて、アップ信号１３５がアクティブにな
ると、アップカウンタセル１３３ａが［ＣＵａ］＝１と
なる。よってアップカウンタ１３１は［ＣＵ］＝３とな
る。そして最後に、カウントアップ要求がでて、アップ
信号１３５がアクティブになると、アップカウンタセル
１３３ａ〜１３３ｃが［ＣＵａ］＝０、［ＣＵｂ］＝
０、［ＣＵｃ］＝１なる。そのためフル信号１３９がア
クティブになり、データ処理装置１に割込みとして知ら
せる。この時アップカウンタ１３１は［ＣＵ］＝４とな
り、図５に示したキャッシュメモリ２のアドレス記憶部
１１の全記憶領域にデータが格納されたことになる。
【００６２】次に、この発明の第４実施例によるアドレ
ス記憶部１１の全記憶領域にデータが格納されたことの
みを検出し、データ数をカウントしないキャッシュメモ
リについて図８を用いて説明する。図において、１４は
図５で記述した有効ビット、２２は有効ビット１４と接
続された空検出回路である。空検出回路２２は第１の端
子を電源に接続された抵抗２２ｅと、第１の端子が抵抗
２２ｅの第２の端子と接続され、入力端子を有効ビット
１４ａと接続された第１のトランジスタ２２ａと、第１
の端子が第１のトランジスタ２２ａの第２の端子と接続
され、入力端子を有効ビット１４ｂと接続された第２の
トランジスタ２２ｂと、第１の端子が第２のトランジス
タ２２ｂの第２の端子と接続され、入力端子を有効ビッ
ト１４ｃと接続された第３のトランジスタ２２ｃと、第
１の端子が第３のトランジスタ２２ｃの第２の端子と接
続され、入力端子を有効ビット１４ｄと接続され、第２
の端子が接地された第４のトランジスタ２２ｄと、入力
を第１のトランジスタ２２ａの第１の端子と接続され出
力をフル信号１３９とするインバータ２２ｆとからな
る。１０５は有効ビット１４の内容をクリアーするリセ
ット信号、１３９は空検出回路２２の検出結果であるフ
ル信号である。
ス記憶部１１の全記憶領域にデータが格納されたことの
みを検出し、データ数をカウントしないキャッシュメモ
リについて図８を用いて説明する。図において、１４は
図５で記述した有効ビット、２２は有効ビット１４と接
続された空検出回路である。空検出回路２２は第１の端
子を電源に接続された抵抗２２ｅと、第１の端子が抵抗
２２ｅの第２の端子と接続され、入力端子を有効ビット
１４ａと接続された第１のトランジスタ２２ａと、第１
の端子が第１のトランジスタ２２ａの第２の端子と接続
され、入力端子を有効ビット１４ｂと接続された第２の
トランジスタ２２ｂと、第１の端子が第２のトランジス
タ２２ｂの第２の端子と接続され、入力端子を有効ビッ
ト１４ｃと接続された第３のトランジスタ２２ｃと、第
１の端子が第３のトランジスタ２２ｃの第２の端子と接
続され、入力端子を有効ビット１４ｄと接続され、第２
の端子が接地された第４のトランジスタ２２ｄと、入力
を第１のトランジスタ２２ａの第１の端子と接続され出
力をフル信号１３９とするインバータ２２ｆとからな
る。１０５は有効ビット１４の内容をクリアーするリセ
ット信号、１３９は空検出回路２２の検出結果であるフ
ル信号である。
【００６３】次に、動作について説明する。リセット信
号１０５をアクティブにする事によって有効ビット１４
の内容をすべて０とする。この状態で、空検出回路２２
の各トランジスタ２２ａ〜２２ｄの入力端子は０が印加
された状態となり、トランジスタ２２ａ〜２２ｄはＯＦ
Ｆ状態になる。その結果、空検出回路２２の抵抗２２ｅ
の第２の端子は電源電圧と同じになり、インバータ２２
ｆの出力は０となる。その結果、空検出回路２２の出力
であるフル信号１３９は、０となり、ノンアクティブと
なる。次に、アドレス記憶部１１で情報が記憶された場
合、例えば［Ｔ＜Ｈ０＞］＝Ｈ０となると、有効ビット
１４が［Ｖ＜Ｈ０＞］＝１となり、空検出回路２２のト
ランジスタ２２ａは入力端子に１が印加され、ＯＮ状態
になる。しかし、空検出回路２２の残りのトランジスタ
２２ｂ〜ｄはＯＦＦ状態なので、結果的にフル信号１３
９は０で、ノンアクティブ状態である。次に、アドレス
記憶部１１が全て情報を記憶した場合、有効ビット１４
は、［Ｖ＜Ｈ０＞］＝１，［Ｖ＜Ｈ１＞］＝１，［Ｖ＜
Ｈ２＞］＝１，［Ｖ＜Ｈ３＞］＝１となる。そして空検
出回路２２の全トランジスタ２２ａ〜ｄの入力端子に１
が印加されるので、全トランジスタ２２ａ〜２２ｄはＯ
Ｎとなる。その結果、インバータ２２ｆは１を出力す
る。そして、フル信号１３９は１となり、アクティブ状
態になる。
号１０５をアクティブにする事によって有効ビット１４
の内容をすべて０とする。この状態で、空検出回路２２
の各トランジスタ２２ａ〜２２ｄの入力端子は０が印加
された状態となり、トランジスタ２２ａ〜２２ｄはＯＦ
Ｆ状態になる。その結果、空検出回路２２の抵抗２２ｅ
の第２の端子は電源電圧と同じになり、インバータ２２
ｆの出力は０となる。その結果、空検出回路２２の出力
であるフル信号１３９は、０となり、ノンアクティブと
なる。次に、アドレス記憶部１１で情報が記憶された場
合、例えば［Ｔ＜Ｈ０＞］＝Ｈ０となると、有効ビット
１４が［Ｖ＜Ｈ０＞］＝１となり、空検出回路２２のト
ランジスタ２２ａは入力端子に１が印加され、ＯＮ状態
になる。しかし、空検出回路２２の残りのトランジスタ
２２ｂ〜ｄはＯＦＦ状態なので、結果的にフル信号１３
９は０で、ノンアクティブ状態である。次に、アドレス
記憶部１１が全て情報を記憶した場合、有効ビット１４
は、［Ｖ＜Ｈ０＞］＝１，［Ｖ＜Ｈ１＞］＝１，［Ｖ＜
Ｈ２＞］＝１，［Ｖ＜Ｈ３＞］＝１となる。そして空検
出回路２２の全トランジスタ２２ａ〜ｄの入力端子に１
が印加されるので、全トランジスタ２２ａ〜２２ｄはＯ
Ｎとなる。その結果、インバータ２２ｆは１を出力す
る。そして、フル信号１３９は１となり、アクティブ状
態になる。
【００６４】以上の様に空検出回路を備えたキャッシュ
メモリを２種類示した。なお、上記各実施例では、カウ
ンタによりアドレス記憶部への記憶をカウントしたが、
データ記憶部への記憶をカウントしてもよく、データ記
憶部への記憶もデータ記憶部へ記憶させるための既存の
信号によって行われ、上記各実施例と同様の効果を奏す
る。
メモリを２種類示した。なお、上記各実施例では、カウ
ンタによりアドレス記憶部への記憶をカウントしたが、
データ記憶部への記憶をカウントしてもよく、データ記
憶部への記憶もデータ記憶部へ記憶させるための既存の
信号によって行われ、上記各実施例と同様の効果を奏す
る。
【００６５】次に、第１実施例で示した様なシステムに
おいて、キャッシュメモリがデータ処理装置のアクセス
の属性に応じて、属性毎のカウントを行なう場合の第５
実施例について説明する。これは、昨今のデータ処理装
置が情報をアクセスする場合、アクセスしようとしてい
る情報が命令（インストラクション）であるのか、もし
くはデータであるのか、もしくはそれ以外であるのかを
示す属性情報を付加してアクセスしいることに着目して
いる。この情報を基に、キャッシュメモリシステムも、
インストラクションをキャッシングするインストラクシ
ョンキャッシュ、データのみをキャッシングするデータ
キャッシュとキャッシュメモリを属性毎に専用化する動
きがある。限られたハードウェアーを効率よく分配する
ためには、従来の例で説明したようなキャッシュヒット
率だけでは判断し難い。そこで、キャッシュメモリ内
に、データ処理装置のアクセスの属性をカウントするカ
ウンタを持ったキャッシュメモリで、性能評価を行い、
効率のよい配分を行なう。
おいて、キャッシュメモリがデータ処理装置のアクセス
の属性に応じて、属性毎のカウントを行なう場合の第５
実施例について説明する。これは、昨今のデータ処理装
置が情報をアクセスする場合、アクセスしようとしてい
る情報が命令（インストラクション）であるのか、もし
くはデータであるのか、もしくはそれ以外であるのかを
示す属性情報を付加してアクセスしいることに着目して
いる。この情報を基に、キャッシュメモリシステムも、
インストラクションをキャッシングするインストラクシ
ョンキャッシュ、データのみをキャッシングするデータ
キャッシュとキャッシュメモリを属性毎に専用化する動
きがある。限られたハードウェアーを効率よく分配する
ためには、従来の例で説明したようなキャッシュヒット
率だけでは判断し難い。そこで、キャッシュメモリ内
に、データ処理装置のアクセスの属性をカウントするカ
ウンタを持ったキャッシュメモリで、性能評価を行い、
効率のよい配分を行なう。
【００６６】図１はこの発明の第５実施例によるキャッ
シュメモリを用いた最も基本的なキャッシュシステムに
ついて示した図である。図において１はアクセスの際、
アクセスの種類を知らしめるデータ処理装置、２は全デ
ータ処理装置１の属性信号毎にアクセス回数をカウント
するカウンタを持ち、データ処理装置１のメモリアクセ
スを緩衝するキャッシュメモリ、３はこのシステムの主
記憶装置である主メモリである。
シュメモリを用いた最も基本的なキャッシュシステムに
ついて示した図である。図において１はアクセスの際、
アクセスの種類を知らしめるデータ処理装置、２は全デ
ータ処理装置１の属性信号毎にアクセス回数をカウント
するカウンタを持ち、データ処理装置１のメモリアクセ
スを緩衝するキャッシュメモリ、３はこのシステムの主
記憶装置である主メモリである。
【００６７】次に図１のキャッシュシステムについて説
明する。データ処理装置１はインストラクションの情報
（以降、インストラクション情報をＩ−Ｄとする）を読
みにいく。このときデータ処理装置１は、属性情報とし
てＩを示す（データの属性情報はＤとする）。キャッシ
ュメモリ２は属性情報Ｉを受けて、データ処理装置１の
アクセスがＩ−Ｄと認識して、Ｉ−Ｄ用のカウンタをカ
ウントアップする。それとともに、Ｉ−Ｄ記憶領域か
ら、情報をデータ処理装置１へ送る。次に、データ処理
装置１が、データ情報（以降、Ｄ−Ｄとする）を読みに
いく。このときデータ処理装置１は属性情報Ｄを出力す
る。キャッシュメモリ２は、信号Ｄを受けて、データ処
理装置１のアクセスがＤ−Ｄと認識して、Ｄ−Ｄ用のカ
ウンタをカウントアップする。それとともに、Ｄ−Ｄ記
憶領域から、情報をデータ処理装置１へ送る。この様に
して、プログラムの終了後、Ｉ−Ｄ用カウンタの値と、
Ｄ−Ｄ用のカウンタの値を比較して、キャッシュメモリ
内の記憶領域を配分する。または、複数個のキャッシュ
メモリを用いる場合、その比率に応じて、例えば、３つ
がＩ−Ｄ用キャッシュメモリで、１つがＤ−Ｄ用キャッ
シュメモリとして設定する。
明する。データ処理装置１はインストラクションの情報
（以降、インストラクション情報をＩ−Ｄとする）を読
みにいく。このときデータ処理装置１は、属性情報とし
てＩを示す（データの属性情報はＤとする）。キャッシ
ュメモリ２は属性情報Ｉを受けて、データ処理装置１の
アクセスがＩ−Ｄと認識して、Ｉ−Ｄ用のカウンタをカ
ウントアップする。それとともに、Ｉ−Ｄ記憶領域か
ら、情報をデータ処理装置１へ送る。次に、データ処理
装置１が、データ情報（以降、Ｄ−Ｄとする）を読みに
いく。このときデータ処理装置１は属性情報Ｄを出力す
る。キャッシュメモリ２は、信号Ｄを受けて、データ処
理装置１のアクセスがＤ−Ｄと認識して、Ｄ−Ｄ用のカ
ウンタをカウントアップする。それとともに、Ｄ−Ｄ記
憶領域から、情報をデータ処理装置１へ送る。この様に
して、プログラムの終了後、Ｉ−Ｄ用カウンタの値と、
Ｄ−Ｄ用のカウンタの値を比較して、キャッシュメモリ
内の記憶領域を配分する。または、複数個のキャッシュ
メモリを用いる場合、その比率に応じて、例えば、３つ
がＩ−Ｄ用キャッシュメモリで、１つがＤ−Ｄ用キャッ
シュメモリとして設定する。
【００６８】次にキャッシュメモリ２のカウンタ構成に
ついて、図９で説明する。図において２は図１で示した
キャッシュメモリ、１３１はＤ−Ｄのアクセスをカウン
トするためのＤ−Ｄカウンタ、１３２はＩ−Ｄのアクセ
スをカウントするためのＩ−Ｄカウンタ、１０５はＤ−
Ｄカウンタ１３１とＩ−Ｄカウンタ１３２の内容をクリ
アー要求するためのリセット信号、１３３はＤ−Ｄカウ
ンタ１３１の内容をカウントアップするためのＤ−Ｄカ
ウンタアップ信号、１３４はＩ−Ｄカウンタ１３２の内
容をカウントアップするためのＩ−Ｄカウンタアップ信
号、１３７はＤ−Ｄカウンタ１３１の内容を読み出すた
めのＤ−Ｄカウンタリード信号、１３８はＩ−Ｄカウン
タ１３２の内容を読み出すためのＩ−Ｄカウンタリード
信号、１０６はＤ−Ｄカウンタ１３１とＩ−Ｄカウンタ
１３２の内容をキャッシュメモリ２から出力するための
キャッシュメモリ内部データバスである。ここでカウン
タの回路については、図６，図７と同様なので図示を省
略する。次に図９に示したキャッシュメモリの動作につ
いて説明する。カウントを開始する前に、カウンタのリ
セットを行なうためにリセット信号１０５をアクティブ
にする。Ｄ−Ｄカウンタ１３１とＩ−Ｄカウンタ１３２
は内容を０にする。ここで、Ｄ−Ｄカウンタ１３１の内
容を示すときは［ＣＤ］と記述し、Ｉ−Ｄカウンタ１３
２の内容を示すときは［ＣＩ］と記述する。つまり、リ
セット信号１０５によって、それぞれのカウンタは［Ｃ
Ｄ］＝０，［ＣＩ］＝０となる。データ処理装置１から
Ｄ情報を受けると、Ｄ−Ｄカウンタアップ信号１３３が
アクティブになりＤ−Ｄカウンタ１３１の内容はカウン
トアップされ、［ＣＤ］＝１となる。次に、データ処理
装置１からＩ情報を受けると、Ｉ−Ｄカウンタアップ信
号１３４がアクティブになりＩ−Ｄカウンタ１３２の内
容はカウントアップされ、［ＣＩ］＝１となる。次に、
カウンタの内容を読み出す時には、Ｄ−Ｄカウンタリー
ド信号１３７をアクティブにする。Ｄ−Ｄカウンタ１３
１はキャッシュ内部データバス１０６に［ＣＤ］＝１よ
り１を出力する。そして、Ｉ−Ｄカウンタリード信号１
３８をアクティブにする。Ｉ−Ｄカウンタ１３２はキャ
ッシュ内部データバス１０６に［ＣＩ］＝１より１を出
力する。
ついて、図９で説明する。図において２は図１で示した
キャッシュメモリ、１３１はＤ−Ｄのアクセスをカウン
トするためのＤ−Ｄカウンタ、１３２はＩ−Ｄのアクセ
スをカウントするためのＩ−Ｄカウンタ、１０５はＤ−
Ｄカウンタ１３１とＩ−Ｄカウンタ１３２の内容をクリ
アー要求するためのリセット信号、１３３はＤ−Ｄカウ
ンタ１３１の内容をカウントアップするためのＤ−Ｄカ
ウンタアップ信号、１３４はＩ−Ｄカウンタ１３２の内
容をカウントアップするためのＩ−Ｄカウンタアップ信
号、１３７はＤ−Ｄカウンタ１３１の内容を読み出すた
めのＤ−Ｄカウンタリード信号、１３８はＩ−Ｄカウン
タ１３２の内容を読み出すためのＩ−Ｄカウンタリード
信号、１０６はＤ−Ｄカウンタ１３１とＩ−Ｄカウンタ
１３２の内容をキャッシュメモリ２から出力するための
キャッシュメモリ内部データバスである。ここでカウン
タの回路については、図６，図７と同様なので図示を省
略する。次に図９に示したキャッシュメモリの動作につ
いて説明する。カウントを開始する前に、カウンタのリ
セットを行なうためにリセット信号１０５をアクティブ
にする。Ｄ−Ｄカウンタ１３１とＩ−Ｄカウンタ１３２
は内容を０にする。ここで、Ｄ−Ｄカウンタ１３１の内
容を示すときは［ＣＤ］と記述し、Ｉ−Ｄカウンタ１３
２の内容を示すときは［ＣＩ］と記述する。つまり、リ
セット信号１０５によって、それぞれのカウンタは［Ｃ
Ｄ］＝０，［ＣＩ］＝０となる。データ処理装置１から
Ｄ情報を受けると、Ｄ−Ｄカウンタアップ信号１３３が
アクティブになりＤ−Ｄカウンタ１３１の内容はカウン
トアップされ、［ＣＤ］＝１となる。次に、データ処理
装置１からＩ情報を受けると、Ｉ−Ｄカウンタアップ信
号１３４がアクティブになりＩ−Ｄカウンタ１３２の内
容はカウントアップされ、［ＣＩ］＝１となる。次に、
カウンタの内容を読み出す時には、Ｄ−Ｄカウンタリー
ド信号１３７をアクティブにする。Ｄ−Ｄカウンタ１３
１はキャッシュ内部データバス１０６に［ＣＤ］＝１よ
り１を出力する。そして、Ｉ−Ｄカウンタリード信号１
３８をアクティブにする。Ｉ−Ｄカウンタ１３２はキャ
ッシュ内部データバス１０６に［ＣＩ］＝１より１を出
力する。
【００６９】次に、図１０において、Ｄ−Ｄカウンタア
ップ信号１３３とＩ−Ｄカウンタアップ信号１３４の発
生ロジックを示す。ここでは、データ処理装置からのリ
ードアクセスのみについてカウントする場合について説
明する。図において、１３０１は、入力をデータ処理装
置からのＤ信号１０９とデータ処理装置からのリードア
クセス信号１０７とキャッシュメモリの制御信号である
イネーブル信号１１０とし、出力をＤ−Ｄカウンタアッ
プ信号１３３とするＤ用３ＡＮＤゲートである。また、
１３０２は、入力をデータ処理装置からのＩ信号１０８
とデータ処理装置からのリードアクセス信号１０７とキ
ャッシュメモリの制御信号であるイネーブル信号１１０
とし、出力をＩ−Ｄカウンタアップ信号１３４とするＩ
用３ＡＮＤゲートである。なお、イネーブル信号１１０
の出力元は、制御を行う装置によりキャッシュ内部で制
御すれば、キャッシュ内部より出力され、データ処理装
置で制御すれば、データ処理装置から出力される。ま
た、イネーブル信号１１０が“Ｈ”のときカウント機能
を動作し、イネーブル信号１１０が“Ｌ”のときカウン
ト機能を動作しない。
ップ信号１３３とＩ−Ｄカウンタアップ信号１３４の発
生ロジックを示す。ここでは、データ処理装置からのリ
ードアクセスのみについてカウントする場合について説
明する。図において、１３０１は、入力をデータ処理装
置からのＤ信号１０９とデータ処理装置からのリードア
クセス信号１０７とキャッシュメモリの制御信号である
イネーブル信号１１０とし、出力をＤ−Ｄカウンタアッ
プ信号１３３とするＤ用３ＡＮＤゲートである。また、
１３０２は、入力をデータ処理装置からのＩ信号１０８
とデータ処理装置からのリードアクセス信号１０７とキ
ャッシュメモリの制御信号であるイネーブル信号１１０
とし、出力をＩ−Ｄカウンタアップ信号１３４とするＩ
用３ＡＮＤゲートである。なお、イネーブル信号１１０
の出力元は、制御を行う装置によりキャッシュ内部で制
御すれば、キャッシュ内部より出力され、データ処理装
置で制御すれば、データ処理装置から出力される。ま
た、イネーブル信号１１０が“Ｈ”のときカウント機能
を動作し、イネーブル信号１１０が“Ｌ”のときカウン
ト機能を動作しない。
【００７０】次に、図の動作について説明する。データ
処理装置からＤ−Ｄをリードアクセスすると、Ｄ信号１
０９とリードアクセス信号１０７がアクティブになる。
カウントアップ要求を行なうためにイネーブル信号１１
０をアクティブにすると、Ｄ用３ＡＮＤゲート１３０１
の入力がすべてアクティブになる。その結果、Ｄ用３Ａ
ＮＤゲート１３０１が“Ｈ”を出力し、Ｄ−Ｄカウンタ
アップ信号１３３はアクティブになる。次に、データ処
理装置からＩ−Ｄをリードアクセスすると、Ｉ信号１０
８とリードアクセス信号１０７がアクティブになる。カ
ウントアップ要求を行なうためにイネーブル信号１１０
をアクティブにすると、Ｉ用３ＡＮＤゲート１３０２の
入力がすべてアクティブになる。その結果、Ｉ用３ＡＮ
Ｄゲート１３０２が“Ｈ”を出力し、Ｉ−Ｄカウンタア
ップ信号１３４はアクティブになる。
処理装置からＤ−Ｄをリードアクセスすると、Ｄ信号１
０９とリードアクセス信号１０７がアクティブになる。
カウントアップ要求を行なうためにイネーブル信号１１
０をアクティブにすると、Ｄ用３ＡＮＤゲート１３０１
の入力がすべてアクティブになる。その結果、Ｄ用３Ａ
ＮＤゲート１３０１が“Ｈ”を出力し、Ｄ−Ｄカウンタ
アップ信号１３３はアクティブになる。次に、データ処
理装置からＩ−Ｄをリードアクセスすると、Ｉ信号１０
８とリードアクセス信号１０７がアクティブになる。カ
ウントアップ要求を行なうためにイネーブル信号１１０
をアクティブにすると、Ｉ用３ＡＮＤゲート１３０２の
入力がすべてアクティブになる。その結果、Ｉ用３ＡＮ
Ｄゲート１３０２が“Ｈ”を出力し、Ｉ−Ｄカウンタア
ップ信号１３４はアクティブになる。
【００７１】以上の様に属性毎のカウンタを備えたキャ
ッシュメモリを示した。第５実施例では、属性Ｄ信号と
Ｉ信号としたが、その他コプロセッサアクセスとそれ以
外のアクセスや、ＯＳアクセスとユーザーアクセスの区
別をするリングレベル毎にカウントする応用例が考えら
れる。
ッシュメモリを示した。第５実施例では、属性Ｄ信号と
Ｉ信号としたが、その他コプロセッサアクセスとそれ以
外のアクセスや、ＯＳアクセスとユーザーアクセスの区
別をするリングレベル毎にカウントする応用例が考えら
れる。
【００７２】次に、発明で解決しようとする課題で説明
したノンキャッシャブルアクセス（以降、ＮＣＡとす
る）に対して用いたこの発明の第６実施例によるキャッ
シュメモリを説明する。図１１はこの発明を実現するた
めの最も基本的なキャッシュシステムについて示した図
である。図において１はＩ／Ｏ回路にアクセスする場合
ＮＣＡ信号を出力するデータ処理装置、２はキャッシン
グアクセス（ＣＡ）カウンタとＮＣＡカウンタとを備え
データ処理装置１のメモリアクセスを緩衝するキャッシ
ュメモリ、３はこのシステムの主記憶装置である主メモ
リ、６はキャッシュメモリ２でキャッシングされない領
域に番地を割り付けられたＩ／Ｏ回路である。
したノンキャッシャブルアクセス（以降、ＮＣＡとす
る）に対して用いたこの発明の第６実施例によるキャッ
シュメモリを説明する。図１１はこの発明を実現するた
めの最も基本的なキャッシュシステムについて示した図
である。図において１はＩ／Ｏ回路にアクセスする場合
ＮＣＡ信号を出力するデータ処理装置、２はキャッシン
グアクセス（ＣＡ）カウンタとＮＣＡカウンタとを備え
データ処理装置１のメモリアクセスを緩衝するキャッシ
ュメモリ、３はこのシステムの主記憶装置である主メモ
リ、６はキャッシュメモリ２でキャッシングされない領
域に番地を割り付けられたＩ／Ｏ回路である。
【００７３】次に図の動作について説明する。データ処
理装置１は主メモリ３に情報を取りに行く。この時キャ
ッシュメモリ２は、データ処理装置１のアクセスした番
地のデータが存在する時は、主メモリ３に代わって情報
を出力する。しかし、キャッシュメモリ２がキャッシュ
ミスを起こした場合は、主メモリ３にデータを取りに行
き、主メモリ３の情報を記憶する。この時、ＣＡカウン
タを１つカウントする。次に、データ処理装置１はＩ／
Ｏ回路６に情報を取りに行く。この時キャッシュメモリ
２は、データ処理装置１のＮＣＡ信号を受けて、Ｉ／Ｏ
回路６をアクセスし、データ処理装置１に情報を出力す
る。この時、キャッシュメモリ２は内部の記憶領域には
Ｉ／Ｏ回路６からの情報を記憶しない。しかし、ＮＣＡ
カウンタはカウントアップする。
理装置１は主メモリ３に情報を取りに行く。この時キャ
ッシュメモリ２は、データ処理装置１のアクセスした番
地のデータが存在する時は、主メモリ３に代わって情報
を出力する。しかし、キャッシュメモリ２がキャッシュ
ミスを起こした場合は、主メモリ３にデータを取りに行
き、主メモリ３の情報を記憶する。この時、ＣＡカウン
タを１つカウントする。次に、データ処理装置１はＩ／
Ｏ回路６に情報を取りに行く。この時キャッシュメモリ
２は、データ処理装置１のＮＣＡ信号を受けて、Ｉ／Ｏ
回路６をアクセスし、データ処理装置１に情報を出力す
る。この時、キャッシュメモリ２は内部の記憶領域には
Ｉ／Ｏ回路６からの情報を記憶しない。しかし、ＮＣＡ
カウンタはカウントアップする。
【００７４】そして、プログラム実行後に、それぞれの
カウンタの値を比較する。その結果、ＮＣＡの回数が少
なければ、キャッシュメモリの容量を増やす等で、ヒッ
ト率を上げる事ができ、システムの全体の性能を上げれ
ると判断できる。しかし、ＣＡの回数が多ければ、キャ
ッシュメモリの容量を減らしても、キャッシュヒット率
が下がらないので、システムの性能を下げずに、コスト
を下げることが可能である判断ができる。
カウンタの値を比較する。その結果、ＮＣＡの回数が少
なければ、キャッシュメモリの容量を増やす等で、ヒッ
ト率を上げる事ができ、システムの全体の性能を上げれ
ると判断できる。しかし、ＣＡの回数が多ければ、キャ
ッシュメモリの容量を減らしても、キャッシュヒット率
が下がらないので、システムの性能を下げずに、コスト
を下げることが可能である判断ができる。
【００７５】次にキャッシュメモリ２のカウンタ構成に
ついて、図１２で説明する。図において２は図１１で示
したキャッシュメモリ、１３１はＮＣＡをカウントする
ためのＮＣＡカウンタ、１３２はＣＡをカウントするた
めのＣＡカウンタ、１０５はＮＣＡカウンタ１３１とＣ
Ａカウンタ１３２の内容をクリアー要求するためのリセ
ット信号、１３３はＮＣＡカウンタ１３１の内容をカウ
ントアップするためのＮＣＡカウンタアップ信号、１３
４はＣＡカウンタ１３２の内容をカウントアップするた
めのＣＡカウンタアップ信号、１３７はＮＣＡカウンタ
１３１の内容を読み出すためのＮＣＡカウンタリード信
号、１３８はＣＡカウンタ１３２の内容を読み出すため
のＮＣＡカウンタリード信号、１０６はＮＣＡカウンタ
１３１とＣＡカウンタ１３２の内容をキャッシュメモリ
２から出力するためのキャッシュメモリ内部データバス
である。ここでカウンタの回路については、図６，図７
と同様なので図示を省略する。
ついて、図１２で説明する。図において２は図１１で示
したキャッシュメモリ、１３１はＮＣＡをカウントする
ためのＮＣＡカウンタ、１３２はＣＡをカウントするた
めのＣＡカウンタ、１０５はＮＣＡカウンタ１３１とＣ
Ａカウンタ１３２の内容をクリアー要求するためのリセ
ット信号、１３３はＮＣＡカウンタ１３１の内容をカウ
ントアップするためのＮＣＡカウンタアップ信号、１３
４はＣＡカウンタ１３２の内容をカウントアップするた
めのＣＡカウンタアップ信号、１３７はＮＣＡカウンタ
１３１の内容を読み出すためのＮＣＡカウンタリード信
号、１３８はＣＡカウンタ１３２の内容を読み出すため
のＮＣＡカウンタリード信号、１０６はＮＣＡカウンタ
１３１とＣＡカウンタ１３２の内容をキャッシュメモリ
２から出力するためのキャッシュメモリ内部データバス
である。ここでカウンタの回路については、図６，図７
と同様なので図示を省略する。
【００７６】次に図１２に示したキャッシュメモリ２の
動作について説明する。カウント開始する前に、カウン
タのリセットを行なうためにリセット信号１０５をアク
ティブにする。ＮＣＡカウンタ１３１とＣＡカウンタ１
３２は内容を０にする。ここで、ＮＣＡカウンタ１３１
の内容を示すときは［ＣＮＣ］と記述し、ＣＡカウンタ
１３２の内容を示すときは［ＣＣ］と記述する。つま
り、リセット信号１０５によって、それぞれのカウンタ
は［ＣＮＣ］＝０，［ＣＣ］＝０となる。データ処理装
置１からＮＣＡ信号を受けると、ＮＣＡカウンタアップ
信号１３３がアクティブになりＮＣＡカウンタ１３１の
内容はカウントアップされ、［ＣＮＣ］＝１となる。
動作について説明する。カウント開始する前に、カウン
タのリセットを行なうためにリセット信号１０５をアク
ティブにする。ＮＣＡカウンタ１３１とＣＡカウンタ１
３２は内容を０にする。ここで、ＮＣＡカウンタ１３１
の内容を示すときは［ＣＮＣ］と記述し、ＣＡカウンタ
１３２の内容を示すときは［ＣＣ］と記述する。つま
り、リセット信号１０５によって、それぞれのカウンタ
は［ＣＮＣ］＝０，［ＣＣ］＝０となる。データ処理装
置１からＮＣＡ信号を受けると、ＮＣＡカウンタアップ
信号１３３がアクティブになりＮＣＡカウンタ１３１の
内容はカウントアップされ、［ＣＮＣ］＝１となる。
【００７７】次に、データ処理装置１からアクセスでＮ
ＣＡ信号で受けなかった時、ＣＡカウンタアップ信号１
３４がアクティブになりＣＡカウンタ１３２の内容はカ
ウントアップされ、［ＣＣ］＝１となる。次に、カウン
タの内容を読み出す時には、ＮＣＡカウンタリード信号
１３７をアクティブにする。ＮＣＡカウンタ１３１はキ
ャッシュ内部データバス１０６に［ＣＮＣ］＝１より１
を出力する。そして、ＣＡカウンタリード信号１３８を
アクティブにする。ＣＡカウンタ１３２はキャッシュ内
部データバス１０６に［ＣＣ］＝１より１を出力する。
以上の様にＣＡ，ＮＣＡのカウンタを備えたキャッシュ
メモリを示した。
ＣＡ信号で受けなかった時、ＣＡカウンタアップ信号１
３４がアクティブになりＣＡカウンタ１３２の内容はカ
ウントアップされ、［ＣＣ］＝１となる。次に、カウン
タの内容を読み出す時には、ＮＣＡカウンタリード信号
１３７をアクティブにする。ＮＣＡカウンタ１３１はキ
ャッシュ内部データバス１０６に［ＣＮＣ］＝１より１
を出力する。そして、ＣＡカウンタリード信号１３８を
アクティブにする。ＣＡカウンタ１３２はキャッシュ内
部データバス１０６に［ＣＣ］＝１より１を出力する。
以上の様にＣＡ，ＮＣＡのカウンタを備えたキャッシュ
メモリを示した。
【００７８】ここで、ＣＡカウントアップ信号１３４及
びＮＣＡカウントアップ信号１３３の生成方法について
図１３を用いて説明する。データ処理装置１より出力さ
れるリードアクセス信号ＲＤ、ライトアクセス信号Ｗ
Ｒ、ＮＣＡ信号ＮＣＡがある。ＣＡカウントアップ信号
１３４を生成するときには、図１３（ａ）に示すように
ＯＲロジックＯＲ１にライトアクセス信号ＷＲ及びリー
ドアクセス信号ＲＤを入力して論理和をとり、ＯＲロジ
ックＯＲ１の出力とＮＣＡ信号の反転論理をＡＮＤロジ
ックＡＮＤ１に入力して論理積をとる。また、ＮＣＡカ
ウントアップ信号１３３を生成するときには、図１３
（ｂ）に示すようにＯＲロジックＯＲ２にライトアクセ
ス信号ＷＲ及びリードアクセス信号ＲＤを入力して論理
和をとり、ＯＲロジックＯＲ２の出力とＮＣＡ信号ＮＣ
ＡをＡＮＤロジックＡＮＤ２に入力して論理積をとる。
びＮＣＡカウントアップ信号１３３の生成方法について
図１３を用いて説明する。データ処理装置１より出力さ
れるリードアクセス信号ＲＤ、ライトアクセス信号Ｗ
Ｒ、ＮＣＡ信号ＮＣＡがある。ＣＡカウントアップ信号
１３４を生成するときには、図１３（ａ）に示すように
ＯＲロジックＯＲ１にライトアクセス信号ＷＲ及びリー
ドアクセス信号ＲＤを入力して論理和をとり、ＯＲロジ
ックＯＲ１の出力とＮＣＡ信号の反転論理をＡＮＤロジ
ックＡＮＤ１に入力して論理積をとる。また、ＮＣＡカ
ウントアップ信号１３３を生成するときには、図１３
（ｂ）に示すようにＯＲロジックＯＲ２にライトアクセ
ス信号ＷＲ及びリードアクセス信号ＲＤを入力して論理
和をとり、ＯＲロジックＯＲ２の出力とＮＣＡ信号ＮＣ
ＡをＡＮＤロジックＡＮＤ２に入力して論理積をとる。
【００７９】次に、キャッシュメモリ内の記憶領域内で
どれだけエラーが発生したかをカウントするカウンタを
備えた第７実施例によるキャッシュメモリについて説明
する。記憶領域内で発生するエラーとは、記憶領域から
データを読み出す場合のミスと、α線や宇宙線など高エ
ネルギー粒子などによる記憶データの破壊などがある。
この実施例については、パリティーエラーの回数をカウ
ントする例をあげる。
どれだけエラーが発生したかをカウントするカウンタを
備えた第７実施例によるキャッシュメモリについて説明
する。記憶領域内で発生するエラーとは、記憶領域から
データを読み出す場合のミスと、α線や宇宙線など高エ
ネルギー粒子などによる記憶データの破壊などがある。
この実施例については、パリティーエラーの回数をカウ
ントする例をあげる。
【００８０】図１４はエラーカウンタを備えたキャッシ
ュメモリ２の内部ブロック図である。図において、１１
はキャッシュメモリ２内の番地情報を記憶しておくアド
レス記憶部、１２はアドレス記憶部１１に記憶さた番地
の内容を記憶しておくデータ記憶部、１４はデータ記憶
部１２に記憶されている情報が有効であるか、無効であ
るかを示す有効ビット、１５はデータ記憶部１２のパリ
ティーを取った結果を格納するパリティービット、１３
はデータ記憶部１２のパリティーエラーを検出した回数
をカウントするエラーカウンタである。
ュメモリ２の内部ブロック図である。図において、１１
はキャッシュメモリ２内の番地情報を記憶しておくアド
レス記憶部、１２はアドレス記憶部１１に記憶さた番地
の内容を記憶しておくデータ記憶部、１４はデータ記憶
部１２に記憶されている情報が有効であるか、無効であ
るかを示す有効ビット、１５はデータ記憶部１２のパリ
ティーを取った結果を格納するパリティービット、１３
はデータ記憶部１２のパリティーエラーを検出した回数
をカウントするエラーカウンタである。
【００８１】次に図１４に示すキャッシュメモリ２の動
作を説明する。まずエラーカウンタ１３の内容をクリア
ーする。ここで、エラーカウンタ１３の内容を示すとき
［ＣＥ］とし、内容をクリアーするとは［ＣＥ］＝０と
表現する。キャッシュメモリ番地＜Ｈ０＞にアドレス記
憶部１１で［Ｔ＜Ｈ０＞］＝Ｈ０，データ記憶部１２で
［Ｄ＜Ｈ０＞］＝Ｂ１００１を記憶されると、有効ビッ
ト１４で［Ｖ＜Ｈ０＞］＝１とする。この時、［Ｄ＜Ｈ
０＞］の記憶された内容を２進数で表現した場合“１”
の数が２つで偶数であるのでパリティービット１５に
［Ｐ＜Ｈ０＞］＝０と記憶する。ここで、［Ｐ＜キャッ
シュメモリの番地＞］と記述した場合はキャッシュメモ
リの番地に対して、［Ｄ＜キャッシュメモリの番地＞］
のパリティーの結果を示す。［Ｄ＜キャッシュメモリの
番地＞］の内容を２進数で表現した時の“１”の数が、
［Ｐ＜キャッシュメモリの番地＞］＝１なら奇数個ある
ことを示し、［Ｐ＜キャッシュメモリの番地＞］＝０な
ら偶数個あることを示す。
作を説明する。まずエラーカウンタ１３の内容をクリア
ーする。ここで、エラーカウンタ１３の内容を示すとき
［ＣＥ］とし、内容をクリアーするとは［ＣＥ］＝０と
表現する。キャッシュメモリ番地＜Ｈ０＞にアドレス記
憶部１１で［Ｔ＜Ｈ０＞］＝Ｈ０，データ記憶部１２で
［Ｄ＜Ｈ０＞］＝Ｂ１００１を記憶されると、有効ビッ
ト１４で［Ｖ＜Ｈ０＞］＝１とする。この時、［Ｄ＜Ｈ
０＞］の記憶された内容を２進数で表現した場合“１”
の数が２つで偶数であるのでパリティービット１５に
［Ｐ＜Ｈ０＞］＝０と記憶する。ここで、［Ｐ＜キャッ
シュメモリの番地＞］と記述した場合はキャッシュメモ
リの番地に対して、［Ｄ＜キャッシュメモリの番地＞］
のパリティーの結果を示す。［Ｄ＜キャッシュメモリの
番地＞］の内容を２進数で表現した時の“１”の数が、
［Ｐ＜キャッシュメモリの番地＞］＝１なら奇数個ある
ことを示し、［Ｐ＜キャッシュメモリの番地＞］＝０な
ら偶数個あることを示す。
【００８２】次に、番地＜Ｈ０＞で、キャッシュメモリ
２がリードアクセスされると、［Ｔ＜Ｈ０＞］＝Ｈ０で
あるので、キャッシュヒットする。そして、［Ｄ＜Ｈ０
＞］を読み出すと、エラーが生じていて、［Ｄ＜Ｈ０
＞］＝Ｂ１０１１となっている。この時のパリティーは
“１”が３つで奇数になる。しかし、［Ｐ＜Ｈ０＞］＝
０なので、エラーが検出できる。その結果エラーカウン
タ１３は１カウントアップされ、［ＣＥ］＝１となる。
次に、エラーカウンタ１３の読み出し要求に対して、キ
ャッシュメモリ２は、エラーカウンタ１３の内容“１”
を出力する。
２がリードアクセスされると、［Ｔ＜Ｈ０＞］＝Ｈ０で
あるので、キャッシュヒットする。そして、［Ｄ＜Ｈ０
＞］を読み出すと、エラーが生じていて、［Ｄ＜Ｈ０
＞］＝Ｂ１０１１となっている。この時のパリティーは
“１”が３つで奇数になる。しかし、［Ｐ＜Ｈ０＞］＝
０なので、エラーが検出できる。その結果エラーカウン
タ１３は１カウントアップされ、［ＣＥ］＝１となる。
次に、エラーカウンタ１３の読み出し要求に対して、キ
ャッシュメモリ２は、エラーカウンタ１３の内容“１”
を出力する。
【００８３】次に、図１５でエラーカウンタ１３のブロ
ック図について説明する。図において、１３は図１４で
示したエラーカウンタ、１３１は図６，図７と同様なカ
ウンタ回路であるアップカウンタ、１０５はアップカウ
ンタ１３１の内容をクリアーするリセット信号、１３５
はアップカウンタ１３１の内容をカウントアップするア
ップ信号、１０６はアップカウンタ１３１と接続され、
データ記憶部１２の読み出した結果を伝えるキャッシュ
内部データバス、１３７はアップカウンタ１３１の内容
をキャッシュ内部データバス１０６に読み出すエラーカ
ウンタリード信号、１３ｃは図１３で示したパリティー
ビット１５の読み出し結果を伝えるパリティービットラ
イン、１３ｂは、キャッシュ内部データバス１０６とパ
リティービットライン１３ｃとのＸＯＲ（イクシクルシ
ブ・オアー）をとるロジックで構成されたデータパリテ
ィーチェック回路、１３ａはデータパリティーチェック
回路１３ｂの出力とイネーブル信号１１０の論理積をと
り、その結果をアップ信号１３５として出力するＡＮＤ
ロジックである。ここで、イネーブル信号１１０はエラ
ー検出回数のカウントを制御するものであり、イネーブ
ル信号１１０が“Ｈ”のとき、カウントを行い、“Ｌ”
のときカウントを行わない。イネーブル信号１１０は主
に、データ処理装置１より出力され、データ処理装置１
の出力を直接使用する場合とキャッシュメモリの内部レ
ジスタにデータ処理装置１から書き込みを行い、内部レ
ジスタより出力する場合がある。
ック図について説明する。図において、１３は図１４で
示したエラーカウンタ、１３１は図６，図７と同様なカ
ウンタ回路であるアップカウンタ、１０５はアップカウ
ンタ１３１の内容をクリアーするリセット信号、１３５
はアップカウンタ１３１の内容をカウントアップするア
ップ信号、１０６はアップカウンタ１３１と接続され、
データ記憶部１２の読み出した結果を伝えるキャッシュ
内部データバス、１３７はアップカウンタ１３１の内容
をキャッシュ内部データバス１０６に読み出すエラーカ
ウンタリード信号、１３ｃは図１３で示したパリティー
ビット１５の読み出し結果を伝えるパリティービットラ
イン、１３ｂは、キャッシュ内部データバス１０６とパ
リティービットライン１３ｃとのＸＯＲ（イクシクルシ
ブ・オアー）をとるロジックで構成されたデータパリテ
ィーチェック回路、１３ａはデータパリティーチェック
回路１３ｂの出力とイネーブル信号１１０の論理積をと
り、その結果をアップ信号１３５として出力するＡＮＤ
ロジックである。ここで、イネーブル信号１１０はエラ
ー検出回数のカウントを制御するものであり、イネーブ
ル信号１１０が“Ｈ”のとき、カウントを行い、“Ｌ”
のときカウントを行わない。イネーブル信号１１０は主
に、データ処理装置１より出力され、データ処理装置１
の出力を直接使用する場合とキャッシュメモリの内部レ
ジスタにデータ処理装置１から書き込みを行い、内部レ
ジスタより出力する場合がある。
【００８４】次に、図１５の回路の動作について説明す
る。アップカウンタ１３１の内容をクリアーするため
に、リセット信号１０５をアクティブにする。その結
果、［ＣＥ］＝０となる。アップカウンタ１３５の内容
が１増加させるには、アップ信号１３５をアクティブに
する。その結果［ＣＥ］＝［ＣＥn-1 ］＋１となる。こ
こで、［n-1 ］とは、ひとつ前の状態を示す。次にアッ
プ信号１３５をアクティブにするには、データパリティ
ーチェック回路１３ｂが１を出力し、かつイネーブル信
号１１０がアクティブなった時である。そして、データ
パリティーチェック回路１３ｂが１を出力するときは、
キャッシュ内部データバス１０６とパリティービットラ
イン１３ｃのＸＯＲを取った結果による。ここで、ＸＯ
Ｒ論理について簡単に説明する。ＡとＢのＸＯＲを取る
場合、ＡとＢがともに“０”もしくは“１”の時、論理
結果“０”、Ａが“０”かつＢが“１”のとき、もしく
はＡが“１”かつＢが“０”のときは論理結果“１”と
なる。次に、アップカウンタ１３１を読み出すときは、
エラーカウンタリード信号１３７をアクティブにする。
アップカウンタ１３１は、エラーカウンタリード信号１
３７を受けて、キャッシュ内部データバス１０６に内容
を出力する。以上のように、エラーカウンタを備えたキ
ャッシュメモリについて示した。
る。アップカウンタ１３１の内容をクリアーするため
に、リセット信号１０５をアクティブにする。その結
果、［ＣＥ］＝０となる。アップカウンタ１３５の内容
が１増加させるには、アップ信号１３５をアクティブに
する。その結果［ＣＥ］＝［ＣＥn-1 ］＋１となる。こ
こで、［n-1 ］とは、ひとつ前の状態を示す。次にアッ
プ信号１３５をアクティブにするには、データパリティ
ーチェック回路１３ｂが１を出力し、かつイネーブル信
号１１０がアクティブなった時である。そして、データ
パリティーチェック回路１３ｂが１を出力するときは、
キャッシュ内部データバス１０６とパリティービットラ
イン１３ｃのＸＯＲを取った結果による。ここで、ＸＯ
Ｒ論理について簡単に説明する。ＡとＢのＸＯＲを取る
場合、ＡとＢがともに“０”もしくは“１”の時、論理
結果“０”、Ａが“０”かつＢが“１”のとき、もしく
はＡが“１”かつＢが“０”のときは論理結果“１”と
なる。次に、アップカウンタ１３１を読み出すときは、
エラーカウンタリード信号１３７をアクティブにする。
アップカウンタ１３１は、エラーカウンタリード信号１
３７を受けて、キャッシュ内部データバス１０６に内容
を出力する。以上のように、エラーカウンタを備えたキ
ャッシュメモリについて示した。
【００８５】次に、カウンタの値をいかに評価するかに
ついて説明する。パリティーエラーの回数が多い場合、
システムの使用環境を変える必要がある。また、やはり
エラーの起こり易い環境で使用しなければならないとき
は、パリティービットの数を増やして、１パリティービ
ット当りにみるメモリビットの数を減らすことによっ
て、エラー訂正を可能にして、ソフトエラーに強い、キ
ャッシュメモリを得る必要がある。
ついて説明する。パリティーエラーの回数が多い場合、
システムの使用環境を変える必要がある。また、やはり
エラーの起こり易い環境で使用しなければならないとき
は、パリティービットの数を増やして、１パリティービ
ット当りにみるメモリビットの数を減らすことによっ
て、エラー訂正を可能にして、ソフトエラーに強い、キ
ャッシュメモリを得る必要がある。
【００８６】次に、第１実施例で示した様なシステムに
おいて、キャッシュメモリがデータを取り込む際、記憶
する領域が全て有効なデータで埋めつくされている場合
にそのデータを排除した回数をカウントする第８実施例
によるキャッシュメモリについて説明する。図１はこの
発明を実現するための最も基本的なキャッシュシステム
について示した図である。図において、１はデータ処理
装置、２は記憶領域に情報を記憶する有効な情報を排除
してまで記憶したことをカウントするカウンタを持ち、
データ処理装置１のメモリアクセスを緩衝するキャッシ
ュメモリ、３はこのシステムの主記憶装置である主メモ
リである。
おいて、キャッシュメモリがデータを取り込む際、記憶
する領域が全て有効なデータで埋めつくされている場合
にそのデータを排除した回数をカウントする第８実施例
によるキャッシュメモリについて説明する。図１はこの
発明を実現するための最も基本的なキャッシュシステム
について示した図である。図において、１はデータ処理
装置、２は記憶領域に情報を記憶する有効な情報を排除
してまで記憶したことをカウントするカウンタを持ち、
データ処理装置１のメモリアクセスを緩衝するキャッシ
ュメモリ、３はこのシステムの主記憶装置である主メモ
リである。
【００８７】次に図１のキャッシュシステムの動作につ
いて説明する。データ処理装置１は主メモリ３に情報を
取りに行く。この時、緩衝記憶装置であるキャッシュメ
モリ２は、データ処理装置１のアクセスした番地のデー
タが存在する時は、主メモリ３に代わって情報を出力す
る。しかし、キャッシュメモリ２がキャッシュミスを起
こした場合は、主メモリ３にデータを取りに行き、主メ
モリ３の情報を記憶する。この時、データを記憶する
際、以前記憶した情報を上書きすることとなった場合、
キャッシュメモリ２内部のカウンタの値を１つ増加す
る。この様にキャッシュメモリ２で記憶できる容量分を
越えた状態でのキャッシュミスの回数を計数する事によ
って、アプリケーションによって、キャッシュメモリの
容量の妥当性が判断でき、あとどれくらいの容量がキャ
ッシュメモリに必要か判断できる。また、第１実施例の
データ数カウンタの値も含めて考慮すると、キャッシュ
メモリの容量をエントリ数を増やすべきか、アソシアテ
ィビティを増やすのか判断できる（エントリ、アソシア
ティビティについては、第７実施例を参照）。
いて説明する。データ処理装置１は主メモリ３に情報を
取りに行く。この時、緩衝記憶装置であるキャッシュメ
モリ２は、データ処理装置１のアクセスした番地のデー
タが存在する時は、主メモリ３に代わって情報を出力す
る。しかし、キャッシュメモリ２がキャッシュミスを起
こした場合は、主メモリ３にデータを取りに行き、主メ
モリ３の情報を記憶する。この時、データを記憶する
際、以前記憶した情報を上書きすることとなった場合、
キャッシュメモリ２内部のカウンタの値を１つ増加す
る。この様にキャッシュメモリ２で記憶できる容量分を
越えた状態でのキャッシュミスの回数を計数する事によ
って、アプリケーションによって、キャッシュメモリの
容量の妥当性が判断でき、あとどれくらいの容量がキャ
ッシュメモリに必要か判断できる。また、第１実施例の
データ数カウンタの値も含めて考慮すると、キャッシュ
メモリの容量をエントリ数を増やすべきか、アソシアテ
ィビティを増やすのか判断できる（エントリ、アソシア
ティビティについては、第７実施例を参照）。
【００８８】次に、図１６及び図１７において、キャッ
シュメモリがデータを取り込む際、記憶する領域が全て
有効なデータで埋めつくされている場合をカウントする
ため、キャッシュメモリがデータを取り込む際、記憶す
る領域が全て有効なデータで埋めつくされている場合を
検出する回路について説明する。図１６において、２は
キャッシュメモリ、１１はキャッシュメモリ２内の番地
情報を記憶しておくアドレス記憶部、１２はアドレス記
憶部１１に記憶された番地の内容を記憶しておくデータ
記憶部、１４はデータ記憶部１２に記憶されている情報
が有効であるか、無効であるかを示す有効ビット、１３
は有効ビット１４がセットされている時にアドレス記憶
部１１に新たなデータが記憶されたことをカウントする
データ排除カウンタである。
シュメモリがデータを取り込む際、記憶する領域が全て
有効なデータで埋めつくされている場合をカウントする
ため、キャッシュメモリがデータを取り込む際、記憶す
る領域が全て有効なデータで埋めつくされている場合を
検出する回路について説明する。図１６において、２は
キャッシュメモリ、１１はキャッシュメモリ２内の番地
情報を記憶しておくアドレス記憶部、１２はアドレス記
憶部１１に記憶された番地の内容を記憶しておくデータ
記憶部、１４はデータ記憶部１２に記憶されている情報
が有効であるか、無効であるかを示す有効ビット、１３
は有効ビット１４がセットされている時にアドレス記憶
部１１に新たなデータが記憶されたことをカウントする
データ排除カウンタである。
【００８９】次に図１６に示すキャッシュメモリ２の動
作を説明する。始めにリセット信号が入力され、キャッ
シュメモリ２内の全有効ビットが０となる。その後、デ
ータ処理装置１の処理が進行すると、データ処理装置１
が要求するデータがデータ記憶部１２内部の当該領域に
保持される。同時に有効ビットも１へと変化する。デー
タ記憶部１２内部の当該領域がすべき有効なデータで占
められた場合、有効ビットセル情報が出力され、当該領
域がフル状態となったことを外部に伝達する。フル状態
になったのち、さらにキャッシュミスが起こったとき
は、キャッシュメモリ内部の記憶領域の値が有効である
にも関わらず、その有効データ格納領域に新たな情報、
即ち、より使用頻度が高いと思われる情報を上書きす
る。この動作の回数は、データ排除カウンタ１３でカウ
ントされる。次に、図１７において、２３はキャッシュ
メモリがデータを取り込む際、記憶する領域が全て有効
なデータで埋めつくされている場合を検出するデータ排
除検出回路、１１１はデータ排除検出回路２３に入力さ
れているアドレス記憶部書き込み信号、１４１はデータ
排除検出回路２３に入力されている有効ビットセル情
報、２０１はデータ排除検出回路２３に入力されている
キャッシュメモリ番地情報、１３５はデータ排除検出回
路２３の出力でカウンタのカウントアップ要求をするア
ップ信号、２３ａ〜ｄは、有効ビットセル情報１４１と
キャッシュメモリ番地情報２０１の論理積をとるＡＮＤ
ロジック、２３ｅはＡＮＤロジック２３ａ〜ｄの出力の
論理和をとるＯＲロジック、２３ｆはＯＲロジック２３
ｅの出力とアドレス記憶部書き込み信号１１１の論理積
をとるＡＮＤロジックである。ＡＮＤロジック２３ｆの
出力をアップ信号１３５とする。
作を説明する。始めにリセット信号が入力され、キャッ
シュメモリ２内の全有効ビットが０となる。その後、デ
ータ処理装置１の処理が進行すると、データ処理装置１
が要求するデータがデータ記憶部１２内部の当該領域に
保持される。同時に有効ビットも１へと変化する。デー
タ記憶部１２内部の当該領域がすべき有効なデータで占
められた場合、有効ビットセル情報が出力され、当該領
域がフル状態となったことを外部に伝達する。フル状態
になったのち、さらにキャッシュミスが起こったとき
は、キャッシュメモリ内部の記憶領域の値が有効である
にも関わらず、その有効データ格納領域に新たな情報、
即ち、より使用頻度が高いと思われる情報を上書きす
る。この動作の回数は、データ排除カウンタ１３でカウ
ントされる。次に、図１７において、２３はキャッシュ
メモリがデータを取り込む際、記憶する領域が全て有効
なデータで埋めつくされている場合を検出するデータ排
除検出回路、１１１はデータ排除検出回路２３に入力さ
れているアドレス記憶部書き込み信号、１４１はデータ
排除検出回路２３に入力されている有効ビットセル情
報、２０１はデータ排除検出回路２３に入力されている
キャッシュメモリ番地情報、１３５はデータ排除検出回
路２３の出力でカウンタのカウントアップ要求をするア
ップ信号、２３ａ〜ｄは、有効ビットセル情報１４１と
キャッシュメモリ番地情報２０１の論理積をとるＡＮＤ
ロジック、２３ｅはＡＮＤロジック２３ａ〜ｄの出力の
論理和をとるＯＲロジック、２３ｆはＯＲロジック２３
ｅの出力とアドレス記憶部書き込み信号１１１の論理積
をとるＡＮＤロジックである。ＡＮＤロジック２３ｆの
出力をアップ信号１３５とする。
【００９０】次に図１７のデータ排除検出回路の動作に
ついて説明する。キャッシュメモリがデータを取り込む
際、記憶する領域が有効なデータで埋められていない場
合、有効ビットセル情報１４１は“０”であり、アクセ
スされたキャッシュメモリ番地情報２０１が“１”にな
っても、ＡＮＤロジック２３ａ〜２３ｄは“０”を出力
する。ＡＮＤロジック２３ａ〜２３ｄの出力を受けＯＲ
ロジック２３ｅは“０”を出力する。ＡＮＤロジック２
３ｆはＯＲロジック２３ｅの出力結果とアドレス記憶部
書き込み信号１１１を受けアップ信号１３５を“０”の
状態を維持する。次に、キャッシュメモリ２がデータを
取り込む際、記憶する領域が有効なデータで埋められて
いる場合、有効ビットセル情報１４１は“１”であり、
アクセスされたキャッシュメモリ番地情報２０１が
“１”になると、ＡＮＤロジック２３ａ〜２３ｄの少な
くとも１つは“１”を出力する。ＡＮＤロジック２３ａ
〜２３ｄの出力を受けＯＲロジック２３ｅの出力結果と
アドレス記憶部書き込み信号１１１を受けアップ信号１
３５を“１”の状態として、アクティブにする。
ついて説明する。キャッシュメモリがデータを取り込む
際、記憶する領域が有効なデータで埋められていない場
合、有効ビットセル情報１４１は“０”であり、アクセ
スされたキャッシュメモリ番地情報２０１が“１”にな
っても、ＡＮＤロジック２３ａ〜２３ｄは“０”を出力
する。ＡＮＤロジック２３ａ〜２３ｄの出力を受けＯＲ
ロジック２３ｅは“０”を出力する。ＡＮＤロジック２
３ｆはＯＲロジック２３ｅの出力結果とアドレス記憶部
書き込み信号１１１を受けアップ信号１３５を“０”の
状態を維持する。次に、キャッシュメモリ２がデータを
取り込む際、記憶する領域が有効なデータで埋められて
いる場合、有効ビットセル情報１４１は“１”であり、
アクセスされたキャッシュメモリ番地情報２０１が
“１”になると、ＡＮＤロジック２３ａ〜２３ｄの少な
くとも１つは“１”を出力する。ＡＮＤロジック２３ａ
〜２３ｄの出力を受けＯＲロジック２３ｅの出力結果と
アドレス記憶部書き込み信号１１１を受けアップ信号１
３５を“１”の状態として、アクティブにする。
【００９１】次に、図１８において、キャッシュメモリ
がデータを取り込む際、記憶する領域の情報が記憶され
たとき以外にアクセスされていない事をカウントするカ
ウンタを備えたこの発明の第９実施例によるキャッシュ
メモリについて説明する。図１８において、２はキャッ
シュメモリ、１１はキャッシュメモリ２内の番地情報を
記憶しておくアドレス記憶部、１２はアドレス記憶部１
１に記憶された番地の内容を記憶しておくデータ記憶
部、１４はデータ記憶部１２に記憶されている情報が有
効であるか、無効であるかを示す有効ビット、１６は有
効ビット１４がセットされてから一度でもアドレス記憶
部１１の内容がヒットしたかを記録するワンスビット、
１３はワンスビット１６がセットされず、有効ビット１
４がセットされている時にアドレス記憶部１１に新たな
データが記憶されたことをカウントするノンアクセスデ
ータ排除カウンタである。
がデータを取り込む際、記憶する領域の情報が記憶され
たとき以外にアクセスされていない事をカウントするカ
ウンタを備えたこの発明の第９実施例によるキャッシュ
メモリについて説明する。図１８において、２はキャッ
シュメモリ、１１はキャッシュメモリ２内の番地情報を
記憶しておくアドレス記憶部、１２はアドレス記憶部１
１に記憶された番地の内容を記憶しておくデータ記憶
部、１４はデータ記憶部１２に記憶されている情報が有
効であるか、無効であるかを示す有効ビット、１６は有
効ビット１４がセットされてから一度でもアドレス記憶
部１１の内容がヒットしたかを記録するワンスビット、
１３はワンスビット１６がセットされず、有効ビット１
４がセットされている時にアドレス記憶部１１に新たな
データが記憶されたことをカウントするノンアクセスデ
ータ排除カウンタである。
【００９２】次に図１８に示すキャッシュメモリ２の動
作を図１システム構成の場合を想定して説明する。キャ
ッシュメモリ番地＜Ｈ０＞にアドレス記憶部１１で［Ｔ
＜Ｈ０＞］＝Ｈ０と、データ記憶部１２で［Ｄ＜Ｈ０
＞］＝ａを記憶されると、有効ビット１４で［Ｖ＜Ｈ０
＞］＝１とする。次に、キャッシュメモリ番地＜Ｈ１＞
にアドレス記憶部１１で［Ｔ＜Ｈ１＞］＝Ｈ１，データ
記憶部１２で［Ｄ＜Ｈ１＞］＝ｂを記憶されると、有効
ビット１４で［Ｖ＜Ｈ１＞］＝１とする。データ処理装
置１が、番地＜Ｈ０＞に“Ａ”という情報を主メモリ３
にライトアクセスした場合、キャッシュメモリ２は、ア
ドレス記憶部１１の［Ｔ＜Ｈ０＞］＝Ｈ０と、キャッシ
ュヒットするので、データ記憶部１２の［Ｄ＜Ｈ０＞］
にＡを記憶して、［Ｄ＜Ｈ０＞］＝Ａとする。ここで
は、ワンスビット１６がセットされる。ここで、［Ｏ＜
キャッシュメモリの番地＞］と記述した場合はキャッシ
ュメモリの番地に対して、［Ｔ＜キャッシュメモリの番
地＞］でヒットかどうかを示し、“１”の時は少なくと
も一度ヒットした、“０”の時は一度もヒットしていな
いことを示す。この時のワンスビット１６の状態は、
［Ｏ＜Ｈ０＞］＝１，［Ｏ＜Ｈ１＞］＝０となってい
る。
作を図１システム構成の場合を想定して説明する。キャ
ッシュメモリ番地＜Ｈ０＞にアドレス記憶部１１で［Ｔ
＜Ｈ０＞］＝Ｈ０と、データ記憶部１２で［Ｄ＜Ｈ０
＞］＝ａを記憶されると、有効ビット１４で［Ｖ＜Ｈ０
＞］＝１とする。次に、キャッシュメモリ番地＜Ｈ１＞
にアドレス記憶部１１で［Ｔ＜Ｈ１＞］＝Ｈ１，データ
記憶部１２で［Ｄ＜Ｈ１＞］＝ｂを記憶されると、有効
ビット１４で［Ｖ＜Ｈ１＞］＝１とする。データ処理装
置１が、番地＜Ｈ０＞に“Ａ”という情報を主メモリ３
にライトアクセスした場合、キャッシュメモリ２は、ア
ドレス記憶部１１の［Ｔ＜Ｈ０＞］＝Ｈ０と、キャッシ
ュヒットするので、データ記憶部１２の［Ｄ＜Ｈ０＞］
にＡを記憶して、［Ｄ＜Ｈ０＞］＝Ａとする。ここで
は、ワンスビット１６がセットされる。ここで、［Ｏ＜
キャッシュメモリの番地＞］と記述した場合はキャッシ
ュメモリの番地に対して、［Ｔ＜キャッシュメモリの番
地＞］でヒットかどうかを示し、“１”の時は少なくと
も一度ヒットした、“０”の時は一度もヒットしていな
いことを示す。この時のワンスビット１６の状態は、
［Ｏ＜Ｈ０＞］＝１，［Ｏ＜Ｈ１＞］＝０となってい
る。
【００９３】次に、データ処理装置１のリードアクセス
にキャッシュメモリ２がキャッシュミスを起こし、デー
タが排除される場合について説明する。まず、キャッシ
ュミスを起こしたので、アドレス記憶部１１に新たな番
地を記憶するので［Ｔ＜Ｈ０＞］＝Ｈ４となる。そして
データ記憶部１２にも新たな情報を記憶する。この時、
ワンスビット１６［Ｏ＜Ｈ０＞］＝１、有効ビット１４
［Ｖ＜Ｈ０＞］＝１、となっているのでノンアクセスデ
ータ排除カウンタ１３にカウントアップ要求を出さな
い。そして次に、ワンスビット１６をリセットして［Ｏ
＜Ｈ０＞］＝０とする。次のキャッシュミスで、アドレ
ス記憶部１１に新たな番地を記憶するので、［Ｔ＜Ｈ１
＞］＝Ｈ５となる。そしてデータ記憶部１２にも新たな
情報を記憶する。この時、ワンスビット１６［Ｏ＜Ｈ１
＞］＝０、有効ビット１４［Ｖ＜Ｈ１＞］＝１、となっ
ているのでノンアクセスデータ排除カウンタ１３にカウ
ントアップ要求を出す。ノンアクセスデータ排除カウン
タ１３はカウントアップされる。
にキャッシュメモリ２がキャッシュミスを起こし、デー
タが排除される場合について説明する。まず、キャッシ
ュミスを起こしたので、アドレス記憶部１１に新たな番
地を記憶するので［Ｔ＜Ｈ０＞］＝Ｈ４となる。そして
データ記憶部１２にも新たな情報を記憶する。この時、
ワンスビット１６［Ｏ＜Ｈ０＞］＝１、有効ビット１４
［Ｖ＜Ｈ０＞］＝１、となっているのでノンアクセスデ
ータ排除カウンタ１３にカウントアップ要求を出さな
い。そして次に、ワンスビット１６をリセットして［Ｏ
＜Ｈ０＞］＝０とする。次のキャッシュミスで、アドレ
ス記憶部１１に新たな番地を記憶するので、［Ｔ＜Ｈ１
＞］＝Ｈ５となる。そしてデータ記憶部１２にも新たな
情報を記憶する。この時、ワンスビット１６［Ｏ＜Ｈ１
＞］＝０、有効ビット１４［Ｖ＜Ｈ１＞］＝１、となっ
ているのでノンアクセスデータ排除カウンタ１３にカウ
ントアップ要求を出す。ノンアクセスデータ排除カウン
タ１３はカウントアップされる。
【００９４】次に、図１９を用いてノンアクセスデータ
排除カウンタのカウントアップ信号について説明する。
カウントアップ信号生成部５４には、アドレス記憶部書
き込み信号１１１、ヒット信号２４１、有効ビットセル
情報１４１、ワンスビット情報１６１、キャッシュメモ
リ番地情報２０１が入力され、アップ信号１３５が出力
される。また、５４ａ〜５４ｄは有効ビットセル情報１
４１、キャッシュメモリ番地情報２０１及びワンスビッ
ト情報１６１の論理積をとるＡＮＤロジック、５４ｅは
ＡＮＤロジック５４ａ〜５４ｄの出力の論理和をとるＯ
Ｒロジック、５４ｆはＯＲロジック５４ｅの出力とアド
レス記憶部書き込み信号１１１及びヒット信号２４１の
否定との論理積をとる ＡＮＤロジックである。ヒット
信号２４１の否定はインバータ５４ｇで行われる。そし
て、カウントアップ信号生成部５４では、キャッシュメ
モリ２がデータをキャッシュミスにより取り込む場合、
アドレス記憶部書き込み信号１１１が“Ｈ”、ヒット信
号２４１が“Ｌ”となる。例えば、キャッシュメモリ番
地情報２０１が、ＡＮＤロジック５４ａを有効とした場
合、その有効ビットセル情報１４１が“Ｈ”、すなわち
有効であればワンスビット情報１６１が“Ｌ”（保持後
一度も参照されていない）ならばアップ信号１３５が出
力され、ワンスビット情報１６１が“Ｈ”（保持後少な
くとも一度は参照された）ならばアップ信号１３５が出
力されない。
排除カウンタのカウントアップ信号について説明する。
カウントアップ信号生成部５４には、アドレス記憶部書
き込み信号１１１、ヒット信号２４１、有効ビットセル
情報１４１、ワンスビット情報１６１、キャッシュメモ
リ番地情報２０１が入力され、アップ信号１３５が出力
される。また、５４ａ〜５４ｄは有効ビットセル情報１
４１、キャッシュメモリ番地情報２０１及びワンスビッ
ト情報１６１の論理積をとるＡＮＤロジック、５４ｅは
ＡＮＤロジック５４ａ〜５４ｄの出力の論理和をとるＯ
Ｒロジック、５４ｆはＯＲロジック５４ｅの出力とアド
レス記憶部書き込み信号１１１及びヒット信号２４１の
否定との論理積をとる ＡＮＤロジックである。ヒット
信号２４１の否定はインバータ５４ｇで行われる。そし
て、カウントアップ信号生成部５４では、キャッシュメ
モリ２がデータをキャッシュミスにより取り込む場合、
アドレス記憶部書き込み信号１１１が“Ｈ”、ヒット信
号２４１が“Ｌ”となる。例えば、キャッシュメモリ番
地情報２０１が、ＡＮＤロジック５４ａを有効とした場
合、その有効ビットセル情報１４１が“Ｈ”、すなわち
有効であればワンスビット情報１６１が“Ｌ”（保持後
一度も参照されていない）ならばアップ信号１３５が出
力され、ワンスビット情報１６１が“Ｈ”（保持後少な
くとも一度は参照された）ならばアップ信号１３５が出
力されない。
【００９５】この様にノンアクセスデータが多く排除さ
れるデータはキャッシングされる際、有効なデータを排
除し、キャッシュヒット率をさげる要因となる。この様
なデータはノンキャッシュブルに設定することによって
ヒット率を下げずに済むのでノンアクセスデータ排除カ
ウンタ１３で有効な評価ができたことになる。
れるデータはキャッシングされる際、有効なデータを排
除し、キャッシュヒット率をさげる要因となる。この様
なデータはノンキャッシュブルに設定することによって
ヒット率を下げずに済むのでノンアクセスデータ排除カ
ウンタ１３で有効な評価ができたことになる。
【００９６】次に、上記の様なデータをノンキャッシュ
ブルに設定するのではなく、図２０に示す様な簡単な緩
衝レジスタをキャッシュメモリ内に設ける方法を用いた
この発明の第１０実施例について説明する。これはノン
キャッシュブルの設定がデータ処理装置に依存し、キャ
ッシュメモリ内に設定できない場合の対策の一手段であ
り、一つのアドレスに対して、複数のデータを記憶する
構成を採ったキャッシュメモリについて説明する。図２
０において、２はキャッシュメモリ、１１はキャッシュ
メモリ２内の番地情報を記憶しておくアドレス記憶部、
１２はアドレス記憶部１１に記憶されている番地の内容
を記憶しておくデータ記憶部、１４はデータ記憶部１２
に記憶されている情報が有効であるか、無効であるかを
示す有効ビット、１７はキャッシュミスした場合にデー
タ処理装置がアクセスした番地を記憶しておくアドレス
バッファ、１８はアドレスバッファ１７に記憶された番
地に対応する主メモリの内容を記憶するためのデータバ
ッファである。ここでは、アドレスバッファ１７及びデ
ータバッファ１８には、説明を簡単にするため一組の情
報しか記憶されない構成としたが、複数組記憶されるよ
うにすることも可能である。
ブルに設定するのではなく、図２０に示す様な簡単な緩
衝レジスタをキャッシュメモリ内に設ける方法を用いた
この発明の第１０実施例について説明する。これはノン
キャッシュブルの設定がデータ処理装置に依存し、キャ
ッシュメモリ内に設定できない場合の対策の一手段であ
り、一つのアドレスに対して、複数のデータを記憶する
構成を採ったキャッシュメモリについて説明する。図２
０において、２はキャッシュメモリ、１１はキャッシュ
メモリ２内の番地情報を記憶しておくアドレス記憶部、
１２はアドレス記憶部１１に記憶されている番地の内容
を記憶しておくデータ記憶部、１４はデータ記憶部１２
に記憶されている情報が有効であるか、無効であるかを
示す有効ビット、１７はキャッシュミスした場合にデー
タ処理装置がアクセスした番地を記憶しておくアドレス
バッファ、１８はアドレスバッファ１７に記憶された番
地に対応する主メモリの内容を記憶するためのデータバ
ッファである。ここでは、アドレスバッファ１７及びデ
ータバッファ１８には、説明を簡単にするため一組の情
報しか記憶されない構成としたが、複数組記憶されるよ
うにすることも可能である。
【００９７】次に図２０に示すキャッシュメモリ２の動
作を図１に示したシステム構成の場合を想定して説明す
る。キャッシュメモリの内容としては、キャッシュメモ
リ番地＜Ｈ０＞にアドレス記憶部１１で［Ｔ＜Ｈ０＞］
＝Ｈ０，データ記憶部１２で［ＤL ＜Ｈ０＞］＝ａと
［ＤR ＜Ｈ０＞］＝ｂ（ここで、［ＤL ＜キャッシュメ
モリ内の番地＞］のL はデータ記憶部１２の２つのブロ
ックの内左側を示し、Rは右側を示す）、有効ビット１
４で［Ｖ＜Ｈ０＞］＝１とする。さらに、キャッシュメ
モリ番地＜Ｈ１＞にアドレス記憶部１１で［Ｔ＜Ｈ１
＞］＝Ｈ２，データ記憶部１２で［ＤL ＜Ｈ１＞］＝ｃ
と［ＤR ＜Ｈ１＞］＝ｄ、有効ビット１４で［Ｖ＜Ｈ１
＞］＝１とする。この状態で、データ処理装置１が、番
地＜Ｈ８＞で主メモリ３にリードアクセスした場合、キ
ャッシュメモリ２は、アドレス記憶部１１に番地＜Ｈ８
＞が存在しないのでキャッシュミスする。そこでキャッ
シュメモリ２は、アドレスバッファ１７にＨ８を記憶す
る。アドレスバッファ１７の記憶内容を表現する場合、
［ＡＢ］＝Ｈ８と表現する。
作を図１に示したシステム構成の場合を想定して説明す
る。キャッシュメモリの内容としては、キャッシュメモ
リ番地＜Ｈ０＞にアドレス記憶部１１で［Ｔ＜Ｈ０＞］
＝Ｈ０，データ記憶部１２で［ＤL ＜Ｈ０＞］＝ａと
［ＤR ＜Ｈ０＞］＝ｂ（ここで、［ＤL ＜キャッシュメ
モリ内の番地＞］のL はデータ記憶部１２の２つのブロ
ックの内左側を示し、Rは右側を示す）、有効ビット１
４で［Ｖ＜Ｈ０＞］＝１とする。さらに、キャッシュメ
モリ番地＜Ｈ１＞にアドレス記憶部１１で［Ｔ＜Ｈ１
＞］＝Ｈ２，データ記憶部１２で［ＤL ＜Ｈ１＞］＝ｃ
と［ＤR ＜Ｈ１＞］＝ｄ、有効ビット１４で［Ｖ＜Ｈ１
＞］＝１とする。この状態で、データ処理装置１が、番
地＜Ｈ８＞で主メモリ３にリードアクセスした場合、キ
ャッシュメモリ２は、アドレス記憶部１１に番地＜Ｈ８
＞が存在しないのでキャッシュミスする。そこでキャッ
シュメモリ２は、アドレスバッファ１７にＨ８を記憶す
る。アドレスバッファ１７の記憶内容を表現する場合、
［ＡＢ］＝Ｈ８と表現する。
【００９８】次に＜Ｈ８＞に対応する主メモリ３の内容
を読みに行き、データバッファ１８の左側に記憶する。
ここで内容がｉとし、［ＤＢL ］＝ｉと表現する。次
に、キャッシュメモリ２は、［ＡＢ］＋１の番地である
＜Ｈ９＞の主メモリ３の内容即ちｊを、データバッファ
１８の右側に記憶する。この事を［ＤＢR ］＝ｊと表現
する。この様に［ＡＢ］＝Ｈ８と記述することは番地＜
Ｈ９＞でのアクセスについてもヒットすることになる。
次に、データ処理装置１が、番地＜Ｈ２＞で主メモリ３
にリードアクセスした場合、キャッシュメモリ２は、ア
ドレス記憶部１１に番地＜Ｈ２＞が［Ｔ＜Ｈ１＞］＝Ｈ
２と存在するのでキャッシュヒットする。そして、キャ
ッシュメモリ２はデータ処理装置１にｃを出力する。
を読みに行き、データバッファ１８の左側に記憶する。
ここで内容がｉとし、［ＤＢL ］＝ｉと表現する。次
に、キャッシュメモリ２は、［ＡＢ］＋１の番地である
＜Ｈ９＞の主メモリ３の内容即ちｊを、データバッファ
１８の右側に記憶する。この事を［ＤＢR ］＝ｊと表現
する。この様に［ＡＢ］＝Ｈ８と記述することは番地＜
Ｈ９＞でのアクセスについてもヒットすることになる。
次に、データ処理装置１が、番地＜Ｈ２＞で主メモリ３
にリードアクセスした場合、キャッシュメモリ２は、ア
ドレス記憶部１１に番地＜Ｈ２＞が［Ｔ＜Ｈ１＞］＝Ｈ
２と存在するのでキャッシュヒットする。そして、キャ
ッシュメモリ２はデータ処理装置１にｃを出力する。
【００９９】次に、データ処理装置１が、番地＜Ｈ４＞
で主メモリ３にリードアクセスした場合、キャッシュメ
モリ２は、アドレス記憶部１１に番地＜Ｈ４＞が存在し
ないのでキャッシュミスする。そこでキャッシュメモリ
２は、アドレスバッファ１７にＨ４を記憶する。［Ａ
Ｂ］＝Ｈ４とする。次に＜Ｈ８＞に対応する主メモリ３
の内容を読みに行き、データバッファ１８に［ＤＢL ］
＝ｅと記憶する。次に、キャッシュメモリ２は、［Ａ
Ｂ］＋１の番地である＜Ｈ５＞の主メモリ３の内容を、
データバッファ１８に［ＤＢR ］＝ｆを記憶する。次
に、データ処理装置１が、番地＜Ｈ２＞で主メモリ３に
リードアクセスした場合、キャッシュメモリ２は、アド
レス記憶部１１に番地＜Ｈ２＞が［Ｔ＜Ｈ１＞］＝Ｈ２
と存在するのでキャッシュヒットする。そして、キャッ
シュメモリ２はデータ処理装置１にｃを出力する。
で主メモリ３にリードアクセスした場合、キャッシュメ
モリ２は、アドレス記憶部１１に番地＜Ｈ４＞が存在し
ないのでキャッシュミスする。そこでキャッシュメモリ
２は、アドレスバッファ１７にＨ４を記憶する。［Ａ
Ｂ］＝Ｈ４とする。次に＜Ｈ８＞に対応する主メモリ３
の内容を読みに行き、データバッファ１８に［ＤＢL ］
＝ｅと記憶する。次に、キャッシュメモリ２は、［Ａ
Ｂ］＋１の番地である＜Ｈ５＞の主メモリ３の内容を、
データバッファ１８に［ＤＢR ］＝ｆを記憶する。次
に、データ処理装置１が、番地＜Ｈ２＞で主メモリ３に
リードアクセスした場合、キャッシュメモリ２は、アド
レス記憶部１１に番地＜Ｈ２＞が［Ｔ＜Ｈ１＞］＝Ｈ２
と存在するのでキャッシュヒットする。そして、キャッ
シュメモリ２はデータ処理装置１にｃを出力する。
【０１００】次に、データ処理装置１が、番地＜Ｈ５＞
で主メモリ３にリードアクセスした場合、キャッシュメ
モリ２は、アドレスバッファ１７が［ＡＢ］＝Ｈ４を記
憶しているのでヒットし、データバッファ１８の内容
［ＤＢR ］＝ｆを出力する。この後、キャッシュメモリ
２は、［ＡＢ］の内容をアドレス記憶部１１に記憶し、
データバッファ１８の内容をデータ記憶部１２に記憶す
る。当然ながら、有効ビット１４も“１”とする。な
お、アドレスバッファ１７の内容が有効か否かという判
別は、主メモリ３に割り当てられていない番地をアドレ
スバッファ１７の初期値とすることで実現可能である。
但し、アドレスバッファ１７が無効であるのは動作開始
直後のみである。この様に、データ記憶部のキャッシン
グを行う際に一度バッファする方法を示した。また、キ
ャッシュメモリ２の記憶領域がフル状態となったとき
に、書き換える領域を示す情報を得るときに図１８で示
した様なワンスビットを用いて優先的に書き換える方法
も考えられる。以上、キャッシュメモリ内に、一度しか
参照されないデータが長く留まることを排除する手法を
示した。
で主メモリ３にリードアクセスした場合、キャッシュメ
モリ２は、アドレスバッファ１７が［ＡＢ］＝Ｈ４を記
憶しているのでヒットし、データバッファ１８の内容
［ＤＢR ］＝ｆを出力する。この後、キャッシュメモリ
２は、［ＡＢ］の内容をアドレス記憶部１１に記憶し、
データバッファ１８の内容をデータ記憶部１２に記憶す
る。当然ながら、有効ビット１４も“１”とする。な
お、アドレスバッファ１７の内容が有効か否かという判
別は、主メモリ３に割り当てられていない番地をアドレ
スバッファ１７の初期値とすることで実現可能である。
但し、アドレスバッファ１７が無効であるのは動作開始
直後のみである。この様に、データ記憶部のキャッシン
グを行う際に一度バッファする方法を示した。また、キ
ャッシュメモリ２の記憶領域がフル状態となったとき
に、書き換える領域を示す情報を得るときに図１８で示
した様なワンスビットを用いて優先的に書き換える方法
も考えられる。以上、キャッシュメモリ内に、一度しか
参照されないデータが長く留まることを排除する手法を
示した。
【０１０１】次に、第１実施例で示した空検出回路の他
の利用法であるこの発明の第１１実施例について説明す
る。図２１はアソシアティビティが２のセットアソシア
ティブ方式を採用したキャッシュメモリのブロック構成
図である。図２１において２０はデータ処理装置からア
クセスされる番地で上位アドレス２０ａ、中位をアドレ
ス２０ｂ、下位をアドレス２０ｃとする。１１はキャッ
シュメモリ内の番地情報の一部を記憶しておくアドレス
記憶部、１２はアドレス記憶部１１に記憶された番地の
内容を記憶しておくデータ記憶部、１４はデータ記憶部
１２に記憶されている情報が有効であるか、無効である
かを示す有効ビット、２４はデータ記憶部１２の内、ア
ドレス２０ｃでワードを選択するワードセレクタ、２６
はコンパレータ２５の結果に応じて、ワードセレクタ２
４の出力を選択するウェイセレクタ、１０６はウェイセ
レクタ２６の出力先であるキャッシュ内部データバス、
１９は図８に示した空検出回路２２を用いて、アドレス
記憶部１１とデータ記憶部１２とコンパレータ２５をア
クティブにする部分稼働回路である。
の利用法であるこの発明の第１１実施例について説明す
る。図２１はアソシアティビティが２のセットアソシア
ティブ方式を採用したキャッシュメモリのブロック構成
図である。図２１において２０はデータ処理装置からア
クセスされる番地で上位アドレス２０ａ、中位をアドレ
ス２０ｂ、下位をアドレス２０ｃとする。１１はキャッ
シュメモリ内の番地情報の一部を記憶しておくアドレス
記憶部、１２はアドレス記憶部１１に記憶された番地の
内容を記憶しておくデータ記憶部、１４はデータ記憶部
１２に記憶されている情報が有効であるか、無効である
かを示す有効ビット、２４はデータ記憶部１２の内、ア
ドレス２０ｃでワードを選択するワードセレクタ、２６
はコンパレータ２５の結果に応じて、ワードセレクタ２
４の出力を選択するウェイセレクタ、１０６はウェイセ
レクタ２６の出力先であるキャッシュ内部データバス、
１９は図８に示した空検出回路２２を用いて、アドレス
記憶部１１とデータ記憶部１２とコンパレータ２５をア
クティブにする部分稼働回路である。
【０１０２】ここで、セットアソシアティブ方式につい
て簡単な説明をする。アドレス記憶部１１で番地を記憶
する場合、番地の全てを記憶するのではなく、番地の一
部分を記憶する。しかし、番地情報は、全てが揃って意
味をなすものであって、それを実現するために、番地の
中位のアドレス２０ｂによってアドレス記憶部１１の記
憶場所を規定する。この規定された場所をエントリと呼
び、番地の中位のアドレス２０ｂをエントリアドレスと
呼ぶ。そして、このエントリアドレスによって記憶でき
るアドレス２０ａの数を増やすことが連想率（アソシア
ティビティ）が高いといえる。図２１で示すキャッシュ
メモリは同じエントリアドレスで２つのアドレス２０ａ
を記憶でき、２セットアソシアティブ方式キャッシュメ
モリという。そして、キャッシュメモリ内の構成要素に
関して、例えばアドレス記憶部１１ａという様に同じ添
え字が一つのセットをなし、これをウェイと表現する。
て簡単な説明をする。アドレス記憶部１１で番地を記憶
する場合、番地の全てを記憶するのではなく、番地の一
部分を記憶する。しかし、番地情報は、全てが揃って意
味をなすものであって、それを実現するために、番地の
中位のアドレス２０ｂによってアドレス記憶部１１の記
憶場所を規定する。この規定された場所をエントリと呼
び、番地の中位のアドレス２０ｂをエントリアドレスと
呼ぶ。そして、このエントリアドレスによって記憶でき
るアドレス２０ａの数を増やすことが連想率（アソシア
ティビティ）が高いといえる。図２１で示すキャッシュ
メモリは同じエントリアドレスで２つのアドレス２０ａ
を記憶でき、２セットアソシアティブ方式キャッシュメ
モリという。そして、キャッシュメモリ内の構成要素に
関して、例えばアドレス記憶部１１ａという様に同じ添
え字が一つのセットをなし、これをウェイと表現する。
【０１０３】次に図２１のキャッシュメモリの動作につ
いてキャッシュヒットを例に取って説明する。まずアド
レス記憶部１１ａのエントリ０には［Ｈ１］が記憶され
ていて（［Ｔａ＜Ｈ０＞］＝Ｈ１と表現する、添え字ａ
はアドレス記憶部１１ａを指し、添え字がｂの場合はア
ドレス記憶部１１ｂを指す）、アドレス記憶部１１ｂは
何も記憶されていない。つまり有効ビット１４ｂは全て
のエントリにわたって０である。データ記憶部１２ａ
は、［ＤL ＜Ｈ０＞］＝ａ、［ＤR ＜Ｈ０＞］＝ｂと記
憶されている。まず、データ処理装置１から番地＜Ｂ０
００１００１＞でリードアクセスされると、全アドレス
ビット中、上位４ビットをアドレス２０ａとして“Ｈ
１”、中位２ビットをアドレス２０ｂとして“Ｈ０”、
下位１ビットをアドレス２０ｃとして“Ｈ１”と番地を
分割する。アドレス２０ａは２つのコンパレータ２５に
送られる。アドレス２０ｂはデコーダ５３に送られ、エ
ントリアドレス＜Ｈ０＞を選択する。エントリアドレス
を受けて、アドレス記憶部１１は［Ｔａ＜Ｈ０＞］＝Ｈ
１をコンパレータ２５ａに送る。そして、［Ｔａ＜Ｈ０
＞］に対応するデータ記憶部１２の内容をワードセレク
タ２４ａに送る。
いてキャッシュヒットを例に取って説明する。まずアド
レス記憶部１１ａのエントリ０には［Ｈ１］が記憶され
ていて（［Ｔａ＜Ｈ０＞］＝Ｈ１と表現する、添え字ａ
はアドレス記憶部１１ａを指し、添え字がｂの場合はア
ドレス記憶部１１ｂを指す）、アドレス記憶部１１ｂは
何も記憶されていない。つまり有効ビット１４ｂは全て
のエントリにわたって０である。データ記憶部１２ａ
は、［ＤL ＜Ｈ０＞］＝ａ、［ＤR ＜Ｈ０＞］＝ｂと記
憶されている。まず、データ処理装置１から番地＜Ｂ０
００１００１＞でリードアクセスされると、全アドレス
ビット中、上位４ビットをアドレス２０ａとして“Ｈ
１”、中位２ビットをアドレス２０ｂとして“Ｈ０”、
下位１ビットをアドレス２０ｃとして“Ｈ１”と番地を
分割する。アドレス２０ａは２つのコンパレータ２５に
送られる。アドレス２０ｂはデコーダ５３に送られ、エ
ントリアドレス＜Ｈ０＞を選択する。エントリアドレス
を受けて、アドレス記憶部１１は［Ｔａ＜Ｈ０＞］＝Ｈ
１をコンパレータ２５ａに送る。そして、［Ｔａ＜Ｈ０
＞］に対応するデータ記憶部１２の内容をワードセレク
タ２４ａに送る。
【０１０４】一方、アドレス記憶部１１ｂはデコーダ５
３からのエントリアドレスを受けるが、有効ビット１４
ｂが全て“０”であるので、空検出回路を備えた部分稼
働装置１９ｂが働きデータ記憶部１２ｂの読みだしは行
なわない。そして、部分稼働装置１９ｂによって、デー
タ記憶部１２ｂは起動されない。またコンパレータ２５
ｂも、起動されない。そして、ワードセレクタ２４ａは
データ記憶部１２ａのうち、アドレス２０ｃを受けて、
［ＤR ＜Ｈ０＞］＝ｂをウェイセレクタ２６に送る。そ
して、コンパレータ２５ａは、アドレス２０ａからの
“Ｈ１”とアドレス記憶部１１ａからの“Ｈ１”を比較
して、一致するのでキャッシュヒットとなり、ウェイセ
レクタ２６にデータ記憶部１２ａを選ぶ様に信号を送
る。ウェイセレクタ２６はコンパレータ２５ａからの情
報に基づいて、ワードセレクタ２４ａの出力“ｂ”をキ
ャッシュ内部データバス１０６に“ｂ”を出力する。
３からのエントリアドレスを受けるが、有効ビット１４
ｂが全て“０”であるので、空検出回路を備えた部分稼
働装置１９ｂが働きデータ記憶部１２ｂの読みだしは行
なわない。そして、部分稼働装置１９ｂによって、デー
タ記憶部１２ｂは起動されない。またコンパレータ２５
ｂも、起動されない。そして、ワードセレクタ２４ａは
データ記憶部１２ａのうち、アドレス２０ｃを受けて、
［ＤR ＜Ｈ０＞］＝ｂをウェイセレクタ２６に送る。そ
して、コンパレータ２５ａは、アドレス２０ａからの
“Ｈ１”とアドレス記憶部１１ａからの“Ｈ１”を比較
して、一致するのでキャッシュヒットとなり、ウェイセ
レクタ２６にデータ記憶部１２ａを選ぶ様に信号を送
る。ウェイセレクタ２６はコンパレータ２５ａからの情
報に基づいて、ワードセレクタ２４ａの出力“ｂ”をキ
ャッシュ内部データバス１０６に“ｂ”を出力する。
【０１０５】この様に、部分稼働回路１９を用いること
によって、記憶領域に情報が記憶されていないアドレス
記憶部１１とデータ記憶部１２を動かさないので、消費
電力の節約になる。
によって、記憶領域に情報が記憶されていないアドレス
記憶部１１とデータ記憶部１２を動かさないので、消費
電力の節約になる。
【０１０６】次に、各ブロックの回路例を示す。図２２
は、デコーダ５３の回路例を示す図である。図２３は、
アドレス記憶部１１と有効ビット１４と部分稼働回路１
９の１セット分を示す。図２４はデータ記憶部１２とワ
ードセレクタ２４の１セットを示す。図２５はコンパレ
ータ２５とウェイセレクタ２６を示す。図２２〜２５に
おいて、信号線の番号で、同じ番号の場合は、同じ信号
を示す。
は、デコーダ５３の回路例を示す図である。図２３は、
アドレス記憶部１１と有効ビット１４と部分稼働回路１
９の１セット分を示す。図２４はデータ記憶部１２とワ
ードセレクタ２４の１セットを示す。図２５はコンパレ
ータ２５とウェイセレクタ２６を示す。図２２〜２５に
おいて、信号線の番号で、同じ番号の場合は、同じ信号
を示す。
【０１０７】図２２において、入力をアドレス２０ｂ、
即ち信号Ａ４，Ａ５をインバータ５３ａ，５３ｂとＡＮ
Ｄロジック５３ｃ〜５３ｆで構成されたデコーダ５３で
デコードしてエントリアドレスＥ０〜Ｅ３を出力する。
即ち信号Ａ４，Ａ５をインバータ５３ａ，５３ｂとＡＮ
Ｄロジック５３ｃ〜５３ｆで構成されたデコーダ５３で
デコードしてエントリアドレスＥ０〜Ｅ３を出力する。
【０１０８】図２３は、エントリ信号Ｅ０〜Ｅ３を入力
として、アドレス記憶部１１のメモリセル１１ＣＬを読
み出す場合、有効ビット１４がひとつでもセットされて
いれば部分稼働回路１９の空検出回路２２がハイレベル
を出力する。ここで、空検出回路２２は、図８で示した
空検出回路とは出力を反転させている。空検出回路２２
の出力とエントリアドレスＥ０〜Ｅ３を受けて、アドレ
ス記憶部１１のメモリの１ラインを読み出し、センスア
ンプ１１ＳＡで増幅してＴ０〜Ｔ３として出力する。ま
た、空検出回路２２の出力結果がローレベルの場合はメ
モリの読み出しも行なわず、センスアンプ１１ＳＡも起
動しないので、消費電力の低減化が図れる。
として、アドレス記憶部１１のメモリセル１１ＣＬを読
み出す場合、有効ビット１４がひとつでもセットされて
いれば部分稼働回路１９の空検出回路２２がハイレベル
を出力する。ここで、空検出回路２２は、図８で示した
空検出回路とは出力を反転させている。空検出回路２２
の出力とエントリアドレスＥ０〜Ｅ３を受けて、アドレ
ス記憶部１１のメモリの１ラインを読み出し、センスア
ンプ１１ＳＡで増幅してＴ０〜Ｔ３として出力する。ま
た、空検出回路２２の出力結果がローレベルの場合はメ
モリの読み出しも行なわず、センスアンプ１１ＳＡも起
動しないので、消費電力の低減化が図れる。
【０１０９】図２４においては、データ記憶部１２ａの
読み出しの際に、部分稼働回路の出力に応じて、ワード
ラインとセンスアンプ１１ＳＡがアクティブになる。そ
して、アドレス２０ｃによって、第１ワードデータと第
２ワードデータがワードセレクタ２４ａによって選択さ
れ、データ記憶部１２ａの１ワードとして出力される。
データ記憶部１２ｂについてもデータ記憶部１２ａと同
様のことがいえる。図２５において、コンパレータ２５
ａ，２５ｂはアドレス記憶部１１からの出力結果Ｔ０〜
Ｔ３とアドレス２０ａとをビット毎比較して、一致して
いるときは有効ビット１４の出力Ｖと部分稼働回路１９
の出力ＡＥの結果に応じて、ウェイセレクタ２６に信号
を送る。そして、ウェイセレクタ２６は、コンパレータ
の出力とセレクタイネーブル信号ＳＬＥに応じて、ワー
ドセレクタの出力を選択して、キャッシュ内部データバ
ス１０６に出力する。
読み出しの際に、部分稼働回路の出力に応じて、ワード
ラインとセンスアンプ１１ＳＡがアクティブになる。そ
して、アドレス２０ｃによって、第１ワードデータと第
２ワードデータがワードセレクタ２４ａによって選択さ
れ、データ記憶部１２ａの１ワードとして出力される。
データ記憶部１２ｂについてもデータ記憶部１２ａと同
様のことがいえる。図２５において、コンパレータ２５
ａ，２５ｂはアドレス記憶部１１からの出力結果Ｔ０〜
Ｔ３とアドレス２０ａとをビット毎比較して、一致して
いるときは有効ビット１４の出力Ｖと部分稼働回路１９
の出力ＡＥの結果に応じて、ウェイセレクタ２６に信号
を送る。そして、ウェイセレクタ２６は、コンパレータ
の出力とセレクタイネーブル信号ＳＬＥに応じて、ワー
ドセレクタの出力を選択して、キャッシュ内部データバ
ス１０６に出力する。
【０１１０】次に、図２１を用いて、この発明の第１２
実施例によって、部分稼働回路をより有効的に利用する
ための方法について説明する。これは、部分稼働回路１
９ａ，１９ｂがアクセスする必要のない部分をアクセス
させない事によって消費電力の低減を図っているので、
その可能性をあげるために、データのマージを行なう。
つまり、ある程度キャッシュメモリ２が動作すると、有
効な情報がアドレス記憶部１１ａと１１ｂに散在するよ
うになる。この時、可能な限り、アドレス記憶部１１ｂ
のアドレスをらアドレス記憶部１１ａにシフトし、アド
レス記憶部１１ｂの内容を無効にする。
実施例によって、部分稼働回路をより有効的に利用する
ための方法について説明する。これは、部分稼働回路１
９ａ，１９ｂがアクセスする必要のない部分をアクセス
させない事によって消費電力の低減を図っているので、
その可能性をあげるために、データのマージを行なう。
つまり、ある程度キャッシュメモリ２が動作すると、有
効な情報がアドレス記憶部１１ａと１１ｂに散在するよ
うになる。この時、可能な限り、アドレス記憶部１１ｂ
のアドレスをらアドレス記憶部１１ａにシフトし、アド
レス記憶部１１ｂの内容を無効にする。
【０１１１】例えば、アドレス記憶部１１ａの番地＜Ｈ
０＞と＜Ｈ２＞は有効なデータが記憶されていて（［Ｖ
ａ＜Ｈ０＞］＝１、［Ｖａ＜Ｈ１＞］＝０、［Ｖａ＜Ｈ
２＞］＝１、［Ｖａ＜Ｈ３＞］＝０である）、アドレス
記憶部１１ｂの番地＜Ｈ１＞に有効なデータが記憶され
ている（［Ｖｂ＜Ｈ０＞］＝０、［Ｖｂ＜Ｈ１＞］＝
１、［Ｖｂ＜Ｈ２＞］＝０、［Ｖｂ＜Ｈ３＞］＝０であ
る）ときは、アドレス記憶部１１ｂの［Ｔｂ＜Ｈ１＞］
の値をアドレス記憶部１１ａの［Ｔａ＜Ｈ１＞］に写
し、［Ｖａ＜Ｈ１＞］＝１、［Ｖｂ＜Ｈ１＞］＝０とす
る。そして、データ記憶部１２も同様に［Ｄｂ＜Ｈ１
＞］の値を［Ｄａ＜Ｈ１＞］に写す。
０＞と＜Ｈ２＞は有効なデータが記憶されていて（［Ｖ
ａ＜Ｈ０＞］＝１、［Ｖａ＜Ｈ１＞］＝０、［Ｖａ＜Ｈ
２＞］＝１、［Ｖａ＜Ｈ３＞］＝０である）、アドレス
記憶部１１ｂの番地＜Ｈ１＞に有効なデータが記憶され
ている（［Ｖｂ＜Ｈ０＞］＝０、［Ｖｂ＜Ｈ１＞］＝
１、［Ｖｂ＜Ｈ２＞］＝０、［Ｖｂ＜Ｈ３＞］＝０であ
る）ときは、アドレス記憶部１１ｂの［Ｔｂ＜Ｈ１＞］
の値をアドレス記憶部１１ａの［Ｔａ＜Ｈ１＞］に写
し、［Ｖａ＜Ｈ１＞］＝１、［Ｖｂ＜Ｈ１＞］＝０とす
る。そして、データ記憶部１２も同様に［Ｄｂ＜Ｈ１
＞］の値を［Ｄａ＜Ｈ１＞］に写す。
【０１１２】この様にすることによって、アドレス記憶
部１１ｂは、アクセスに対して、起動されないので、消
費電力の低減ができる。この様に、データのシフトの可
能性を調べ、データのシフトを行なう回路をマージ回路
と称す。
部１１ｂは、アクセスに対して、起動されないので、消
費電力の低減ができる。この様に、データのシフトの可
能性を調べ、データのシフトを行なう回路をマージ回路
と称す。
【０１１３】マージ回路の動作例として、図２６のフロ
ーチャートを用いて説明する。エントリカウンタを持っ
た３セットアソシアティブ方式を用いたキャッシュメモ
リにおいてのフローである。図においてカウンタの内容
を表現する場合は、［Ｃ］とする。また、←は代入を意
味する。そして、長方形は操作を意味し、ひし形は判断
を意味する。
ーチャートを用いて説明する。エントリカウンタを持っ
た３セットアソシアティブ方式を用いたキャッシュメモ
リにおいてのフローである。図においてカウンタの内容
を表現する場合は、［Ｃ］とする。また、←は代入を意
味する。そして、長方形は操作を意味し、ひし形は判断
を意味する。
【０１１４】マージ回路が動作し始めると、まずカウン
タに初期値を代入する（ステップＳ１）。図において
“［Ｃ］←０”である。そして、カウンタで示された内
容にエントリのウェイａの有効ビットが“０”であるか
を判断する（ステップＳ２）。図において、“［Ｖａ＜
［Ｃ］＞］＝０”で示す。このとき、ＹＥＳになると次
に、カウンタで示された内容のエントリのウェイｂの有
効ビットが“１”であるか判断する（ステップＳ３）。
図において、“［Ｖｂ＜［Ｃ］＞］＝１”で示す。そこ
で、ＹＥＳであると、ウェイｂの内容をウェイａに写し
（ステップＳ４）、ウェイａの有効ビットをセットして
“１”にし（ステップＳ５）、ウェイｂの有効ビットを
リセットして“０”とする（ステップＳ６）。図におい
て、“［Ｔａ＜［Ｃ］＞］←［Ｔｂ＜［Ｃ］＞］、［Ｄ
ａ＜［Ｃ］＞］←［Ｄｂ＜［Ｃ］＞］、［Ｖａ＜［Ｃ］
＞］←［Ｖｂ＜［Ｃ］＞］←０”で示す。そして次に、
カウンタで示された内容のエントリのウェイｂの有効ビ
ットが“０”であるか判断する（ステップＳ７）。図に
おいて、“［Ｖｂ＜［Ｃ］＞］＝１”で示す。このと
き、ＹＥＳになると次に、カウンタで示された内容のエ
ントリのウエイｃの有効ビットが“１”であるか判断す
る。図において、“［Ｖｃ＜［Ｃ］＞］＝１”で示す
（ステップＳ８）。そこで、ＹＥＳであると、ウェイｃ
の内容をウェイｂに写し（ステップＳ９）、ウェイｂの
有効ビットをセットして“１”にし（ステップＳ１
０）、ウェイｃの有効ビットをリセットして“０”で示
す（ステップＳ１１）。そして、次にカウンタの内容を
１増加する（ステップ１２）。図において、“［Ｃ］←
［Ｃ］＋１”で示す。最後にカウンタの内容がエントリ
の最大を越えているか判断し（ステップＳ１３）、越え
てなければ、カウンタの初期値を代入して次へ進む。そ
して、越えていれば終了する。図において、“［Ｃ］＞
Ｍａｘ”で示す。ここで、今回説明していなかったが、
リプレイス情報の更新も行なう方が望ましい。
タに初期値を代入する（ステップＳ１）。図において
“［Ｃ］←０”である。そして、カウンタで示された内
容にエントリのウェイａの有効ビットが“０”であるか
を判断する（ステップＳ２）。図において、“［Ｖａ＜
［Ｃ］＞］＝０”で示す。このとき、ＹＥＳになると次
に、カウンタで示された内容のエントリのウェイｂの有
効ビットが“１”であるか判断する（ステップＳ３）。
図において、“［Ｖｂ＜［Ｃ］＞］＝１”で示す。そこ
で、ＹＥＳであると、ウェイｂの内容をウェイａに写し
（ステップＳ４）、ウェイａの有効ビットをセットして
“１”にし（ステップＳ５）、ウェイｂの有効ビットを
リセットして“０”とする（ステップＳ６）。図におい
て、“［Ｔａ＜［Ｃ］＞］←［Ｔｂ＜［Ｃ］＞］、［Ｄ
ａ＜［Ｃ］＞］←［Ｄｂ＜［Ｃ］＞］、［Ｖａ＜［Ｃ］
＞］←［Ｖｂ＜［Ｃ］＞］←０”で示す。そして次に、
カウンタで示された内容のエントリのウェイｂの有効ビ
ットが“０”であるか判断する（ステップＳ７）。図に
おいて、“［Ｖｂ＜［Ｃ］＞］＝１”で示す。このと
き、ＹＥＳになると次に、カウンタで示された内容のエ
ントリのウエイｃの有効ビットが“１”であるか判断す
る。図において、“［Ｖｃ＜［Ｃ］＞］＝１”で示す
（ステップＳ８）。そこで、ＹＥＳであると、ウェイｃ
の内容をウェイｂに写し（ステップＳ９）、ウェイｂの
有効ビットをセットして“１”にし（ステップＳ１
０）、ウェイｃの有効ビットをリセットして“０”で示
す（ステップＳ１１）。そして、次にカウンタの内容を
１増加する（ステップ１２）。図において、“［Ｃ］←
［Ｃ］＋１”で示す。最後にカウンタの内容がエントリ
の最大を越えているか判断し（ステップＳ１３）、越え
てなければ、カウンタの初期値を代入して次へ進む。そ
して、越えていれば終了する。図において、“［Ｃ］＞
Ｍａｘ”で示す。ここで、今回説明していなかったが、
リプレイス情報の更新も行なう方が望ましい。
【０１１５】次に、上記マージ回路を用いた有効なこの
発明の第１３実施例を図２７に示す。図２７は、第３実
施例で説明した属性毎にカウントするカウンタを備えた
キャッシュメモリ２である。図において、３１はアドレ
ス記憶部とデータ記憶部と有効ビット等の１セットを持
つ最初のウェイであるウェイａ、３５はウェイａ３１が
Ｉ−Ｄに対して動作するかＤ−Ｄに対して動作するかを
示すウェイａの属性ビット、３２はアドレス記憶部とデ
ータ記憶部と有効ビット等の１セットを持つ第２のウェ
イであるウェイｂ、３６はウェイｂ３２がＩ−Ｄに対し
て動作するかＤ−Ｄに対して動作するかを示すウェイｂ
の属性ビット、３３はアドレス記憶部とデータ記憶部と
有効ビット等の１セットを持つ第３のウェイであるウェ
イｃ、３７はウェイｂ３３がＩ−Ｄに対して動作するか
Ｄ−Ｄに対して動作するかを示すウェイｃの属性ビッ
ト、３４はアドレス記憶部とデータ記憶部と有効ビット
等の１セットを持つ第４のウェイであるウェイｄ、３８
はウェイｄ３４がＩ−Ｄに対して動作するかＤ−Ｄに対
して動作するかを示すウェイｄの属性ビット、１３２は
第３実施例で説明したＩ−Ｄカウンタ、１３１は第３実
施例で説明したＤ−Ｄカウンタ、３９は時間を計測する
タイマである。カウントアップ信号については、図９及
び図１０に示した第３実施例と同様である。
発明の第１３実施例を図２７に示す。図２７は、第３実
施例で説明した属性毎にカウントするカウンタを備えた
キャッシュメモリ２である。図において、３１はアドレ
ス記憶部とデータ記憶部と有効ビット等の１セットを持
つ最初のウェイであるウェイａ、３５はウェイａ３１が
Ｉ−Ｄに対して動作するかＤ−Ｄに対して動作するかを
示すウェイａの属性ビット、３２はアドレス記憶部とデ
ータ記憶部と有効ビット等の１セットを持つ第２のウェ
イであるウェイｂ、３６はウェイｂ３２がＩ−Ｄに対し
て動作するかＤ−Ｄに対して動作するかを示すウェイｂ
の属性ビット、３３はアドレス記憶部とデータ記憶部と
有効ビット等の１セットを持つ第３のウェイであるウェ
イｃ、３７はウェイｂ３３がＩ−Ｄに対して動作するか
Ｄ−Ｄに対して動作するかを示すウェイｃの属性ビッ
ト、３４はアドレス記憶部とデータ記憶部と有効ビット
等の１セットを持つ第４のウェイであるウェイｄ、３８
はウェイｄ３４がＩ−Ｄに対して動作するかＤ−Ｄに対
して動作するかを示すウェイｄの属性ビット、１３２は
第３実施例で説明したＩ−Ｄカウンタ、１３１は第３実
施例で説明したＤ−Ｄカウンタ、３９は時間を計測する
タイマである。カウントアップ信号については、図９及
び図１０に示した第３実施例と同様である。
【０１１６】次に図２７の動作について説明する。ウェ
イａの属性ビット３５とウェイｂの属性ビット３６はＤ
を示し、ウェイａ３１とウェイｂ３２をＤ−Ｄ対応にす
る。ウェイｃの属性ビット３７とウェイｂの属性ビット
３８はＩを示し、ウェイｃ３３とウェイｂ３４をＩ−Ｄ
対応にする。そして、キャッシュメモリ２が、データ処
理装置１のアクセスの属性に対して、Ｉ−Ｄカウンタ１
３２とＤ−Ｄカウンタ１３１をカウントアップしてい
く。タイマ３９で設定された時間になると、Ｉ−Ｄカウ
ンタ１３２とＤ−Ｄカウンタ１３１とを読み出し比較す
る。この時［ＣＤ］＝Ｂ１０００、［ＣＩ］＝Ｂ１１０
１とする。そして、図６に示した、ピークカウンタのカ
ウントアップ条件を検出する回路で用いている様にイク
シクルシブオアー回路を用いて、１となっている桁の最
大値を比較すると共に４桁目となっている。つまりこの
アプリケーションでは、この様な属性の割振りは正しい
と判断する。そして、各ウェイの属性ビット３５〜３８
は変更しない。
イａの属性ビット３５とウェイｂの属性ビット３６はＤ
を示し、ウェイａ３１とウェイｂ３２をＤ−Ｄ対応にす
る。ウェイｃの属性ビット３７とウェイｂの属性ビット
３８はＩを示し、ウェイｃ３３とウェイｂ３４をＩ−Ｄ
対応にする。そして、キャッシュメモリ２が、データ処
理装置１のアクセスの属性に対して、Ｉ−Ｄカウンタ１
３２とＤ−Ｄカウンタ１３１をカウントアップしてい
く。タイマ３９で設定された時間になると、Ｉ−Ｄカウ
ンタ１３２とＤ−Ｄカウンタ１３１とを読み出し比較す
る。この時［ＣＤ］＝Ｂ１０００、［ＣＩ］＝Ｂ１１０
１とする。そして、図６に示した、ピークカウンタのカ
ウントアップ条件を検出する回路で用いている様にイク
シクルシブオアー回路を用いて、１となっている桁の最
大値を比較すると共に４桁目となっている。つまりこの
アプリケーションでは、この様な属性の割振りは正しい
と判断する。そして、各ウェイの属性ビット３５〜３８
は変更しない。
【０１１７】次に異なったアプリケーションが実行され
ているとき、タイマ３９で設定された時間になると、Ｉ
−Ｄカウンタ１３２とＤ−Ｄカウンタ１３１とを読み出
し比較する。この時［ＣＤ］＝Ｂ０１０１、［ＣＩ］＝
Ｂ１１０１とする。そして、１となっている桁の最大値
を比較すると［ＣＩ］は４桁目、［ＣＤ］は３桁目とな
っている。つまりこのアプリケーションでは、この様な
属性の割振りは正しくなく、割振りをし直す。
ているとき、タイマ３９で設定された時間になると、Ｉ
−Ｄカウンタ１３２とＤ−Ｄカウンタ１３１とを読み出
し比較する。この時［ＣＤ］＝Ｂ０１０１、［ＣＩ］＝
Ｂ１１０１とする。そして、１となっている桁の最大値
を比較すると［ＣＩ］は４桁目、［ＣＤ］は３桁目とな
っている。つまりこのアプリケーションでは、この様な
属性の割振りは正しくなく、割振りをし直す。
【０１１８】まずこの時、マージ回路を用いて、ウェイ
ｂ３２の内容をウェイａ３１に移動させる。ウェイｂの
全情報が移動できない場合は、有効データであっても無
効化してもよく、また無効化せず、属性変更不可と判断
してもよい。そして、ウェイｂの属性を変更するなら
ば、属性ビット３６をＩに書き換える。この様にする事
によって、アプリケーションに特化した状態に変更され
る。しかもマージ回路を用いているため、データの有効
利用が図れている。
ｂ３２の内容をウェイａ３１に移動させる。ウェイｂの
全情報が移動できない場合は、有効データであっても無
効化してもよく、また無効化せず、属性変更不可と判断
してもよい。そして、ウェイｂの属性を変更するなら
ば、属性ビット３６をＩに書き換える。この様にする事
によって、アプリケーションに特化した状態に変更され
る。しかもマージ回路を用いているため、データの有効
利用が図れている。
【０１１９】次に、ライトスルーを行なうキャッシュメ
モリを用いたシステムにおいて、キャッシュメモリがデ
ータ処理装置のライトアクセスのカウントを行なう場合
の第１４実施例について説明する。ライトスルーとは、
データ処理装置がライトを行なった時、キャッシュメモ
リにそのデータがキャッシングされていようといまい
と、必ず主メモリにライトを行なう事をいう。
モリを用いたシステムにおいて、キャッシュメモリがデ
ータ処理装置のライトアクセスのカウントを行なう場合
の第１４実施例について説明する。ライトスルーとは、
データ処理装置がライトを行なった時、キャッシュメモ
リにそのデータがキャッシングされていようといまい
と、必ず主メモリにライトを行なう事をいう。
【０１２０】図２はこの発明の第１４実施例によるキャ
ッシュメモリを用いた最も基本的なキャッシュシステム
について示した図である。図において、１はデータ処理
装置、２はデータ処理装置１のライトアクセスの回数を
カウントするカウンタを備えたキャッシュメモリ、３は
このシステムの主記憶装置である主メモリ、４はキャッ
シュメモリとデータ処理装置１を主メモリをつなぐバス
ドライバ回路、５はバスドライバ回路４を起動するキャ
ッシュミス信号である。
ッシュメモリを用いた最も基本的なキャッシュシステム
について示した図である。図において、１はデータ処理
装置、２はデータ処理装置１のライトアクセスの回数を
カウントするカウンタを備えたキャッシュメモリ、３は
このシステムの主記憶装置である主メモリ、４はキャッ
シュメモリとデータ処理装置１を主メモリをつなぐバス
ドライバ回路、５はバスドライバ回路４を起動するキャ
ッシュミス信号である。
【０１２１】次に、図２のシステムの動作について説明
する。最初、データ処理装置１はキャッシュメモリ２に
データを読みにいく。この時キャッシュメモリ２は１度
もデータの取り込みを行っていないのでアクセスされた
データは存在しないのでキャッシュミスを起こす。そこ
でキャッシュメモリ２はキャッシュミスを起こしたの
で、主メモリ３へ、データをアクセスしに行くため、バ
スドライバ回路４にキャッシュミス信号５を出力し、ア
ドレス等を主メモリ３に出力する。アクセスされた主メ
モリ３はアドレスをデコードし、そしてアクセスされた
データをキャッシュメモリ２に出力する。そして、デー
タをデータ処理装置１へ渡す。次に、データ処理装置１
が、データのライトアクセスを行うと、キャッシュメモ
リ２はカウンタをインクリメント（内容を１増加）す
る。そして、キャッシュメモリ２は、データがキャッシ
ングされていようとされていまいと、バスドライバ回路
４を起動する。そして、データ処理装置１は主メモリ３
にデータのライトを行なう。この時キャッシュメモリ２
は、キャッシュヒットするとデータを書き換える。
する。最初、データ処理装置１はキャッシュメモリ２に
データを読みにいく。この時キャッシュメモリ２は１度
もデータの取り込みを行っていないのでアクセスされた
データは存在しないのでキャッシュミスを起こす。そこ
でキャッシュメモリ２はキャッシュミスを起こしたの
で、主メモリ３へ、データをアクセスしに行くため、バ
スドライバ回路４にキャッシュミス信号５を出力し、ア
ドレス等を主メモリ３に出力する。アクセスされた主メ
モリ３はアドレスをデコードし、そしてアクセスされた
データをキャッシュメモリ２に出力する。そして、デー
タをデータ処理装置１へ渡す。次に、データ処理装置１
が、データのライトアクセスを行うと、キャッシュメモ
リ２はカウンタをインクリメント（内容を１増加）す
る。そして、キャッシュメモリ２は、データがキャッシ
ングされていようとされていまいと、バスドライバ回路
４を起動する。そして、データ処理装置１は主メモリ３
にデータのライトを行なう。この時キャッシュメモリ２
は、キャッシュヒットするとデータを書き換える。
【０１２２】このようにある程度処理を実行した後、キ
ャッシュメモリ２内のカウンタを読みだす。その結果、
実行したアプリケーションのライトアクセスの頻度がわ
かる。発明が解決しようとする課題で説明した様に、ラ
イトアクセスの頻度が高いとキャッシュメモリの容量を
増やしてもシステム全体の性能は上がらない。逆にキャ
ッシュメモリの容量を減らしても性能は下がらないの
で、コストの節減が出来る。
ャッシュメモリ２内のカウンタを読みだす。その結果、
実行したアプリケーションのライトアクセスの頻度がわ
かる。発明が解決しようとする課題で説明した様に、ラ
イトアクセスの頻度が高いとキャッシュメモリの容量を
増やしてもシステム全体の性能は上がらない。逆にキャ
ッシュメモリの容量を減らしても性能は下がらないの
で、コストの節減が出来る。
【０１２３】次に、キャッシュメモリ２のカウンタ構成
について、図２８を用いて説明する。図２８において、
２は図２で示したキャッシュメモリ、１３１はリードア
クセスをカウントするためのリードカウンタ、１３２は
ライトアクセスをカウントするためのライトカウンタ、
１０５はリードカウンタ１３１とライトカウンタ１３２
の内容をクリアー要求するためのリセット信号、１３３
はリードカウンタ１３１の内容をカウントアップするた
めのリードカウンタアップ信号、１３４はライトカウン
タ１３２の内容をカウントアップするためのライトカウ
ンタアップ信号、１３７はリードカウンタ１３１の内容
を読み出すためのリードカウンタリード信号、１３８は
ライトカウンタ１３２の内容を読み出すためのライトカ
ウンタリード信号、１０６はリードカウンタ１３１とラ
イトカウンタ１３２の内容をキャッシュメモリ２から出
力するためのキャッシュメモリ内部データバスである。
ここでカウンタの回路については、図６，７と同様なの
で図示を省略する。
について、図２８を用いて説明する。図２８において、
２は図２で示したキャッシュメモリ、１３１はリードア
クセスをカウントするためのリードカウンタ、１３２は
ライトアクセスをカウントするためのライトカウンタ、
１０５はリードカウンタ１３１とライトカウンタ１３２
の内容をクリアー要求するためのリセット信号、１３３
はリードカウンタ１３１の内容をカウントアップするた
めのリードカウンタアップ信号、１３４はライトカウン
タ１３２の内容をカウントアップするためのライトカウ
ンタアップ信号、１３７はリードカウンタ１３１の内容
を読み出すためのリードカウンタリード信号、１３８は
ライトカウンタ１３２の内容を読み出すためのライトカ
ウンタリード信号、１０６はリードカウンタ１３１とラ
イトカウンタ１３２の内容をキャッシュメモリ２から出
力するためのキャッシュメモリ内部データバスである。
ここでカウンタの回路については、図６，７と同様なの
で図示を省略する。
【０１２４】次に図２８に示したキャッシュメモリの動
作について説明する。カウントを開始する前に、カウン
タのリセットを行なうためにリセット信号１０５をアク
ティブにする。リードカウンタ１３１とライトカウンタ
１３２は内容を０にする。ここで、リードカウンタ１３
１の内容を示すときは［ＣＲ］と記述し、ライトカウン
タ１３２の内容を示すときは［ＣＷ］と記述する。つま
り、リセット信号１０５によって、それぞれのカウンタ
は［ＣＲ］＝０，［ＣＷ］＝０となる。データ処理装置
１からリードアクセスを受けると、リードカウンタアッ
プ信号１３３がアクティブになりリードカウンタ１３１
の内容はカウントアップされ、［ＣＲ］＝１となる。次
に、データ処理装置１からライトアクセスを受けると、
ライトカウンタアップ信号１３４がアクティブになりラ
イトカウンタ１３２の内容はカウントアップされ、［Ｃ
Ｗ］＝１となる。
作について説明する。カウントを開始する前に、カウン
タのリセットを行なうためにリセット信号１０５をアク
ティブにする。リードカウンタ１３１とライトカウンタ
１３２は内容を０にする。ここで、リードカウンタ１３
１の内容を示すときは［ＣＲ］と記述し、ライトカウン
タ１３２の内容を示すときは［ＣＷ］と記述する。つま
り、リセット信号１０５によって、それぞれのカウンタ
は［ＣＲ］＝０，［ＣＷ］＝０となる。データ処理装置
１からリードアクセスを受けると、リードカウンタアッ
プ信号１３３がアクティブになりリードカウンタ１３１
の内容はカウントアップされ、［ＣＲ］＝１となる。次
に、データ処理装置１からライトアクセスを受けると、
ライトカウンタアップ信号１３４がアクティブになりラ
イトカウンタ１３２の内容はカウントアップされ、［Ｃ
Ｗ］＝１となる。
【０１２５】次に、カウンタの内容を読み出す時には、
リードカウンタリード信号１３７をアクティブにする。
リードカウンタ１３１はキャッシュ内部データバス１０
６に［ＣＲ］＝１より１を出力する。そして、ライトカ
ウンタリード信号１３８をアクティブにする。ライトカ
ウンタ１３２はキャッシュ内部データバス１０６に［Ｃ
Ｗ］＝１より１を出力する。
リードカウンタリード信号１３７をアクティブにする。
リードカウンタ１３１はキャッシュ内部データバス１０
６に［ＣＲ］＝１より１を出力する。そして、ライトカ
ウンタリード信号１３８をアクティブにする。ライトカ
ウンタ１３２はキャッシュ内部データバス１０６に［Ｃ
Ｗ］＝１より１を出力する。
【０１２６】次に、コピーバックを行うキャッシュメモ
リを用いたシステムにおいて、キャッシュメモリがデー
タ処理装置のライトアクセスに対してヒットした回数を
カウントする場合の第１５実施例について説明する。コ
ピーバックとは、データ処理装置がライトを行った時、
キャッシュメモリにそのデータがキャッシングされてい
た場合、主メモリにライトを行わず、キャッシュメモリ
のみを書換え、そのデータがキャッシュメモリから排除
されるときにキャッシュメモリが主メモリに書き戻す方
式をいう。
リを用いたシステムにおいて、キャッシュメモリがデー
タ処理装置のライトアクセスに対してヒットした回数を
カウントする場合の第１５実施例について説明する。コ
ピーバックとは、データ処理装置がライトを行った時、
キャッシュメモリにそのデータがキャッシングされてい
た場合、主メモリにライトを行わず、キャッシュメモリ
のみを書換え、そのデータがキャッシュメモリから排除
されるときにキャッシュメモリが主メモリに書き戻す方
式をいう。
【０１２７】図１はこの発明の第１５実施例によるキャ
ッシュメモリを用いた最も基本的なキャッシュシステム
について示した図である。図において、１はデータ処理
装置、２はデータ処理装置１のライトアクセスの場合ヒ
ットする回数をカウントするカウンタを備えたキャッシ
ュメモリ、３はこのシステムの主記憶装置である主メモ
リである。
ッシュメモリを用いた最も基本的なキャッシュシステム
について示した図である。図において、１はデータ処理
装置、２はデータ処理装置１のライトアクセスの場合ヒ
ットする回数をカウントするカウンタを備えたキャッシ
ュメモリ、３はこのシステムの主記憶装置である主メモ
リである。
【０１２８】次に、図１に示したシステムの動作につい
て説明する。最初、データ処理装置１はキャッシュメモ
リ２にデータを読みにいく。この時キャッシュメモリ２
は１度もデータの取込みを行っていないのでアクセスさ
れたデータは存在しないのでキャッシュミスを起こす。
そこでキャッシュメモリ２はキャッシュミスを起こした
ので、主メモリ３へ、データをアクセスしに行くためア
ドレス等を主メモリ３に出力する。アクセスされた主メ
モリ３はアドレスをデコードし、そしてアクセスされた
データをキャッシュメモリ２に出力する。そして、デー
タをデータ処理装置１へ渡す。次に、データ処理装置１
が、キャッシングしたデータのライトアクセスを行う
と、キャッシュメモリ２はカウンタをインクリメント
（内容を１増加）する。そして、キャッシュメモリ２は
データを書き換える。
て説明する。最初、データ処理装置１はキャッシュメモ
リ２にデータを読みにいく。この時キャッシュメモリ２
は１度もデータの取込みを行っていないのでアクセスさ
れたデータは存在しないのでキャッシュミスを起こす。
そこでキャッシュメモリ２はキャッシュミスを起こした
ので、主メモリ３へ、データをアクセスしに行くためア
ドレス等を主メモリ３に出力する。アクセスされた主メ
モリ３はアドレスをデコードし、そしてアクセスされた
データをキャッシュメモリ２に出力する。そして、デー
タをデータ処理装置１へ渡す。次に、データ処理装置１
が、キャッシングしたデータのライトアクセスを行う
と、キャッシュメモリ２はカウンタをインクリメント
（内容を１増加）する。そして、キャッシュメモリ２は
データを書き換える。
【０１２９】このようにある程度処理を実行した後、キ
ャッシュメモリ２内のカウンタを読みだす。その結果、
実行したアプリケーションのキャッシュヒットしたライ
トアクセスの頻度がわかる。この情報は、キャッシュヒ
ットしなかったライトアクセスの回数が多ければ、キャ
ッシュヒットしなかったライトアクセスのデータを緩衝
するＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕ
ｔ）バッファの段数の最適化を図れる。ここでライトデ
ータの緩衝するＦＩＦＯバッファとは、主メモリへのア
クセスについては時間がかかるので、キャッシュメモリ
で一旦記憶しておき、データ処理装置をライトアクセス
から早く開放する。そして、キャッシュメモリに主メモ
リへのライトを代行させる方式である。
ャッシュメモリ２内のカウンタを読みだす。その結果、
実行したアプリケーションのキャッシュヒットしたライ
トアクセスの頻度がわかる。この情報は、キャッシュヒ
ットしなかったライトアクセスの回数が多ければ、キャ
ッシュヒットしなかったライトアクセスのデータを緩衝
するＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕ
ｔ）バッファの段数の最適化を図れる。ここでライトデ
ータの緩衝するＦＩＦＯバッファとは、主メモリへのア
クセスについては時間がかかるので、キャッシュメモリ
で一旦記憶しておき、データ処理装置をライトアクセス
から早く開放する。そして、キャッシュメモリに主メモ
リへのライトを代行させる方式である。
【０１３０】次に、キャッシュメモリ２のカウンタ構成
について、図２９を用いて説明する。図２９において、
２は図１で示したキャッシュメモリ、１３１はリードア
クセスをカウントするためのリードカウンタ、１３２は
ライトアクセスをカウントするためのライトカウンタ、
１２７はライトヒットのアクセスをカウントするための
ライトデータカウンタ、１０５はリードカウンタ１３１
とライトカウンタ１３２とライトデータカウンタ１２７
の内容をクリアー要求するためのリセット信号、１３３
はリードカウンタ１３１の内容をカウントアップするた
めのリードカウンタアップ信号、１３４はライトカウン
タ１３２の内容をカウントアップするためのライトカウ
ンタアップ信号、１２８はライトデータカウンタ１２７
の内容をカウントアップするためのライトデータカウン
タアップ信号、１３７はリードカウンタ１３１の内容を
読み出すためのリードカウンタリード信号、１３８はラ
イトカウンタ１３２の内容を読み出すためのライトカウ
ンタリード信号、１２９はライトデータカウンタ１２７
の内容を読み出すためのライトデータカウンタリード信
号、１０６はリードカウンタ１３１とライトカウンタ１
３２とライトデータカウンタ１２７の内容をキャッシュ
メモリ２から出力するためのキャッシュメモリ内部デー
タバスである。ここでカウンタの回路については、図
６，７と同様なので図示を省略する。
について、図２９を用いて説明する。図２９において、
２は図１で示したキャッシュメモリ、１３１はリードア
クセスをカウントするためのリードカウンタ、１３２は
ライトアクセスをカウントするためのライトカウンタ、
１２７はライトヒットのアクセスをカウントするための
ライトデータカウンタ、１０５はリードカウンタ１３１
とライトカウンタ１３２とライトデータカウンタ１２７
の内容をクリアー要求するためのリセット信号、１３３
はリードカウンタ１３１の内容をカウントアップするた
めのリードカウンタアップ信号、１３４はライトカウン
タ１３２の内容をカウントアップするためのライトカウ
ンタアップ信号、１２８はライトデータカウンタ１２７
の内容をカウントアップするためのライトデータカウン
タアップ信号、１３７はリードカウンタ１３１の内容を
読み出すためのリードカウンタリード信号、１３８はラ
イトカウンタ１３２の内容を読み出すためのライトカウ
ンタリード信号、１２９はライトデータカウンタ１２７
の内容を読み出すためのライトデータカウンタリード信
号、１０６はリードカウンタ１３１とライトカウンタ１
３２とライトデータカウンタ１２７の内容をキャッシュ
メモリ２から出力するためのキャッシュメモリ内部デー
タバスである。ここでカウンタの回路については、図
６，７と同様なので図示を省略する。
【０１３１】次に図２９に示したキャッシュメモリの動
作について説明する。カウントを開始する前に、カウン
タのリセットを行なうためにリセット信号１０５をアク
ティブにする。リードカウンタ１３１とライトカウンタ
１３２とライトデータカウンタ１２７は内容を０にす
る。ここで、ライトデータカウンタ１２７の内容を示す
ときは［ＣＷＨ］と記述する。つまり、リセット信号１
０５によって、それぞれのカウンタは［ＣＲ］＝０，
［ＣＷ］＝０，［ＣＷＨ］＝０となる。データ処理装置
１からリードアクセスを受けると、リードカウンタアッ
プ信号１３３がアクティブになりリードカウンタ１３１
の内容はカウントアップされ、［ＣＲ］＝１となる。次
に、データ処理装置１からライトアクセスを受けると、
ライトカウンタアップ信号１３４がアクティブになりラ
イトカウンタ１３２の内容はカウントアップされ、［Ｃ
Ｗ］＝１となる。このとき、キャッシュメモリ２内でラ
イトヒットが起こっているときは、ライトデータカウン
タアップ信号１２８がアクティブになりライトデータカ
ウンタ１２７の内容はカウントアップされ、［ＣＷＨ］
＝１となる。
作について説明する。カウントを開始する前に、カウン
タのリセットを行なうためにリセット信号１０５をアク
ティブにする。リードカウンタ１３１とライトカウンタ
１３２とライトデータカウンタ１２７は内容を０にす
る。ここで、ライトデータカウンタ１２７の内容を示す
ときは［ＣＷＨ］と記述する。つまり、リセット信号１
０５によって、それぞれのカウンタは［ＣＲ］＝０，
［ＣＷ］＝０，［ＣＷＨ］＝０となる。データ処理装置
１からリードアクセスを受けると、リードカウンタアッ
プ信号１３３がアクティブになりリードカウンタ１３１
の内容はカウントアップされ、［ＣＲ］＝１となる。次
に、データ処理装置１からライトアクセスを受けると、
ライトカウンタアップ信号１３４がアクティブになりラ
イトカウンタ１３２の内容はカウントアップされ、［Ｃ
Ｗ］＝１となる。このとき、キャッシュメモリ２内でラ
イトヒットが起こっているときは、ライトデータカウン
タアップ信号１２８がアクティブになりライトデータカ
ウンタ１２７の内容はカウントアップされ、［ＣＷＨ］
＝１となる。
【０１３２】次に、カウンタの内容を読み出す時には、
リードカウンタリード信号１３７をアクティブにする。
リードカウンタ１３１はキャッシュメモリ内部データバ
ス１０６に［ＣＲ］＝１より１を出力する。そして、ラ
イトカウンタリード信号１３８をアクティブにする。ラ
イトカウンタ１３２はキャッシュメモリ内部データバス
１０６に［ＣＷ］＝１より１を出力する。そして、ライ
トデータカウンタリード信号１２９をアクティブにす
る。ライトデータカウンタ１２７はキャッシュメモリ内
部データバス１０６に［ＣＷＨ］＝１より１を出力す
る。［ＣＲ］と［ＣＷ］と［ＣＷＨ］の関係は、［Ｃ
Ｒ］／［ＣＷ］が小さくなると、ＦＩＦＯバッファの段
数を増やす必要があり、［ＣＷＨ］／［ＣＷ］の値が大
きくなるとＦＩＦＯバッファの段数を減らしてもシステ
ム性能の劣化は起こらないと判断できる。
リードカウンタリード信号１３７をアクティブにする。
リードカウンタ１３１はキャッシュメモリ内部データバ
ス１０６に［ＣＲ］＝１より１を出力する。そして、ラ
イトカウンタリード信号１３８をアクティブにする。ラ
イトカウンタ１３２はキャッシュメモリ内部データバス
１０６に［ＣＷ］＝１より１を出力する。そして、ライ
トデータカウンタリード信号１２９をアクティブにす
る。ライトデータカウンタ１２７はキャッシュメモリ内
部データバス１０６に［ＣＷＨ］＝１より１を出力す
る。［ＣＲ］と［ＣＷ］と［ＣＷＨ］の関係は、［Ｃ
Ｒ］／［ＣＷ］が小さくなると、ＦＩＦＯバッファの段
数を増やす必要があり、［ＣＷＨ］／［ＣＷ］の値が大
きくなるとＦＩＦＯバッファの段数を減らしてもシステ
ム性能の劣化は起こらないと判断できる。
【０１３３】
【発明の効果】以上説明したようにこの発明の緩衝記憶
装置は、アプリケーションに特化した緩衝記憶装置を用
いたシステムを構築するための評価基準を測定する機能
を備え、あるいは構築するための手段を備えたことによ
って、システム性能を上げ、システムコストを下げるこ
とができる。
装置は、アプリケーションに特化した緩衝記憶装置を用
いたシステムを構築するための評価基準を測定する機能
を備え、あるいは構築するための手段を備えたことによ
って、システム性能を上げ、システムコストを下げるこ
とができる。
【０１３４】請求項１記載の発明の緩衝記憶装置によれ
ば、アドレス記憶部に記憶されているアクセスされた番
地の数を、もしくはデータ記憶部に記憶されている主記
憶の内容の数をカウントし、カウントした結果を出力す
るデータ数カウンタを備えて構成されているので、アド
レス記憶部に記憶されている番地の総数、もしくはデー
タ記憶部に記憶されている内容の総数を計数して、緩衝
記憶装置の記憶領域がどれだけ使用されているか知るこ
とができ、システムの性能を下げずにコストを低減でき
るか否かを判断できるという効果がある。また、従来の
ヒット数により判断するような方法における誤った方向
への修正を行う危険性を未然に防ぐことができるという
効果がある。
ば、アドレス記憶部に記憶されているアクセスされた番
地の数を、もしくはデータ記憶部に記憶されている主記
憶の内容の数をカウントし、カウントした結果を出力す
るデータ数カウンタを備えて構成されているので、アド
レス記憶部に記憶されている番地の総数、もしくはデー
タ記憶部に記憶されている内容の総数を計数して、緩衝
記憶装置の記憶領域がどれだけ使用されているか知るこ
とができ、システムの性能を下げずにコストを低減でき
るか否かを判断できるという効果がある。また、従来の
ヒット数により判断するような方法における誤った方向
への修正を行う危険性を未然に防ぐことができるという
効果がある。
【０１３５】請求項２記載の発明の緩衝記憶装置によれ
ば、アクセスされた主記憶装置の番地がアドレス記憶部
の全領域を埋めたことを、もしくはアクセスされた主記
憶装置の主記憶の内容がデータ記憶部の全領域を埋めた
ことを知らしめる検出信号を出力する空検出装置を備え
て構成されているので、アドレス記憶部、もしくはデー
タ記憶部の全領域に空の領域がなくなったタイミングを
検知することができ、アプリケーションのどの部分で、
緩衝記憶装置がオーバーフローしたか判断でき、あとど
れくらいの容量が緩衝記憶装置に必要か判断できるとい
う効果がある。
ば、アクセスされた主記憶装置の番地がアドレス記憶部
の全領域を埋めたことを、もしくはアクセスされた主記
憶装置の主記憶の内容がデータ記憶部の全領域を埋めた
ことを知らしめる検出信号を出力する空検出装置を備え
て構成されているので、アドレス記憶部、もしくはデー
タ記憶部の全領域に空の領域がなくなったタイミングを
検知することができ、アプリケーションのどの部分で、
緩衝記憶装置がオーバーフローしたか判断でき、あとど
れくらいの容量が緩衝記憶装置に必要か判断できるとい
う効果がある。
【０１３６】請求項３記載の発明の緩衝記憶装置によれ
ば、主記憶装置へのリードアクセスに対して、アクセス
された主記憶装置の番地がアドレス記憶部の記憶してい
る以前にアクセスされた番地の記憶領域上に、新たに記
憶された場合を、もしくはアクセスされた主記憶装置の
内容がデータ記憶部の記憶している以前にアクセスされ
た主記憶装置の内容の記憶領域上に、新たに記憶される
場合をカウントするデータ排除カウンタを備えて構成さ
れているので、データ排除カウンタにより、アドレス記
憶部の番地もしくはデータ記憶部の内容が書換えられた
総回数を検知することができ、緩衝記憶装置の容量の妥
当性が判断でき、あとどれくらいの容量が緩衝記憶装置
に必要か判断できるという効果がある。また、アドレス
記憶部に記憶されている番地の総数、もしくはデータ記
憶部に記憶されている内容の総数を含めて考慮すると、
緩衝記憶装置の容量増加の手段としてエントリ数を増や
すべきか、アソシアティビティを増やすのか判断できる
という効果がある。
ば、主記憶装置へのリードアクセスに対して、アクセス
された主記憶装置の番地がアドレス記憶部の記憶してい
る以前にアクセスされた番地の記憶領域上に、新たに記
憶された場合を、もしくはアクセスされた主記憶装置の
内容がデータ記憶部の記憶している以前にアクセスされ
た主記憶装置の内容の記憶領域上に、新たに記憶される
場合をカウントするデータ排除カウンタを備えて構成さ
れているので、データ排除カウンタにより、アドレス記
憶部の番地もしくはデータ記憶部の内容が書換えられた
総回数を検知することができ、緩衝記憶装置の容量の妥
当性が判断でき、あとどれくらいの容量が緩衝記憶装置
に必要か判断できるという効果がある。また、アドレス
記憶部に記憶されている番地の総数、もしくはデータ記
憶部に記憶されている内容の総数を含めて考慮すると、
緩衝記憶装置の容量増加の手段としてエントリ数を増や
すべきか、アソシアティビティを増やすのか判断できる
という効果がある。
【０１３７】請求項４記載の発明の緩衝記憶装置によれ
ば、リードアクセスに対して、内容有効記憶部が示す有
効または無効の指示にしたがって、有効と示されたｍ個
（ｍ≦ｎ）のアドレス記憶部、データ記憶部、もしくは
アドレス記憶部とデータ記憶部の両方の記憶領域を稼働
させ、少なくとも無効と示された（ｎ−ｍ）個のアドレ
ス記憶部またはデータ記憶部の記憶領域を稼働させない
部分稼働装置とを備えて構成されているので、部分稼働
装置により記憶領域に情報が記憶されていないアドレス
記憶部もしくはデータ記憶部を動かさないので、消費電
力の節約になるという効果がある。
ば、リードアクセスに対して、内容有効記憶部が示す有
効または無効の指示にしたがって、有効と示されたｍ個
（ｍ≦ｎ）のアドレス記憶部、データ記憶部、もしくは
アドレス記憶部とデータ記憶部の両方の記憶領域を稼働
させ、少なくとも無効と示された（ｎ−ｍ）個のアドレ
ス記憶部またはデータ記憶部の記憶領域を稼働させない
部分稼働装置とを備えて構成されているので、部分稼働
装置により記憶領域に情報が記憶されていないアドレス
記憶部もしくはデータ記憶部を動かさないので、消費電
力の節約になるという効果がある。
【０１３８】請求項５記載の発明の緩衝記憶装置によれ
ば、主記憶装置へのリードアクセスの属性情報を判断
し、各リードアクセスに対して属性別に信号を出力する
属性情報判断回路と、属性情報判断回路の出力信号を属
性毎にカウントして、カウントした結果を属性毎に出力
する属性カウンタを備えて構成されているので、属性毎
のリードアクセス回数を検知することができ、属性に対
して緩衝記憶装置領域の適切な分配を行うための判断が
でき、そのことによりアプリケーションに特化した緩衝
記憶装置のシステムを適切に構築できるという効果があ
る。
ば、主記憶装置へのリードアクセスの属性情報を判断
し、各リードアクセスに対して属性別に信号を出力する
属性情報判断回路と、属性情報判断回路の出力信号を属
性毎にカウントして、カウントした結果を属性毎に出力
する属性カウンタを備えて構成されているので、属性毎
のリードアクセス回数を検知することができ、属性に対
して緩衝記憶装置領域の適切な分配を行うための判断が
でき、そのことによりアプリケーションに特化した緩衝
記憶装置のシステムを適切に構築できるという効果があ
る。
【０１３９】請求項６記載の発明の緩衝記憶装置によれ
ば、データ処理装置のリードアクセス情報中にアドレス
記憶部に番地を記憶することを禁止する情報がある場
合、もしくはデータ記憶部に内容を記憶することを禁止
する情報がある場合、前記情報を検出してカウントし、
その結果を出力する禁止情報検出回路を備えて構成され
ているので、アドレス記憶部に番地を記憶することを禁
止する情報もしくはデータ記憶部に内容を記憶すること
を禁止する情報の総数を検知することができ、ノンキャ
ッシャブルアクセスの回数が少なければ、緩衝記憶装置
の容量を増やす等でヒット率を上げる事ができ、システ
ム全体の性能を上げれると判断できる。しかし、ノンキ
ャッシャブルアクセスの回数が多ければ、緩衝記憶装置
の容量を増やしても、ヒット率は上がらないと判断する
ことができるという効果がある。逆に、緩衝記憶装置の
容量を減らしても、ヒット率が下がらないので、システ
ムの性能を下げずに、コストを下げることが可能である
と判断ができるという効果がある。
ば、データ処理装置のリードアクセス情報中にアドレス
記憶部に番地を記憶することを禁止する情報がある場
合、もしくはデータ記憶部に内容を記憶することを禁止
する情報がある場合、前記情報を検出してカウントし、
その結果を出力する禁止情報検出回路を備えて構成され
ているので、アドレス記憶部に番地を記憶することを禁
止する情報もしくはデータ記憶部に内容を記憶すること
を禁止する情報の総数を検知することができ、ノンキャ
ッシャブルアクセスの回数が少なければ、緩衝記憶装置
の容量を増やす等でヒット率を上げる事ができ、システ
ム全体の性能を上げれると判断できる。しかし、ノンキ
ャッシャブルアクセスの回数が多ければ、緩衝記憶装置
の容量を増やしても、ヒット率は上がらないと判断する
ことができるという効果がある。逆に、緩衝記憶装置の
容量を減らしても、ヒット率が下がらないので、システ
ムの性能を下げずに、コストを下げることが可能である
と判断ができるという効果がある。
【０１４０】請求項７記載の発明の緩衝記憶装置によれ
ば、データ処理装置のライトアクセスに対して、アドレ
ス記憶部にアクセスされた主記憶装置の番地が存在する
かしないかによらず、データ処理装置のライトアクセス
の回数を数え、その結果を出力するライトカウンタを備
えて構成されているので、データ処理装置が行うライト
アクセスの総数を検知することができ、実行したアプリ
ケーションのライトアクセスの頻度がわかり、ライトア
クセスの頻度が高いと緩衝記憶装置の容量を増やしても
システム全体の性能は上がらないと判断でき、逆に緩衝
記憶装置の容量を減らしてもシステム全体では性能は下
がらないと判断できるので、コストの節減が図れるとい
う効果がある。
ば、データ処理装置のライトアクセスに対して、アドレ
ス記憶部にアクセスされた主記憶装置の番地が存在する
かしないかによらず、データ処理装置のライトアクセス
の回数を数え、その結果を出力するライトカウンタを備
えて構成されているので、データ処理装置が行うライト
アクセスの総数を検知することができ、実行したアプリ
ケーションのライトアクセスの頻度がわかり、ライトア
クセスの頻度が高いと緩衝記憶装置の容量を増やしても
システム全体の性能は上がらないと判断でき、逆に緩衝
記憶装置の容量を減らしてもシステム全体では性能は下
がらないと判断できるので、コストの節減が図れるとい
う効果がある。
【０１４１】請求項８記載の発明の緩衝記憶装置によれ
ば、主記憶装置へのライトアクセスに際して、アドレス
記憶部にアクセスされた主記憶装置の番地が存在する場
合のみ、ライトアクセスの回数を数えるライトデータカ
ウンタを備えて構成されているので、ライトアクセスを
行った時に緩衝記憶装置に情報が記憶されていた回数を
検知することができ、ＦＩＦＯバッファの段数を増やす
必要性や、ＦＩＦＯバッファの段数を減らしてもシステ
ム性能の劣化は起こらないと判断する事ができるという
効果がある。
ば、主記憶装置へのライトアクセスに際して、アドレス
記憶部にアクセスされた主記憶装置の番地が存在する場
合のみ、ライトアクセスの回数を数えるライトデータカ
ウンタを備えて構成されているので、ライトアクセスを
行った時に緩衝記憶装置に情報が記憶されていた回数を
検知することができ、ＦＩＦＯバッファの段数を増やす
必要性や、ＦＩＦＯバッファの段数を減らしてもシステ
ム性能の劣化は起こらないと判断する事ができるという
効果がある。
【０１４２】請求項９記載の発明の緩衝記憶装置によれ
ば、アドレス記憶部にアクセスされた主記憶装置の番地
を記憶する際に、もしくはデータ記憶部にアクセスされ
た主記憶装置の内容を記憶する際に、前記内容を２進数
で表現した場合の１の数が奇数個か偶数個かのチェック
をするための入力チェック回路と、入力チェック回路の
結果を記憶するチェック記憶部と、主記憶装置へのアク
セスに対して、アドレス記憶部からアクセスされた主記
憶装置の番地の少なくとも一部を参照する際に、もしく
はデータ記憶部からアクセスされた主記憶装置の内容の
写しを参照する際に、前記内容を２進数で表現した場合
の１の数が奇数個か偶数個かのチェックをするための出
力チェック回路と、出力チェック回路の結果とチェック
記憶部の内部の比較を行い、前記比較の結果に応じて回
数を数えるチェックカウンタとを備えて構成されている
ので、パリティーエラーの回数を検知することができ、
パリティーエラーの回数が多い場合、システムの使用環
境を変える必要性が判断でき、またやはりエラーの起こ
り易い環境で使用しなければならないときは、パリティ
ービットの数を増やして、１パリティービット当りにみ
るメモリビットの数を減らすことによって、エラー訂正
を可能として、ソフトエラーに強い、緩衝記憶装置を得
ることが必要であるということを判断することができる
という効果がある。
ば、アドレス記憶部にアクセスされた主記憶装置の番地
を記憶する際に、もしくはデータ記憶部にアクセスされ
た主記憶装置の内容を記憶する際に、前記内容を２進数
で表現した場合の１の数が奇数個か偶数個かのチェック
をするための入力チェック回路と、入力チェック回路の
結果を記憶するチェック記憶部と、主記憶装置へのアク
セスに対して、アドレス記憶部からアクセスされた主記
憶装置の番地の少なくとも一部を参照する際に、もしく
はデータ記憶部からアクセスされた主記憶装置の内容の
写しを参照する際に、前記内容を２進数で表現した場合
の１の数が奇数個か偶数個かのチェックをするための出
力チェック回路と、出力チェック回路の結果とチェック
記憶部の内部の比較を行い、前記比較の結果に応じて回
数を数えるチェックカウンタとを備えて構成されている
ので、パリティーエラーの回数を検知することができ、
パリティーエラーの回数が多い場合、システムの使用環
境を変える必要性が判断でき、またやはりエラーの起こ
り易い環境で使用しなければならないときは、パリティ
ービットの数を増やして、１パリティービット当りにみ
るメモリビットの数を減らすことによって、エラー訂正
を可能として、ソフトエラーに強い、緩衝記憶装置を得
ることが必要であるということを判断することができる
という効果がある。
【０１４３】請求項１０記載の発明の緩衝記憶装置によ
れば、アドレス記憶部の第１のブロックに記憶された番
地と、アドレス記憶部の第１のブロックに対応するデー
タ記憶部の第１のブロックに記憶されたデータ記憶部の
内容をアドレス記憶部及びデータ記憶部の第２のブロッ
クに記憶するとともに、少なくともアドレス記憶部の第
１のブロックの番地、もしくはデータ記憶部の第１のブ
ロックの内容を無効化するマージ回路と、少なくとも前
記アドレス記憶部もしくは前記データ記憶部の読み出し
動作をブロック毎に制御する制御手段とを備えて構成さ
れているので、必要のないブロックは、制御手段により
動作させないようにすることができ、低消費電力化を図
れるという効果がある。
れば、アドレス記憶部の第１のブロックに記憶された番
地と、アドレス記憶部の第１のブロックに対応するデー
タ記憶部の第１のブロックに記憶されたデータ記憶部の
内容をアドレス記憶部及びデータ記憶部の第２のブロッ
クに記憶するとともに、少なくともアドレス記憶部の第
１のブロックの番地、もしくはデータ記憶部の第１のブ
ロックの内容を無効化するマージ回路と、少なくとも前
記アドレス記憶部もしくは前記データ記憶部の読み出し
動作をブロック毎に制御する制御手段とを備えて構成さ
れているので、必要のないブロックは、制御手段により
動作させないようにすることができ、低消費電力化を図
れるという効果がある。
【０１４４】請求項１１記載の発明の緩衝記憶装置によ
れば、リードアクセスに対して、アクセスされた主記憶
装置の番地がアドレス記憶部の記憶している以前にアク
セスされた番地の記憶領域上に、新たに記憶された時、
もしくは、アクセスされた主記憶装置の内容がデータ記
憶部の記憶している以前にアクセスされた主記憶装置の
内容の記憶領域上に、新たに記憶された時、以前にアク
セスされた前記主記憶装置の番地もしくは前記主記憶装
置の内容が、記憶領域内に取り込まれた以外にアクセス
されなかったものである場合にカウントするノンアクセ
スデータ排除カウンタを備えて構成されているので、ノ
ンアクセスの内容が排除される回数を検知することがで
きる。ノンアクセスのデータが多くキャッシングされる
際には、有効なデータを排除するので、キャッシュヒッ
ト率をさげる要因となる。そのようなデータをノンキャ
ッシャブルに設定することによってヒット率を下げずに
済むことが判断できるという効果がある。
れば、リードアクセスに対して、アクセスされた主記憶
装置の番地がアドレス記憶部の記憶している以前にアク
セスされた番地の記憶領域上に、新たに記憶された時、
もしくは、アクセスされた主記憶装置の内容がデータ記
憶部の記憶している以前にアクセスされた主記憶装置の
内容の記憶領域上に、新たに記憶された時、以前にアク
セスされた前記主記憶装置の番地もしくは前記主記憶装
置の内容が、記憶領域内に取り込まれた以外にアクセス
されなかったものである場合にカウントするノンアクセ
スデータ排除カウンタを備えて構成されているので、ノ
ンアクセスの内容が排除される回数を検知することがで
きる。ノンアクセスのデータが多くキャッシングされる
際には、有効なデータを排除するので、キャッシュヒッ
ト率をさげる要因となる。そのようなデータをノンキャ
ッシャブルに設定することによってヒット率を下げずに
済むことが判断できるという効果がある。
【０１４５】請求項１２記載の発明の緩衝記憶装置によ
れば、リードアクセスに対して、アクセスされた主記憶
装置の番地もしくは内容がアドレス記憶部の記憶してい
る番地情報もしくはデータ記憶部が記憶している内容情
報に存在しなかった時、アクセスされた主記憶装置の番
地及び内容を記憶し、新たなアクセスに対して、アクセ
スされた主記憶装置の番地及び内容が記憶されていた時
に、アクセスされた主記憶装置の番地をアドレス記憶部
に記憶し、アクセスされた主記憶装置の前記内容をデー
タ記憶部に記憶する緩衝バッファを備えて構成されてい
るので、ノンキャッシャブル設定のできないデータ処理
装置においてもヒット率を下げずにすみ、システムの性
能ダウンを防げるという効果がある。
れば、リードアクセスに対して、アクセスされた主記憶
装置の番地もしくは内容がアドレス記憶部の記憶してい
る番地情報もしくはデータ記憶部が記憶している内容情
報に存在しなかった時、アクセスされた主記憶装置の番
地及び内容を記憶し、新たなアクセスに対して、アクセ
スされた主記憶装置の番地及び内容が記憶されていた時
に、アクセスされた主記憶装置の番地をアドレス記憶部
に記憶し、アクセスされた主記憶装置の前記内容をデー
タ記憶部に記憶する緩衝バッファを備えて構成されてい
るので、ノンキャッシャブル設定のできないデータ処理
装置においてもヒット率を下げずにすみ、システムの性
能ダウンを防げるという効果がある。
【０１４６】請求項１３記載の発明の緩衝記憶装置によ
れば、緩衝記憶装置に係るアクセスに対して、アドレス
記憶部及びデータ記憶部の記憶領域の対応の種類に応じ
て、前記対応の種類別に回数を数えるカウンタを備え、
カウンタがカウントした内容に応じて、アクセスに対す
るアドレス記憶部及びデータ記憶部の記憶領域の動作の
種類を変更するように構成されているので、アドレス記
憶部及びデータ記憶部の記憶領域の動作の種類を様々に
組み合わせて、対応の種類別にアクセスの回数をカウン
トすることができ、その結果に応じて構成の切り替えを
するので、アプリケーションに応じて、システム性能を
上げる事ができるという効果がある。
れば、緩衝記憶装置に係るアクセスに対して、アドレス
記憶部及びデータ記憶部の記憶領域の対応の種類に応じ
て、前記対応の種類別に回数を数えるカウンタを備え、
カウンタがカウントした内容に応じて、アクセスに対す
るアドレス記憶部及びデータ記憶部の記憶領域の動作の
種類を変更するように構成されているので、アドレス記
憶部及びデータ記憶部の記憶領域の動作の種類を様々に
組み合わせて、対応の種類別にアクセスの回数をカウン
トすることができ、その結果に応じて構成の切り替えを
するので、アプリケーションに応じて、システム性能を
上げる事ができるという効果がある。
【図１】キャッシュメモリを用いた最も基本的なシステ
ム構成図である。
ム構成図である。
【図２】ライトスルー方式を採用しているキャッシュメ
モリを用いたシステム構成図である。
モリを用いたシステム構成図である。
【図３】この発明の第１実施例によるキャッシュメモリ
を用いたシステム構成での記憶内容の遷移を示す図であ
る。
を用いたシステム構成での記憶内容の遷移を示す図であ
る。
【図４】この発明の第１実施例によるデータ数カウンタ
を備えたキャッシュメモリのブロック図である。
を備えたキャッシュメモリのブロック図である。
【図５】この発明の第２実施例によるデータ数カウンタ
を備えたキャッシュメモリのブロック図である。
を備えたキャッシュメモリのブロック図である。
【図６】この発明の第２実施例によるデータ数カウンタ
回路図である。
回路図である。
【図７】この発明の第３実施例によるフル信号を出力す
るデータ数カウンタの回路図である。
るデータ数カウンタの回路図である。
【図８】この発明の第４実施例による空検出回路の一例
を示す回路図である。
を示す回路図である。
【図９】この発明の第５実施例による属性カウンタを備
えたキャッシュメモリのブロック図である。
えたキャッシュメモリのブロック図である。
【図１０】図９に示したカウンタアップ信号の発生ロジ
ック図である。
ック図である。
【図１１】この発明の第６実施例によるＩ／Ｏ領域を含
んだキャッシュメモリシステムの構成図である。
んだキャッシュメモリシステムの構成図である。
【図１２】図１１に示したＮＣＡカウンタを備えたキャ
ッシュメモリのブロック図である。
ッシュメモリのブロック図である。
【図１３】図１２に示したＮＣＡカウンタ及びＣＡカウ
ンタのアップ信号を生成する回路を示す図である。
ンタのアップ信号を生成する回路を示す図である。
【図１４】この発明第７実施例によるエラーカウンター
を備えたキャッシュメモリのブロック図である。
を備えたキャッシュメモリのブロック図である。
【図１５】図１３に示したエラーカウンタのブロック図
である。
である。
【図１６】この発明の第８実施例によるキャッシュメモ
リのブロック図である。
リのブロック図である。
【図１７】図１６に示したデータ排除検出回路の論理回
路図である。
路図である。
【図１８】この発明の第９実施例によるノンアクセスデ
ータ排除カウンタを備えたキャッシュメモリのブロック
図である。
ータ排除カウンタを備えたキャッシュメモリのブロック
図である。
【図１９】図１８に示したノンアクセスデータ排除検出
回路の論理回路図である。
回路の論理回路図である。
【図２０】この発明の第１０実施例によるデータバッフ
ァを備えたキャッシュメモリのブロック図である。
ァを備えたキャッシュメモリのブロック図である。
【図２１】この発明の第１１及び第１２実施例による２
セットアソシアティブキャッシュメモリのブロック図で
ある。
セットアソシアティブキャッシュメモリのブロック図で
ある。
【図２２】図２１に示したデコーダの回路図である。
【図２３】図２１に示したアドレス記憶部と部分稼働回
路と有効ビットの回路図である。
路と有効ビットの回路図である。
【図２４】図２１に示したデータ記憶部の回路図であ
る。
る。
【図２５】図２１に示したコンパレータとウェイセレク
タの回路図である。
タの回路図である。
【図２６】この発明の第１２実施例のマージ回路の動作
を示すフローチャートである。
を示すフローチャートである。
【図２７】この発明の第１３実施例による属性カウンタ
を用いてアクティブ的に、ウェイの属性を変えるキャッ
シュメモリのブロック図である。
を用いてアクティブ的に、ウェイの属性を変えるキャッ
シュメモリのブロック図である。
【図２８】この発明の第１４実施例によるライトカウン
タを備えたキャッシュメモリのブロック図である。
タを備えたキャッシュメモリのブロック図である。
【図２９】この発明の第１５実施例によるライトデータ
カウンタを備えたキャッシュメモリのブロック図であ
る。
カウンタを備えたキャッシュメモリのブロック図であ
る。
【図３０】従来のキャッシュメモリの構成を示すブロッ
ク図である。
ク図である。
１ データ処理装置 ２ キャッシュメモリ ３ 主メモリ ４ バスドライバ回路 ６ Ｉ／Ｏ回路 １１ アドレス記憶部 １２ データ記憶部 １３ カウンタ １４ 有効ビット １５ パリティービット １７ アドレバッファ １８ データバッファ ２２ 空検出回路 ２３ データ排除検出回路 ５４ ノンアクセスデータ排除検出回路 １２７，１３１，１３２ カウンタ
Claims (13)
- 【請求項１】 主記憶装置へのリードアクセスに対し
て、アクセスされた前記主記憶装置の番地の少なくとも
一部を記憶するための記憶領域を持つアドレス記憶部
と、アクセスされた前記主記憶装置の内容の少なくとも
一部を記憶するための記憶領域を持つデータ記憶部とを
有し、前記主記憶装置から読みだされたデータを一時的
に記憶する緩衝記憶装置であって、 前記アドレス記憶部に記憶されているアクセスされた番
地の数を、もしくは前記データ記憶部に記憶されている
主記憶の内容の数をカウントし、カウントした結果を出
力するデータ数カウンタを備えた緩衝記憶装置。 - 【請求項２】 主記憶装置へのリードアクセスに対し
て、アクセスされた前記主記憶装置の番地の少なくとも
一部を記憶するための記憶領域を持つアドレス記憶部
と、アクセスされた前記主記憶装置の内容の少なくとも
一部を記憶するための記憶領域を持つデータ記憶部とを
有し、前記主記憶装置から読みだされたデータを一時的
に記憶する緩衝記憶装置であって、 アクセスされた前記主記憶装置の番地が前記アドレス記
憶部の全領域を埋めたことを、もしくはアクセスされた
前記主記憶装置の主記憶の内容が前記データ記憶部の全
領域を埋めたことを知らしめる検出信号を出力する空検
出装置を備えた緩衝記憶装置。 - 【請求項３】 主記憶装置へのリードアクセスに対し
て、アクセスされた前記主記憶装置の番地の少なくとも
一部を記憶するための記憶領域を持つアドレス記憶部
と、アクセスされた前記主記憶装置の内容の少なくとも
一部を記憶するための記憶領域を持つデータ記憶部とを
有し、前記主記憶装置から読みだされたデータを一時的
に記憶する緩衝記憶装置であって、 前記主記憶装置へのリードアクセスに対して、アクセス
された前記主記憶装置の番地が前記アドレス記憶部の記
憶している以前にアクセスされた番地の記憶領域上に、
新たに記憶された場合を、もしくは前記アクセスされた
前記主記憶装置の内容が前記データ記憶部の記憶してい
る以前にアクセスされた前記主記憶装置の内容の記憶領
域上に、新たに記憶される場合をカウントするデータ排
除カウンタを備えた緩衝記憶装置。 - 【請求項４】 主記憶装置へのリードアクセスに対し
て、前記主記憶装置の番地の一部である第１の部分番地
がアクセスされた場合、前記第１の部分番地の一部であ
る第２の部分番地をｎ個以上（ｎ≧２）記憶するための
記憶領域を持つアドレス記憶部と、前記第２の部分番地
を記憶した前記アドレス記憶部に対応した記憶領域を持
つデータ記憶部と、前記データ記憶部の情報が有効であ
るか無効であるかを示す内容有効記憶部とを有し、前記
主記憶装置から読みだされたデータを一時的に記憶する
緩衝記憶装置であって、 前記リードアクセスに対して、前記内容有効記憶部が示
す有効または無効の指示にしたがって、有効と示された
ｍ個（ｍ≦ｎ）の前記アドレス記憶部、前記データ記憶
部、もしくは前記アドレス記憶部と前記データ記憶部の
両方の記憶領域を稼働させ、少なくとも無効と示された
（ｎ−ｍ）個の前記アドレス記憶部または前記データ記
憶部の記憶領域を稼働させない部分稼働装置を備えた緩
衝記憶装置。 - 【請求項５】 主記憶装置へのリードアクセスに対し
て、アクセスされた前記主記憶装置の番地の少なくとも
一部を記憶するための記憶領域を持つアドレス記憶部
と、アクセスされた前記主記憶装置の内容の少なくとも
一部を記憶するための記憶領域を持つデータ記憶部とを
有し、前記主記憶装置から読みだされたデータを一時的
に記憶する緩衝記憶装置であって、 前記主記憶装置へのリードアクセスの属性情報を判断
し、各リードアクセスに対して属性別に信号を出力する
属性情報判断回路と、 前記属性情報判断回路の出力信号を属性毎にカウントし
て、カウントした結果を属性毎に出力する属性カウンタ
と、を備えた緩衝記憶装置。 - 【請求項６】 主記憶装置へのリードアクセスに対し
て、アクセスされた前記主記憶装置の番地の少なくとも
一部を記憶するための記憶領域を持つアドレス記憶部
と、アクセスされた前記主記憶装置の内容の少なくとも
一部を記憶するための記憶領域を持つデータ記憶部とを
有し、前記主記憶装置から読みだされたデータを一時的
に記憶する緩衝記憶装置であって、 前記データ処理装置のリードアクセス情報中に前記アド
レス記憶部に番地を記憶することを禁止する情報がある
場合、もしくは前記データ記憶部に内容を記憶すること
を禁止する情報がある場合、前記情報を検出してカウン
トし、その結果を出力する禁止情報検出回路を備えた緩
衝記憶装置。 - 【請求項７】 データ処理装置の主記憶装置へのリード
アクセスに対して、アクセスされた前記主記憶装置の番
地の少なくとも一部を記憶するための記憶領域を持つア
ドレス記憶部と、アクセスされた前記主記憶装置の内容
の少なくとも一部を記憶するための記憶領域を持つデー
タ記憶部とを有し、前記主記憶装置から読みだされたデ
ータを一時的に記憶する緩衝記憶装置であって、 前記データ処理装置のライトアクセスに対して、前記ア
ドレス記憶部にアクセスされた前記主記憶装置の番地が
存在するかしないかによらず、前記データ処理装置のラ
イトアクセスの回数を数え、その結果を出力するライト
カウンタを備えた緩衝記憶装置。 - 【請求項８】 主記憶装置へのリードアクセスに対し
て、アクセスされた前記主記憶装置の番地の少なくとも
一部を記憶するための記憶領域を持つアドレス記憶部
と、アクセスされた前記主記憶装置の内容の少なくとも
一部を記憶するための記憶領域を持つデータ記憶部とを
有し、前記主記憶装置へのライトアクセスの際、前記ア
ドレス記憶部にアクセスされた前記主記憶装置の番地が
存在する場合には前記データ記憶部の内容を書換えた後
に前記データ記憶部の内容に基づいて前記主記憶装置の
内容を書き換え、前記主記憶装置から読みだされたデー
タを一時的に記憶する緩衝記憶装置であって、 前記主記憶装置へのライトアクセスに際して、前記アド
レス記憶部にアクセスされた前記主記憶装置の番地が存
在する場合のみ、前記ライトアクセスの回数を数えるラ
イトデータカウンタを備えた緩衝記憶装置。 - 【請求項９】 主記憶装置へのリードアクセスに対し
て、アクセスされた前記主記憶装置の番地の少なくとも
一部を記憶するための記憶領域を持つアドレス記憶部
と、アクセスされた前記主記憶装置の内容の少なくとも
一部を記憶するための記憶領域を持つデータ記憶部とを
有し、前記主記憶装置から読みだされたデータを一時的
に記憶する緩衝記憶装置であって、 前記アドレス記憶部にアクセスされた前記主記憶装置の
番地を記憶する際に、もしくは前記データ記憶部にアク
セスされた前記主記憶装置の内容を記憶する際に、前記
内容を２進数で表現した場合の１の数が奇数個か偶数個
かのチェックをするための入力チェック回路と、 前記入力チェック回路の結果を記憶するチェック記憶部
と、 前記主記憶装置へのアクセスに対して、前記アドレス記
憶部からアクセスされた前記主記憶装置の番地の少なく
とも一部を参照する際に、もしくは前記データ記憶部か
ら前記アクセスされた前記主記憶装置の内容の写しを参
照する際に、前記内容を２進数で表現した場合の１の数
が奇数個か偶数個かのチェックをするための出力チェッ
ク回路と、 前記出力チェック回路の結果と前記チェック記憶部の内
部の比較を行い、前記比較の結果に応じて回数を数える
チェックカウンタと、を備えた緩衝記憶装置。 - 【請求項１０】 主記憶装置へのリードアクセスに対し
て、アクセスされた前記主記憶装置の番地の少なくとも
一部を記憶するための記憶領域を持つ複数のブロックよ
りなるアドレス記憶部と、アクセスされた前記主記憶装
置の内容の少なくとも一部を記憶するための記憶領域を
持つ前記アドレス記憶部のブロックに対応する複数のブ
ロックより成るデータ記憶部とを有し、前記主記憶装置
から読みだされたデータを一時的に記憶する緩衝記憶装
置であって、 前記アドレス記憶部の第１のブロックに記憶された番地
と、前記アドレス記憶部の第１のブロックに対応する前
記データ記憶部の第１のブロックに記憶された前記デー
タ記憶部の内容を前記アドレス記憶部及び前記データ記
憶部の第２のブロックに記憶するとともに、少なくとも
前記アドレス記憶部の第１のブロックの番地、もしくは
前記データ記憶部の第１のブロックの内容を無効化する
マージ回路と、 少なくとも前記アドレス記憶部もしくは前記データ記憶
部の読み出し動作をブロック毎に制御する制御手段と、
を備えた緩衝記憶装置。 - 【請求項１１】 主記憶装置へのリードアクセスに対し
て、アクセスされた前記主記憶装置の番地の少なくとも
一部を記憶するための記憶領域を持つアドレス記憶部
と、アクセスされた前記主記憶装置の内容の少なくとも
一部を記憶するための記憶領域を持つデータ記憶部とを
有し、前記主記憶装置から読みだされたデータを一時的
に記憶する緩衝記憶装置であって、 リードアクセスに対して、アクセスされた前記主記憶装
置の番地が前記アドレス記憶部の記憶している以前にア
クセスされた番地の記憶領域上に、新たに記憶された
時、もしくは、アクセスされた前記主記憶装置の内容が
前記データ記憶部の記憶している以前にアクセスされた
前記主記憶装置の内容の記憶領域上に、新たに記憶され
た時、以前にアクセスされた前記主記憶装置の番地もし
くは前記主記憶装置の内容が、記憶領域内に取り込まれ
た以外にアクセスされなかったものである場合にカウン
トするノンアクセスデータ排除カウンタを備えた緩衝記
憶装置。 - 【請求項１２】 主記憶装置へのリードアクセスに対し
て、アクセスされた前記主記憶装置の番地の少なくとも
一部を記憶するための記憶領域を持つアドレス記憶部
と、アクセスされた前記主記憶装置の内容の少なくとも
一部を記憶するための記憶領域を持つデータ記憶部とを
有し、前記主記憶装置から読みだされたデータを一時的
に記憶する緩衝記憶装置であって、 リードアクセスに対して、アクセスされた前記主記憶装
置の番地もしくは内容が前記アドレス記憶部の記憶して
いる番地情報もしくは前記データ記憶部が記憶している
内容情報に存在しなかった時、アクセスされた前記主記
憶装置の番地及び内容を記憶し、新たなアクセスに対し
て、アクセスされた前記主記憶装置の番地及び内容が記
憶されていた時に、アクセスされた前記主記憶装置の前
記番地を前記アドレス記憶部に記憶し、前記アクセスさ
れた主記憶装置の前記内容を前記データ記憶部に記憶す
る緩衝バッファを備えた緩衝記憶装置。 - 【請求項１３】 主記憶装置へのリードアクセスに対し
て、アクセスされた前記主記憶装置の番地の少なくとも
一部を記憶するための記憶領域を持つアドレス記憶部
と、アクセスされた前記主記憶装置の内容の少なくとも
一部を記憶するための記憶領域を持つデータ記憶部とを
有し、前記主記憶装置から読みだされたデータを一時的
に記憶する緩衝記憶装置であって、 前記緩衝記憶装置に係るアクセスに対して、前記アドレ
ス記憶部及び前記データ記憶部の記憶領域の対応の種類
に応じて、前記対応の種類別に回数を数えるカウンタを
備え、 前記カウンタがカウントした内容に応じて、前記アクセ
スに対する前記アドレス記憶部及び前記データ記憶部の
記憶領域の動作の種類を変更する事を特徴とする緩衝記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5125918A JPH0675857A (ja) | 1992-06-03 | 1993-05-27 | 緩衝記憶装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-142640 | 1992-06-03 | ||
| JP14264092 | 1992-06-03 | ||
| JP5125918A JPH0675857A (ja) | 1992-06-03 | 1993-05-27 | 緩衝記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0675857A true JPH0675857A (ja) | 1994-03-18 |
Family
ID=26462216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5125918A Pending JPH0675857A (ja) | 1992-06-03 | 1993-05-27 | 緩衝記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0675857A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008234320A (ja) * | 2007-03-20 | 2008-10-02 | Fujitsu Ltd | キャッシュ制御回路 |
-
1993
- 1993-05-27 JP JP5125918A patent/JPH0675857A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008234320A (ja) * | 2007-03-20 | 2008-10-02 | Fujitsu Ltd | キャッシュ制御回路 |
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