JPH0670161A - Image forming device - Google Patents

Image forming device

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Publication number
JPH0670161A
JPH0670161A JP4222453A JP22245392A JPH0670161A JP H0670161 A JPH0670161 A JP H0670161A JP 4222453 A JP4222453 A JP 4222453A JP 22245392 A JP22245392 A JP 22245392A JP H0670161 A JPH0670161 A JP H0670161A
Authority
JP
Japan
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data
shading
memory
circuit
image
Prior art date
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Pending
Application number
JP4222453A
Other languages
Japanese (ja)
Inventor
Norihide Kunikawa
憲英 国川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
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Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
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Publication of JPH0670161A publication Critical patent/JPH0670161A/en
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Abstract

PURPOSE:To correct the shading at a high speed by calculating the shading correction value by an arithmetic means based on the shading correction coefficient stored in a memory means. CONSTITUTION:A digital copying machine is provided with a scanner part, a laser printer part, a multistage paper feeding unit, and a sorter. A shading correcting circuit is provided with a black memory 1 and a subtractor circuit 3. A correction value memory 2 previously stores the correction coefficient corresponding to each picture element. Thus a multiplier circuit 4 multiplies the stored data by the input data subtracted from the black memory data. As a result, the shading correction is attained. Under such conditions, a high speed operation is required to the circuit 4 and therefore an internal circuit is preferably required to perform the pipeline processing. That is, the shading correcting circuit calculates the shading correction value based on the stored shading correction coefficient. Thus the high speed shading correction is attained.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は画像形成装置に係り、詳
細にはシェ−ディング補正回路を含む画像形成装置に係
る。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image forming apparatus, and more particularly to an image forming apparatus including a shading correction circuit.

【0002】[0002]

【従来の技術】一般的なスキャナ−回路のブロック図を
図11に、シェ−ディングの計算式を説明するための図
を図12に、一般的に高速スキャナ−で実施されている
と考えられるシェ−ディング回路のブロック図を図13
に夫々示す。
2. Description of the Related Art It is considered that a block diagram of a general scanner circuit is shown in FIG. 11, a diagram for explaining a shading calculation formula is shown in FIG. FIG. 13 is a block diagram of the shading circuit.
, Respectively.

【0003】図11において、11はCCD 、12はAD変
換器、13はシェ−ディング回路、14はMTF 補正回
路、15は画像処理回路である。
In FIG. 11, 11 is a CCD, 12 is an AD converter, 13 is a shading circuit, 14 is an MTF correction circuit, and 15 is an image processing circuit.

【0004】図13において、ルックアップテ−ブル(L
UT) 19は、あらかじめ読み込んでいる基準白色枚によ
る白メモリ17に記憶された白レベルのデ−タとその時
のデ−タを減算回路18で黒メモリ16に記憶された黒
レベルのデ−タを差し引きしたデ−タとをランダムアク
セスメモリ(RAM) のアドレス情報とし、当アドレスに対
応した補正後のデ−タをRAM デ−タとして蓄えてあるも
のを出力することでシェ−ディング補正を行っている。
In FIG. 13, the lookup table (L
UT) 19 is the black level data stored in the black memory 16 by the subtraction circuit 18 from the white level data stored in the white memory 17 based on the previously read reference white sheet and the data at that time. The data obtained by subtracting is used as the address information of the random access memory (RAM), and the corrected data corresponding to this address is stored as the RAM data to output the shading correction. Is going.

【0005】[0005]

【発明が解決しようとする課題】この一般的な方法によ
れば、白レベルのデ−タが8ビット、黒レベルと差し引
きされた入力デ−タが8ビットとすると、RAM のアドレ
スは計16ビットとなる。
According to this general method, assuming that the data of the white level is 8 bits and the input data subtracted from the black level is 8 bits, the total address of the RAM is 16 bits. Become a bit.

【0006】補正後の出力を8ビットとするとRAM とし
ては64k x 8 bit の大容量のRAM が必要となり同時にCC
D 動作スピ−ドと同等またはそれ以上の高速アクセスの
RAMを必要とする。例えば400 DPI, A4 サイズを0.7 秒
で読むためにはCCD は約21MHz で動作させることとなり
RAM は約40 n secのアクセス時間が必要である。
If the corrected output is 8 bits, a large capacity RAM of 64k x 8 bits is required as RAM, and at the same time CC
D High-speed access equivalent to or faster than the operating speed
Requires RAM. For example, to read 400 DPI, A4 size in 0.7 seconds, the CCD operates at about 21MHz.
RAM requires about 40 n sec access time.

【0007】このように一般的なシェ−ディング回路は
LUT の使用により高価、かつ高速大容量のRAM を必要と
している。
As described above, a general shading circuit is
The use of LUTs requires expensive, high-speed, large-capacity RAM.

【0008】本発明の目的は、廉価な高速スキャナ−用
シェ−ディング補正回路を含む画像形成装置を提供する
ことにある。
It is an object of the present invention to provide an image forming apparatus including an inexpensive high speed scanner shading correction circuit.

【0009】[0009]

【課題を解決するための手段】本発明は、原稿を光学的
に走査するスキャナ部と、前記スキャナ部の走査方向に
おける各画素に対応するシェ−ディングに関する補正係
数を記憶するメモリ手段及び前記メモリ手段に記憶され
た補正係数に基づいてシェ−ディングに関する補正値を
算出する演算手段を有するシェ−ディング補正回路とを
含むことを特徴とする。
According to the present invention, there is provided a scanner unit for optically scanning a document, a memory unit for storing a shading correction coefficient corresponding to each pixel in the scanning direction of the scanner unit, and the memory. And a shading correction circuit having a calculation means for calculating a correction value relating to shading based on the correction coefficient stored in the means.

【0010】[0010]

【作用】シェ−ディング補正回路は演算手段がメモリ手
段に記憶されたシェ−ディングに関する補正係数に基づ
いてシェ−ディングに関する補正値を算出するのでテ−
ブル変換ブロックを演算手段に置換することができ高速
にシェ−ディング補正を行ない得る。
In the shading correction circuit, the arithmetic means calculates the correction value related to the shading based on the correction coefficient related to the shading stored in the memory means.
The Bull transform block can be replaced with an arithmetic means, and shading correction can be performed at high speed.

【0011】[0011]

【実施例】本発明に係るシェ−ディング回路を備えた画
像形成装置の実施例について図面を参照して説明する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT An embodiment of an image forming apparatus having a shading circuit according to the present invention will be described with reference to the drawings.

【0012】図9は本発明に係るシェ−ディング回路を
備え両面に画像を形成し得る画像形成装置の一実施例で
あるディジタル複写機の全体構成を示す断面図である。
FIG. 9 is a cross-sectional view showing the overall construction of a digital copying machine which is an embodiment of an image forming apparatus capable of forming an image on both sides, which is equipped with a shading circuit according to the present invention.

【0013】図9に示すように、ディジタル複写機30
にはスキャナ部31、レ−ザプリンタ部32、多段給紙
ユニット33及びソ−タ34が備えられている。
As shown in FIG. 9, a digital copying machine 30 is provided.
The scanner unit 31, the laser printer unit 32, the multi-stage paper feeding unit 33, and the sorter 34 are provided.

【0014】スキャナ部31は透明ガラスからなる原稿
載置台35、両面対応自動原稿送り装置(RDF)36
及びスキャナユニット40から構成されている。
The scanner unit 31 includes a document placing table 35 made of transparent glass and a double-sided automatic document feeder (RDF) 36.
And a scanner unit 40.

【0015】多段給紙ユニット33は、第1カセット5
1、第2カセット52、第3カセット53及び選択によ
り追加可能な第4カセット55を有している。
The multi-stage paper feeding unit 33 includes the first cassette 5
It has the 1st, 2nd cassette 52, the 3rd cassette 53, and the 4th cassette 55 which can be added by selection.

【0016】多段給紙ユニット33では、各段のカセッ
トに収容された用紙の上から用紙が1枚ずつ送りださ
れ、レ−ザプリンタ部32へ向けて搬送される。
In the multi-stage sheet feeding unit 33, the sheets are fed out one by one from the sheets stored in the cassettes of the respective stages and are conveyed toward the laser printer section 32.

【0017】RDF36は、複数枚の原稿を一度にセッ
トしておき、自動的に原稿を1枚ずつスキャナユニット
40へ送給して、オペレ−タの選択に応じて原稿の片面
又は両面をスキャナユニット40に読み取らせるように
構成されている。
The RDF 36 sets a plurality of originals at one time, automatically feeds the originals one by one to the scanner unit 40, and scans one side or both sides of the original according to the operator's selection. It is configured to be read by the unit 40.

【0018】スキャナユニット40は、原稿を露光する
ランプリフレクタアセンブリ41、原稿からの反射光像
を光電変換素子(CCD)42に導くための複数の反射
ミラ−43、及び原稿からの反射光像をCCD42に結
像させるためのレンズ44を含んでいる。
The scanner unit 40 includes a lamp reflector assembly 41 for exposing a document, a plurality of reflection mirrors 43 for guiding a reflected light image from the document to a photoelectric conversion element (CCD) 42, and a reflected light image from the document. It includes a lens 44 for forming an image on the CCD 42.

【0019】スキャナ部31は、原稿載置台35に載置
された原稿を走査する場合には、原稿載置台35の下面
に沿ってスキャナユニット40が移動しながら原稿画像
を読み取るように構成されており、RDF36を使用す
る場合には、RDF36の下方の所定の位置にスキャナ
ユニット40を停止させた状態で原稿を搬送しながら原
稿画像を読み取るように構成されている。
When scanning a document placed on the document placing table 35, the scanner section 31 is configured to read the document image while the scanner unit 40 moves along the lower surface of the document placing table 35. When the RDF 36 is used, the document image is read while the document is conveyed while the scanner unit 40 is stopped at a predetermined position below the RDF 36.

【0020】原稿画像をスキャナユニット40で読み取
ることにより得られた画像デ−タは、画像処理ユニット
へ送られ各種処理が施されて後、画像処理ユニットのメ
モリに一旦記憶され、出力指示に応じてメモリ内の画像
デ−タをレ−ザプリンタ部32に与えて用紙上に画像を
形成する。
The image data obtained by reading the original image with the scanner unit 40 is sent to the image processing unit and subjected to various processing, and then temporarily stored in the memory of the image processing unit, and in response to the output instruction. The image data in the memory is supplied to the laser printer section 32 to form an image on the paper.

【0021】レ−ザプリンタ部32は手差し原稿トレイ
45、レ−ザ書き込みユニット46及び画像を形成する
ための電子写真プロセス部47を備えている。
The laser printer unit 32 includes a manual document tray 45, a laser writing unit 46, and an electrophotographic process unit 47 for forming an image.

【0022】レ−ザ書き込みユニット46は、上述のメ
モリから画像デ−タに応じたレ−ザ光を出射する半導体
レ−ザ、レ−ザ光を等角速度偏向するポリゴンミラ−、
等角速度偏向されたレ−ザ光が電子写真プロセス部47の
感光体ドラム48上で等速度偏向されるように補正する
f−θレンズ等を有している。
The laser writing unit 46 is a semiconductor laser which emits laser light corresponding to image data from the above-mentioned memory, and a polygon mirror which deflects the laser light at a constant angular velocity.
It has an f-θ lens and the like for correcting the laser light deflected at a constant angular velocity so as to be deflected at a constant velocity on the photosensitive drum 48 of the electrophotographic process section 47.

【0023】電子写真プロセス部47は、周知の態様に
従い、感光体ドラム48の周囲に帯電器、現像器、転写
器、剥離器、クリ−ニング器、除電器及び定着器49を
配置してなっている。
In the electrophotographic process section 47, a charging device, a developing device, a transfer device, a peeling device, a cleaning device, a static eliminator, and a fixing device 49 are arranged around the photosensitive drum 48 according to a known manner. ing.

【0024】定着器49より画像が形成されるべき用紙
の搬送方向下流側には搬送路50が設けられており、搬
送路50はソ−タ34へ通じている搬送路57と多段給
紙ユニット33へ通じている搬送路58とに分岐してい
る。
A conveying path 50 is provided on the downstream side of the fixing device 49 in the conveying direction of the sheet on which the image is to be formed. The conveying path 50 is connected to the sorter 34 and a multi-stage sheet feeding unit. It is branched to a conveyance path 58 leading to 33.

【0025】搬送路58は多段給紙ユニット33におい
て分岐しており、分岐後の搬送路として反転搬送路50
aおよび両面/合成搬送路50bが設けられている。
The conveying path 58 is branched in the multi-stage sheet feeding unit 33, and the reversing conveying path 50 is formed as a conveying path after branching.
a and a double-sided / composite transport path 50b are provided.

【0026】反転搬送路50aは原稿の両面を複写する
両面複写モ−ドにおいて、用紙の裏表を反転するための
搬送路である。
The reverse conveyance path 50a is a conveyance path for reversing the front and back sides of a sheet in a double-sided copy mode for copying both sides of a document.

【0027】両面/合成搬送路50bは、両面複写モ−
ドにおいて反転搬送路50aから感光ドラム48の画像
形成位置まで用紙を搬送したり用紙の片面に異なる原稿
の画像や異なる色のトナ−で画像を形成する合成複写を
行う片面合成複写モ−ドにおいて用紙を反転することな
く感光ドラム48の画像形成装置まで搬送するための搬
送路である。
The double-sided / composite conveying path 50b is a double-sided copy mode.
In the single-sided synthetic copy mode, the sheet is conveyed from the reverse conveyance path 50a to the image forming position of the photosensitive drum 48, or the image of different originals or the toner of different colors is formed on one side of the sheet to perform the synthetic copy. A conveyance path for conveying the sheet to the image forming apparatus of the photosensitive drum 48 without reversing the sheet.

【0028】多段給紙ユニット33は共通搬送路56を
含んでおり、共通搬送路56は第1カセット51、第2
カセット52、第3カセット53からの用紙を電子写真
プロセス部47に向かって搬出するように構成されてい
る。
The multi-stage sheet feeding unit 33 includes a common conveyance path 56, and the common conveyance path 56 includes the first cassette 51 and the second cassette 51.
The sheets from the cassette 52 and the third cassette 53 are carried out toward the electrophotographic process section 47.

【0029】共通搬送路56は電子写真プロセス部47
へ向かう途中で第4カセット55からの搬送路59と合
流して搬送路60に通じている。
The common conveyance path 56 is the electrophotographic process section 47.
On the way to the transport path, it joins the transport path 59 from the fourth cassette 55 and leads to the transport path 60.

【0030】搬送路60は両面/合成搬送路50b及び
手差し原稿トレイ45からの搬送路61との合流点62
で合流して電子写真プロセス部47の感光体ドラム48
と転写器との間の画像形成位置へ通じるように構成され
ており、これら3つの搬送路の合流点62は画像形成位
置に近い位置に設けられている。
The conveying path 60 is a confluence point 62 of the double-sided / composite conveying path 50b and the conveying path 61 from the manual document tray 45.
And the photoconductor drum 48 of the electrophotographic process unit 47
And a transfer device, and a confluence point 62 of these three conveying paths is provided at a position close to the image forming position.

【0031】従って、レ−ザ書き込みユニット46及び
電子写真プロセス部47において、上述のメモリから読
み出された画像デ−タは、レ−ザ書き込みユニット46
によってレ−ザ光線を走査させることにより感光体ドラ
ム48の表面上に静電潜像として形成され、トナ−によ
り可視像化されたトナ−像は多段給紙ユニット33から
搬送された用紙の面上に静電転写され定着される。この
ようにして画像が形成された用紙は定着器49から搬送
路50及び57を介してソ−タ34へ送られたり、搬送
路50及び58を介して反転搬送路50aへ搬送され
る。
Therefore, in the laser writing unit 46 and the electrophotographic process section 47, the image data read from the above-mentioned memory is stored in the laser writing unit 46.
The laser beam is scanned by the laser to form an electrostatic latent image on the surface of the photosensitive drum 48, and the toner image visualized by the toner is the toner image of the sheet conveyed from the multi-stage sheet feeding unit 33. It is electrostatically transferred and fixed on the surface. The sheet on which the image is thus formed is sent from the fixing device 49 to the sorter 34 via the carrying paths 50 and 57, or is carried to the reverse carrying path 50a via the carrying paths 50 and 58.

【0032】次にこの複写機30に含まれている画像処
理ユニット及び各制御系の構成及び機能を説明する。
Next, the configuration and function of the image processing unit and each control system included in the copying machine 30 will be described.

【0033】図10は図9の複写機30に含まれている
画像処理ユニット、および各制御系のブロック構成図で
ある。
FIG. 10 is a block diagram of the image processing unit and each control system included in the copying machine 30 of FIG.

【0034】複写機30に含まれている画像処理ユニッ
トは、画像デ−タ入力部70、画像処理部71、画像デ
−タ出力部72、RAM(ランダムアクセスメモリ)等
から構成されるメモリ73及び画像処理中央処理装置
(CPU)74を備えている。
The image processing unit included in the copying machine 30 is a memory 73 including an image data input section 70, an image processing section 71, an image data output section 72, a RAM (random access memory) and the like. And an image processing central processing unit (CPU) 74.

【0035】画像デ−タ入力部70はCCD部70a、
ヒストグラム処理部70b及び誤差拡散処理部70cを
含んでいる。
The image data input section 70 is a CCD section 70a,
It includes a histogram processing unit 70b and an error diffusion processing unit 70c.

【0036】画像デ−タ入力部70は図12のCCD4
2から読み込まれた原稿の画像デ−タを2値化変換し
て、2値のデジタル量としてヒストグラムをとりなが
ら、誤差拡散法により画像デ−タを処理して、メモリ7
3に一旦記憶するように構成されている。
The image data input unit 70 is the CCD 4 shown in FIG.
The image data of the original document read from No. 2 is binarized and converted, and while the histogram is taken as a binary digital amount, the image data is processed by the error diffusion method and stored in the memory 7
3 is configured to be stored once.

【0037】即ち、CCD部70aでは、画像デ−タの
各画素濃度に応じたアナログ電気信号がA/D変換され
たのち、MTF補正、白黒補正またはガンマ補正が行わ
れ、256階調(8ビット)のデジタル信号としてヒス
トグラム処理部70bへ出力される。
That is, in the CCD section 70a, after the analog electric signal corresponding to each pixel density of the image data is A / D converted, MTF correction, black and white correction or gamma correction is performed, and 256 gradations (8 (Bit) digital signal is output to the histogram processing unit 70b.

【0038】ヒストグラム処理部70bでは、CCD部
70aから出力されたデジタル信号が256階調の画素
濃度別に加算され濃度情報(ヒストグラムデ−タ)が得
られるとともに、必要に応じて、得られたヒストグラム
デ−タは画像処理CPU74へ送られ、又画素デ−タと
して誤差拡散処理部70cへ送られる。
In the histogram processing section 70b, the digital signal output from the CCD section 70a is added for each pixel density of 256 gradations to obtain density information (histogram data), and if necessary, the obtained histogram. The data is sent to the image processing CPU 74, and is also sent to the error diffusion processing unit 70c as pixel data.

【0039】誤差拡散処理部70cでは、疑似中間調処
理の一種である誤差拡散法、すなわち、2値化の誤差を
隣接画素の2値化判定に反映させる方法により、CCD
部70aから出力された8ビット/画素のデジタル信号
が1ビット(2値)に変換され、原稿における局所領域
濃度を忠実に再現するための再配分演算が行われる。
The error diffusion processing unit 70c uses the error diffusion method, which is a kind of pseudo halftone processing, that is, the method of reflecting the binarization error in the binarization judgment of the adjacent pixels.
The 8-bit / pixel digital signal output from the unit 70a is converted into 1-bit (binary), and a redistribution operation for faithfully reproducing the local area density in the original is performed.

【0040】画像処理部71は多値化処理部71a及び
71b、合成処理部71c、濃度変換処理部71d、変
倍処理部71e、画像プロセス部71f、誤差拡散処理
部71g並びに圧縮処理部71hを含んでいる。
The image processing unit 71 includes multi-valued processing units 71a and 71b, a synthesis processing unit 71c, a density conversion processing unit 71d, a scaling processing unit 71e, an image processing unit 71f, an error diffusion processing unit 71g and a compression processing unit 71h. Contains.

【0041】画像処理部71は、入力された画像デ−タ
をオペレ−タが希望する画像デ−タに最終的に変換する
処理部であり、メモリ73に最終的に変換された出力画
像デ−タとして記憶されるまでこの処理部にて処理する
ように構成されている。但し、画像処理部71に含まれ
ている上述の各処理部は必要に応じて機能するものであ
り、機能しない場合もある。
The image processing section 71 is a processing section for finally converting the input image data into the image data desired by the operator, and the finally converted output image data is stored in the memory 73. It is configured to be processed by this processing unit until it is stored as a data. However, each of the above-mentioned processing units included in the image processing unit 71 functions as necessary and may not function.

【0042】即ち、多値化処理部71a及び71bで
は、誤差拡散処理部70cで2値化されたデ−タが再度
256階調に変換される。
That is, in the multilevel halftoning processing units 71a and 71b, the data binarized by the error diffusion processing unit 70c is converted again into 256 gradations.

【0043】合成処理部71cでは、画素毎の論理演
算、即ち、論理和、論理積又は排他的論理和の演算が選
択的に行われる。この演算の対象となるデ−タは、メモ
リ73に記憶されている画素デ−タ及びパタ−ンジェネ
レ−タ(PG)からのビットデ−タである。
In the synthesizing section 71c, a logical operation for each pixel, that is, a logical sum, a logical product, or an exclusive logical sum is selectively performed. The data which is the object of this calculation is the bit data from the pixel data and the pattern generator (PG) stored in the memory 73.

【0044】濃度変換処理部71dでは、256階調の
デ−タ信号に対して、所定の階調変換テ−ブルに基づい
て入力濃度に対する出力濃度の関係が任意に設定され
る。
In the density conversion processing unit 71d, the relationship between the input density and the output density is arbitrarily set for the 256 gradation data signal based on a predetermined gradation conversion table.

【0045】変倍処理部71eでは、指示された変倍率
に応じて、入力される既知デ−タにより補間処理を行う
ことによって、変倍後の対象画素に対する画素デ−タ
(濃度値)が求められ、副走査が変倍された後に主走査
が変倍処理される。
In the scaling processing unit 71e, pixel data (density value) for the scaled target pixel is obtained by performing interpolation processing with known data that is input according to the instructed scaling ratio. The main scanning is scaled after the sub scanning is scaled.

【0046】画像プロセス部71fでは、入力された画
素デ−タに対して様々な画像処理が行われ、又、特徴抽
出等デ−タ列に対する情報収集が行われ得る。
In the image processing unit 71f, various image processings are performed on the input pixel data, and information collection such as feature extraction can be performed on the data sequence.

【0047】誤差拡散処理部71gでは、画像デ−タ入
力部70の誤差拡散処理部70cと同様な処理が行われ
る。
The error diffusion processing unit 71g performs the same processing as the error diffusion processing unit 70c of the image data input unit 70.

【0048】圧縮処理部71hでは、ランレングスとい
う符号化により2値デ−タが圧縮される。又、画像デ−
タの圧縮に関しては、最終的な出力画像デ−タが完成し
た時点で最後の処理ル−プにおいて圧縮が機能する。
In the compression processing section 71h, the binary data is compressed by the encoding called run length. Also, image data
Regarding the compression of data, the compression works in the final processing loop when the final output image data is completed.

【0049】画像デ−タ出力部72は復元部72a、多
値化処理部72b、誤差拡散処理部72c、及びレ−ザ
出力部72dを含んでいる。
The image data output unit 72 includes a restoration unit 72a, a multi-value quantization processing unit 72b, an error diffusion processing unit 72c, and a laser output unit 72d.

【0050】画像デ−タ出力部72は、圧縮状態でメモ
リ73に記憶されている画像デ−タを復元し、もとの2
56階調に再度変換し、2値デ−タより滑らかな中間調
表現となる4値デ−タの誤差拡散を行ない、レ−ザ出力
部72dへデ−タを転送するように構成されている。
The image data output unit 72 restores the image data stored in the memory 73 in a compressed state and restores the original 2
It is configured so that it is converted into 56 gradations again, error diffusion of 4-valued data that is a smoother halftone expression than 2-valued data is performed, and the data is transferred to the laser output unit 72d. There is.

【0051】即、復元部72aでは、圧縮処理部71h
によって圧縮された画像デ−タが復元される。
Immediately, in the decompression unit 72a, the compression processing unit 71h.
The image data compressed by is restored.

【0052】多値化処理部72bでは、画像処理部71
の多値化処理部71a及び71bと同様な処理が行われ
る。誤差拡散処理部72cでは、画像デ−タ処理部70
の誤差拡散処理部70cと同様な処理が行なわれる。
In the multi-value quantization processing section 72b, the image processing section 71
Processing similar to that of the multi-value quantization processing units 71a and 71b is performed. In the error diffusion processing unit 72c, the image data processing unit 70
Processing similar to that of the error diffusion processing unit 70c is performed.

【0053】レ−ザ出力部72dでは、プリンタ制御用
CPU79からの制御信号に基づき、デジタル画素デ−
タがレ−ザのオン/オフ信号に変換され、レ−ザがオン
/オフ状態となる。
In the laser output section 72d, based on the control signal from the printer control CPU 79, the digital pixel data is output.
Data is converted into a laser on / off signal, and the laser is turned on / off.

【0054】尚、画像デ−タ入力部70および画像デ−
タ出力部72において扱われるデ−タは、メモリ73の
容量の削減のため、基本的には2値デ−タの形でメモリ
73に記憶されているが、画像デ−タの劣化を考慮して
4値のデ−タの形で処理することも可能である。
The image data input unit 70 and the image data
The data handled by the data output unit 72 is basically stored in the memory 73 in the form of binary data in order to reduce the capacity of the memory 73, but deterioration of the image data is taken into consideration. It is also possible to process in the form of 4-valued data.

【0055】図1は本発明の画像形成装置の実施例に使
用されるシェ−ディング補正回路のブロック図、図2は
図1の回路の機能詳細説明図、図3から7は各モ−ドで
の動作状態を示す図、図4は図3から7の各モ−ドに対
応した動作状態を示す概略のフロ−チャ−トである。
FIG. 1 is a block diagram of a shading correction circuit used in an embodiment of the image forming apparatus of the present invention, FIG. 2 is a detailed functional explanatory diagram of the circuit of FIG. 1, and FIGS. 3 to 7 are respective modes. FIG. 4 is a schematic flowchart showing the operating state corresponding to each mode of FIGS. 3 to 7.

【0056】図1の黒メモリ1、減算回路3は図11の
ものと同様である。図1の補正値メモリ2は各画素の対
応した補正係数を予め格納(記憶)する。デ−タの格納
手順は図3〜7において説明する。
The black memory 1 and the subtraction circuit 3 in FIG. 1 are the same as those in FIG. The correction value memory 2 of FIG. 1 stores (stores) the correction coefficient corresponding to each pixel in advance. The data storage procedure will be described with reference to FIGS.

【0057】上述の格納されたデ−タと黒メモリデ−タ
とで減算された入力デ−タとを乗算回路4で演算してシ
ェ−ディング補正を行うことができる。なお、乗算回路
4では高速演算が要求されるので内部回路としてはパイ
プライン処理を行うのがよい。
The shading correction can be performed by operating the multiplying circuit 4 on the above-stored data and the input data subtracted by the black memory data. Since high speed operation is required in the multiplication circuit 4, it is preferable to perform pipeline processing as an internal circuit.

【0058】したがって、一般的な回路では、2つのメ
モリとRAM のLUT および減算回路構成としていたものを
本発明の実施例では2つのメモリと減算回路および乗算
回路構成とすることができ、2つのメモリを除いてはゲ
−トアレイ化することでハ−ドウエアのより一層の簡素
化が可能となる。
Therefore, in the general circuit, the LUT and the subtraction circuit configuration of the two memories and the RAM can be replaced with the two memories, the subtraction circuit and the multiplication circuit configuration in the embodiment of the present invention. The hardware can be further simplified by forming the gate array except for the memory.

【0059】図2は図1のブロック図に基づいて基本機
能を説明するために展開した図であり、図3は図2の機
能モ−ド毎の動作手順にしたがって説明する図である。
FIG. 2 is an expanded view for explaining the basic function based on the block diagram of FIG. 1, and FIG. 3 is a view for explaining the operation procedure for each function mode of FIG.

【0060】図2の黒メモリ1のスイッチ(SW)5は
入力デ−タを黒レベルデ−タとして黒メモリ1に格納す
る場合(a 接点オン) と、実祭のシェ−ディング動作時
に入力デ−タから黒レベルデ−タを差し引くために黒デ
−タを出力する動作時(b 接点オン) の切り替えスイッ
チである。
The switch (SW) 5 of the black memory 1 in FIG. 2 stores the input data as black level data in the black memory 1 (contact a is ON), and when the shading operation is performed during the actual festival. This is a changeover switch when the black data is output to subtract the black level data from the data (contact b is on).

【0061】スイッチ(SW)6は基準白原稿を読み込
んで白レベルデ−タとして補正値メモリ2に格納すると
き(b接点オン) と、シェ−ディング実動作(a接点オン)
を切り替えるスイッチである。
The switch (SW) 6 reads the reference white original and stores it as white level data in the correction value memory 2 (contact b is ON), and the actual shading operation (contact a is ON).
Is a switch for switching between.

【0062】スイッチ(SW)7は上記白レベルデ−タ
を補正値メモリ2に格納するとき(a接点オン) と、白レ
ベルデ−タをCPU に転送するとき又はCPU より補正係数
を補正値メモリに書き込む(b接点オン) ときの切り替え
スイッチである。
The switch (SW) 7 stores the white level data in the correction value memory 2 (contact a is ON), transfers the white level data to the CPU, or the CPU stores the correction coefficient in the correction value memory. This is a changeover switch when writing (contact b is on).

【0063】スイッチ(SW)8は補正値メモリ2のデ
−タをCPU に出力するか又は白レベルデ−タを補正メモ
リ2に書き込むとき(a接点オン) と、シェ−デイング実
動作時に補正値デ−タを乗算回路に出力する(b接点オ
ン) ときの切り替えスイッチである。
The switch (SW) 8 outputs the data of the correction value memory 2 to the CPU or when the white level data is written in the correction memory 2 (a contact is ON) and when the shading is actually operated. This switch is used to output data to the multiplication circuit (contact b is on).

【0064】減算回路3は入力をX,Y としたとき出力 Z
は、Z = Y - X を演算する。乗算回路4は入力をV,U と
したとき出力 Wは、W = V x U となる。
The subtraction circuit 3 outputs Z when the inputs are X and Y.
Computes Z = Y-X. When the input of the multiplication circuit 4 is V, U, the output W is W = V x U.

【0065】次に図3から7を用いて実動作の説明をす
る。
Next, the actual operation will be described with reference to FIGS.

【0066】まず、シェ−ディング用黒デ−タを黒メモ
リ1に格納する動作を行う。図3において、スイッチ5
のa 接点を閉じ入力デ−タDBn を黒メモリ1に格納す
る。もちろんCCD 電源は消灯状態で黒レベル入力を行な
う。なお、同図では省略しているがメモリデ−タの安定
化を図るべく数ライフ分のデ−タを繰り返して読み込み
その平均デ−タを黒レベルとして黒メモリ1に格納する
ことも可能である。このように黒レベルデ−タが黒メモ
リ1に格納される。
First, the operation of storing the shading black data in the black memory 1 is performed. In FIG. 3, switch 5
The contact a of is closed and the input data DBn is stored in the black memory 1. Of course, the CCD power supply is turned off and the black level is input. Although not shown in the figure, in order to stabilize the memory data, it is possible to repeatedly read data for several lives and store the average data in the black memory 1 as a black level. . In this way, the black level data is stored in the black memory 1.

【0067】次にシェ−ディング補正のための白基準原
稿デ−タを読み込み、それを暫定的に補正値メモリ2に
格納する動作を説明する。
Next, the operation of reading the white reference original data for shading correction and temporarily storing it in the correction value memory 2 will be described.

【0068】図4において、スイッチ5をb 接点、スイ
ッチ6をb 接点、スイッチ7をa 接点、スイッチ8をa
接点側に接続する。CCD の原稿は白濃度100%の白基準原
稿とし、CCD 光源を点灯させ光量の安定化を十分に行な
う。そして、この状態で入力デ−タD Wn を減算回路で
黒補正し、その結果を白レベルとして補正値メモリ2に
格納する。
In FIG. 4, the switch 5 is the b contact, the switch 6 is the b contact, the switch 7 is the a contact, and the switch 8 is the a contact.
Connect to the contact side. The CCD original is a white reference original with 100% white density, and the CCD light source is turned on to stabilize the light intensity sufficiently. Then, in this state, the input data D Wn is black-corrected by the subtraction circuit, and the result is stored in the correction value memory 2 as a white level.

【0069】黒レベル電圧をD Bn、白レベル電圧をDWn
とすると補正値メモリ2に格納された白レベル電圧はD
Wn - D Bn で表される。
The black level voltage is D Bn and the white level voltage is D Wn
Then, the white level voltage stored in the correction value memory 2 becomes D
It is represented by Wn -D B n.

【0070】以上で補正値メモリ2に白レベルの格納が
完了する。そしてCCD 光源はOFF させる。
This completes the storage of the white level in the correction value memory 2. Then turn off the CCD light source.

【0071】次に補正値算出のための動作を行なう。Next, the operation for calculating the correction value is performed.

【0072】図5に示されるようにスイッチ7をb 接
点、スイッチ8をa 接点とし補正値メモリ2に格納され
た白レベルデ−タをCPU に転送する。同図において、CP
U は既知のため省略されている。次にCPU へ送られたデ
−タを白のワ−クRAM に格納するとともにこのデ−タに
基づいて次の補正係数を演算する。
As shown in FIG. 5, the white level data stored in the correction value memory 2 is transferred to the CPU with the switch 7 as the b contact and the switch 8 as the a contact. In the figure, CP
U is omitted because it is known. Next, the data sent to the CPU is stored in the white work RAM and the next correction coefficient is calculated based on this data.

【0073】係数をαとすると、αn = 255/(DWn -
DBn) となる。ここで、分子の255 はCCD デ−タが8ビ
ット(255) のときを想定しているがCCD デ−タのビット
数により任意でよい。αは通常1以上の数値となる。有
効桁は任意でよいが精度に影響する。この実施例では整
数部2ビットで少数以下を6ビット、計8ビットで算出
している。以上でCPU での補正値算出が終了する。
If the coefficient is α, αn = 255 / (D Wn-
D Bn ). Here, 255 of the numerator is assumed to be when the CCD data is 8 bits (255), but it may be arbitrary depending on the number of bits of the CCD data. α is usually a numerical value of 1 or more. Any significant digit may be used, but it affects accuracy. In this embodiment, the integer part is 2 bits, and the fractional part or less is 6 bits, ie, 8 bits in total. This is the end of the correction value calculation by the CPU.

【0074】次に図6にしたがって、補正値を補正メモ
リ2に格納する。スイッチ7、8は図5と同じ状態であ
るが、信号の流れがCPU から補正値メモリ2へと逆方向
になる。図示しないが、ハ−ドウエア的に逆方向へデ−
タを転送することで補正値を補正値メモリ2に格納す
る。以上により黒メモリ1および補正値メモリ2にデ−
タの各込みを完了したため、次に実動作を行う。
Next, the correction value is stored in the correction memory 2 according to FIG. The switches 7 and 8 are in the same state as in FIG. 5, but the signal flow is in the reverse direction from the CPU to the correction value memory 2. Although not shown, hardware is used to reverse the direction.
The correction value is stored in the correction value memory 2 by transferring the data. As described above, the data is stored in the black memory 1 and the correction value memory 2.
Since each of the data has been completed, the actual operation is performed next.

【0075】図7において、スイッチ5をb 接点、スイ
ッチ6をa 接点側とし黒メモリ1を減算回路3の入力
へ、補正値メモリ2も乗算回路4側に接続する。CCD の
光源は点灯し十分安定状態になったところで原稿の読み
込みを始める。すなわち、入力部に画像デ−タ D nを入
力する。減算回路3の出力信号はD n − DBn となる。
乗算回路4の出力部には(Dn - D Bn) x ( αn ) = (Dn
- D Bn) x 255/(DWn -D Bn) を出力し、シェ−ディング
補正が動作する。
In FIG. 7, the switch 5 is connected to the b contact, the switch 6 is connected to the a contact, and the black memory 1 is connected to the input of the subtraction circuit 3 and the correction value memory 2 is also connected to the multiplication circuit 4 side. The light source of the CCD lights up and when it is in a sufficiently stable state, scanning of the original document starts. That is, the image de the input unit - inputs the data D n. The output signal of the subtraction circuit 3 becomes D n −D Bn .
At the output of the multiplication circuit 4, (D n -D Bn ) x (α n ) = (D n
-D Bn ) x 255 / (D Wn -D Bn ) is output and the shading correction operates.

【0076】以上によりハ−ドウエアの機能を示す図に
基づいて各モ−ドでの動作を説明した。
The operation in each mode has been described above with reference to the figure showing the function of the hardware.

【0077】次に上記動作を各ステップ毎に、すなわち
モ−ド毎に図8のフロ−チャ−トで説明する。
Next, the above operation will be described for each step, that is, for each mode with reference to the flowchart of FIG.

【0078】同図において、黒レベルの読み込みを行
う。すなわちスイッチ(SW)5をa接点にセットし、C
CD 光源OFF の状態でCCD 黒レベル電圧DBn を黒メモリ
1に格納する(8−1)。次に白レベルの読み込みを行
う。すなわちスイッチ(SW)5、6をb 接点に、スイ
ッチ(SW)7、8をa 接点にセットし、光ランプを点
灯させCCD 光源をONの状態で電圧D Wnを補正値メモリ2
に格納してののちCCD電源をOFF とする(8−2)。つ
いで白レベルデ−タをCPU に転送する。すなわち、スイ
ッチ7をb 接点に、スイッチ8をa 接点にセットし、補
正値メモリ2のデ−タをCPU に転送する(8−3)。さ
らにスイッチ7をb 接点に、スイッチ8をa 接点にセッ
トした状態でCPU で補正値を演算し補正値メモリ2に演
算結果を格納する(8−4)。以上でシェ−ディングの
準備が完了し実原稿の読み込みを始める。ステップ8−
5に示すようにスイッチ5をb 接点に、スイッチ6をa
接点に、スイッチ8をb 接点にセットして実画像デ−タ
を入力部に入力し、シェ−ディング動作を行ない、CCD
光源をONとし安定後原稿の原稿読み込みを開始する。そ
して、原稿スキャン終了時光源をOFF しシェ−ディング
動作が終了する(8−6)。
In the figure, the black level is read. That is, set the switch (SW) 5 to the a contact, and set C
The CCD black level voltage DBn is stored in the black memory 1 while the CD light source is OFF (8-1). Next, the white level is read. That is, set the switches (SW) 5 and 6 to the b contact and the switches (SW) 7 and 8 to the a contact, turn on the optical lamp and turn on the CCD light source, and set the voltage D Wn to the correction value memory 2
After that, the CCD power is turned off (8-2). Then, the white level data is transferred to the CPU. That is, the switch 7 is set to the b contact and the switch 8 is set to the a contact, and the data of the correction value memory 2 is transferred to the CPU (8-3). Further, with the switch 7 set to the b contact and the switch 8 set to the a contact, the CPU calculates the correction value and stores the calculation result in the correction value memory 2 (8-4). With the above, preparation for shading is completed, and reading of an actual document is started. Step 8-
As shown in 5, switch 5 to contact b and switch 6 to contact a.
At the contact, set the switch 8 to the contact b, input the actual image data to the input section, perform the shading operation, and CCD.
After the light source is turned on and stable, the original reading of the original starts. At the end of scanning the original, the light source is turned off and the shading operation is completed (8-6).

【0079】以上で実施例の説明を終了するが下記につ
いてはハ−ドウエア的に知られているので省略してい
る。
The description of the embodiment has been completed above, but the following is omitted because it is known as hardware.

【0080】実施例での各ハ−ドブロックは図示してい
ないがCPU の制御のもとで所定の制御が行われているも
のとしている。また、シェ−ディングを行うにあたり、
信号のクロックおよび主走査の同期信号は省略されてい
る。
Although each hard block in the embodiment is not shown, it is assumed that a predetermined control is performed under the control of the CPU. Also, when performing shading,
Signal clocks and main scan sync signals are omitted.

【0081】さらに本実施例ではメモリはその詳細構造
が述べられていないがS-RAM だけではなくD-RAM メモリ
或いはFIFOメモリを使用することが可能であり、FIFOメ
モリではアドレス管理が不要なのでアドレス管理の簡素
化に効果的である。
Further, although the detailed structure of the memory is not described in the present embodiment, it is possible to use not only the S-RAM but also the D-RAM memory or the FIFO memory. Effective in simplifying management.

【0082】D-RAM 構造のFIFOメモリであれば最も安価
に実現可能である。
A FIFO memory having a D-RAM structure can be realized at the lowest cost.

【0083】また、本実施例での補正値デ−タはこの指
数表現法を使用すれば、( 例えば、2 0 +2-1+2-2 = 1.7
5)ハ−ドウエアの乗算回路がデ−タのシフトと加算器と
で簡単に実現できる。
[0083] The correction value data of the present embodiment - data are Using this exponential notation method, (e.g., 2 0 +2 -1 +2 -2 = 1.7
5) A hardware multiplication circuit can be easily realized by a data shifter and an adder.

【0084】[0084]

【発明の効果】シェ−ディング補正回路は演算手段がメ
モリ手段に記憶されたシェ−ディングに関する補正係数
に基づいてシェ−ディングに関する補正値を算出するの
でテ−ブル変換ブロックを演算手段に置換することがで
き高速にシェ−ディング補正を行ない得る。
The shading correction circuit replaces the table conversion block with the arithmetic means because the arithmetic means calculates the shading correction value based on the shading correction coefficient stored in the memory means. Therefore, the shading correction can be performed at high speed.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の画像形成装置の実施例に使用されるシ
ェ−ディング補正回路のブロック図である。
FIG. 1 is a block diagram of a shading correction circuit used in an embodiment of an image forming apparatus of the present invention.

【図2】図1の回路の詳細説明図である。FIG. 2 is a detailed explanatory diagram of the circuit of FIG.

【図3】シェ−ディング補正回路の第1の回路を示す図
である。
FIG. 3 is a diagram showing a first circuit of a shading correction circuit.

【図4】シェ−ディング補正回路の第2の回路を示す図
である。
FIG. 4 is a diagram showing a second circuit of the shading correction circuit.

【図5】シェ−ディング補正回路の第3の回路を示す図
である。
FIG. 5 is a diagram showing a third circuit of the shading correction circuit.

【図6】シェ−ディング補正回路の第4の回路を示す図
である。
FIG. 6 is a diagram showing a fourth circuit of the shading correction circuit.

【図7】シェ−ディング補正回路の第5の回路を示す図
である。
FIG. 7 is a diagram showing a fifth circuit of the shading correction circuit.

【図8】図3から7の各回路の作動を説明する概略フロ
−チャ−トである。
FIG. 8 is a schematic flowchart illustrating the operation of each circuit of FIGS. 3 to 7.

【図9】本発明の画像形成装置の実施例の全体構成を示
す断面図である。
FIG. 9 is a sectional view showing the overall configuration of an embodiment of the image forming apparatus of the present invention.

【図10】図9の実施例に含まれる画像処理ユニット及
び各制御系のブロック構成図である。
10 is a block diagram of an image processing unit and each control system included in the embodiment of FIG.

【図11】一般的なスキャナ−回路のブロック図であ
る。
FIG. 11 is a block diagram of a general scanner circuit.

【図12】図11の回路のシェ−デイングの計算式を説
明するための図である。
FIG. 12 is a diagram for explaining a formula for calculating the shading of the circuit of FIG. 11;

【図13】一般的なシェ−デイング回路のブロック図で
ある。
FIG. 13 is a block diagram of a general shading circuit.

【符号の説明】[Explanation of symbols]

1 黒メモリ 2 補正値メモリ 3 減算回路 4 乗算回路 5、6、7、8 スイッチ 30 ディジタル複写機 70 画像デ−タ入力部 71 画像処理部 72 画像デ−タ出力部 73 メモリ 74 画像処理CPU 1 black memory 2 correction value memory 3 subtraction circuit 4 multiplication circuit 5, 6, 7, 8 switch 30 digital copying machine 70 image data input unit 71 image processing unit 72 image data output unit 73 memory 74 image processing CPU

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】 原稿を光学的に走査するスキャナ部と、
前記スキャナ部の走査方向における各画素に対応するシ
ェ−ディングに関する補正係数を記憶するメモリ手段及
び前記メモリ手段に記憶された補正係数に基づいてシェ
−ディングに関する補正値を算出する演算手段を有する
シェ−ディング補正回路とを含むことを特徴とする画像
形成装置。
1. A scanner unit for optically scanning a document,
A memory unit that stores a correction coefficient related to shading corresponding to each pixel in the scanning direction of the scanner unit, and a calculation unit that calculates a correction value related to shading based on the correction coefficient stored in the memory unit. An image forming apparatus including a ding correction circuit.
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Cited By (1)

* Cited by examiner, † Cited by third party
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US9472816B2 (en) 2011-07-21 2016-10-18 Plansee Se Molded part

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