JPH0653181A - Electrode forming method - Google Patents
Electrode forming methodInfo
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- JPH0653181A JPH0653181A JP4203498A JP20349892A JPH0653181A JP H0653181 A JPH0653181 A JP H0653181A JP 4203498 A JP4203498 A JP 4203498A JP 20349892 A JP20349892 A JP 20349892A JP H0653181 A JPH0653181 A JP H0653181A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、化合物半導体装置の電
極形成方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electrode forming method for a compound semiconductor device.
【０００２】[0002]
【従来の技術】金属シリサイドを電極材料として用いる
場合、その金属シリサイドのエッチング加工には、通
常、ＣＦ4 等のフッ素系ガスとＯ2 との混合ガスによっ
てドライエッチングする方法が採られており、これによ
り良好な矩形形状を示す電極を形成することができる。2. Description of the Related Art When a metal silicide is used as an electrode material, the metal silicide is usually etched by a dry etching method using a mixed gas of a fluorine-based gas such as CF 4 and O 2 . This makes it possible to form an electrode having a good rectangular shape.
【０００３】[0003]
【発明が解決しようとする課題】しかし図２に示すよう
に、電極材料である金属シリサイド膜２を上述のＣＦ4
等のフッ素系ガスとＯ2 の混合ガスでエッチングしてい
くと、ＧａＡｓ基板４の表面ではその混合ガスが基板４
のＧａＡｓと反応して基板４の表面まで除去してしまう
現象が生じる（図２（ｂ）中破線部分に示す）。このた
め、素子特性に悪影響を与える。However, as shown in FIG. 2, the metal silicide film 2 which is an electrode material is formed on the above CF 4 film.
Etching with a mixed gas of fluorine-based gas such as O 2 and O 2 causes the mixed gas on the surface of the GaAs substrate 4.
2) reacts with GaAs to remove the surface of the substrate 4 (shown by the broken line in FIG. 2B). Therefore, the device characteristics are adversely affected.
【０００４】さらに、エッチング中にはレジストパター
ン１等のエッチング残渣がＧａＡｓ基板４上に発生しや
すく、その残渣のために金属シリサイド膜２を均一に除
去することができなくなってしまう。この状態をなくす
ために通常オーバーエッチングを行うが、残渣を完全に
除去するまで長時間エッチングすると、残渣以外の部分
のＧａＡｓ基板４の表面まで削り取ってしまうという問
題が生じる。これは、ＦＥＴの相互コンダクタンスなど
の素子特性の低下の原因になる。Further, etching residues such as the resist pattern 1 are easily generated on the GaAs substrate 4 during the etching, and the metal silicide film 2 cannot be uniformly removed due to the residues. In order to eliminate this state, overetching is usually performed. However, if etching is performed for a long time until the residue is completely removed, there is a problem that the surface of the GaAs substrate 4 other than the residue is also scraped off. This causes deterioration of element characteristics such as FET transconductance.
【０００５】[0005]
【課題を解決するための手段】本発明は、ＧａＡｓ基板
上に堆積した高融点の金属シリサイド膜を用い、電極を
形成する電極形成方法において、金属シリサイド膜上に
電極形成用のマスクパターンを形成し、ＣＦ4 とＯ2 の
混合ガスを用い、マスクパターンを介して金属シリサイ
ド膜をエッチングしていき、金属シリサイド膜のエッチ
ング深さが、ＧａＡｓ基板に接する金属シリサイド膜の
下層部に到達した時点で、混合ガスをＳＦ6 ガスに変更
し、引き続き下層部をエッチングして除去することを特
徴とする。According to the present invention, in a method of forming an electrode using a high melting point metal silicide film deposited on a GaAs substrate, a mask pattern for forming an electrode is formed on the metal silicide film. Then, the metal silicide film is etched through the mask pattern using a mixed gas of CF 4 and O 2 , and when the etching depth of the metal silicide film reaches the lower layer portion of the metal silicide film in contact with the GaAs substrate. Then, the mixed gas is changed to SF 6 gas, and the lower layer portion is subsequently etched and removed.
【０００６】なお、前述の下層部は、その厚さが少なく
とも５００オングストロームであることが望ましい。It is desirable that the thickness of the lower layer portion is at least 500 Å.
【０００７】[0007]
【作用】本発明によれば、ＧａＡｓ基板表面が露出しな
い程度にわずかに金属シリサイド膜が残存している状態
で、エッチングに用いるガスをＣＦ4 とＯ2 の混合ガス
からＳＦ6 に変更する。このＳＦ6 ガスは、金属シリサ
イド膜と反応してその金属シリサイド膜をエッチングす
ることができてもＧａＡｓ基板とは反応しにくいもので
ある。According to the present invention, the gas used for etching is changed from the mixed gas of CF 4 and O 2 to SF 6 in the state where the metal silicide film remains slightly to the extent that the surface of the GaAs substrate is not exposed. The SF 6 gas reacts with the metal silicide film and can etch the metal silicide film, but is difficult to react with the GaAs substrate.
【０００８】したがって、異方性を有する前述の混合ガ
スにより金属シリサイド膜を垂直加工することができ、
しかも、加工途中でエッチングガスをＳＦ6 に変えるこ
とによって、基板表面に損傷を与えることなく金属シリ
サイド膜を除去することができる。さらに基板上にエッ
チング残渣が生じた場合でも、等方性を有するＳＦ6を
用いるので、その残渣を除去するためのオーバーエッチ
ングを行うことが可能になる。Therefore, the metal silicide film can be vertically processed by the aforementioned mixed gas having anisotropy,
Moreover, by changing the etching gas to SF 6 during processing, the metal silicide film can be removed without damaging the substrate surface. Further, even if an etching residue is generated on the substrate, SF 6 having an isotropic property is used, so that overetching for removing the residue can be performed.
【０００９】なお、前述の金属シリサイド膜の残厚を少
なくとも５００オングストロームとすることによって、
異方性を有する前述の混合ガスの影響をＧａＡｓ基板表
面に与えることなく電極形状を加工することができる。By setting the remaining thickness of the metal silicide film to be at least 500 Å,
The electrode shape can be processed without giving the influence of the aforementioned mixed gas having anisotropy to the surface of the GaAs substrate.
【００１０】[0010]
【実施例】以下、本発明の実施例について説明する。EXAMPLES Examples of the present invention will be described below.
【００１１】図１は、本発明に係る電極形成方法を示す
工程断面図である。まず、活性層３が形成されたＧａＡ
ｓ基板４上に、スパッタ法を用いて電極形成用のＷＳｉ
（タングステンシリサイド）膜２を堆積する（同図
（ａ）図示）。このＷＳｉ膜２の膜厚は３０００オング
ストロームである。この後、通常のフォトリソグラフィ
により、ＷＳｉ膜２上の所定の位置に電極形成用のレジ
ストパターン１を形成する。次に、異方性を有するＣＦ
4 とＯ2 の混合ガスを用い、ＷＳｉ膜２の残厚が５００
オングストローム程度になるまでエッチングする。この
ときのエッチング条件は、ＣＦ4 ガス流量が４０SCCM、
Ｏ2 ガス流量が５SCCMであり、ｒｆパワー密度が０．２
Ｗ／ｃｍ2 、ガス圧力が０．０１ｔｏｒｒである（同図
（ｂ）図示）。これにより、レジストパターン１通り
に、ＷＳｉ膜２を垂直加工することができ、良好な矩形
形状を形成することができる。1A to 1C are process sectional views showing an electrode forming method according to the present invention. First, the GaA on which the active layer 3 is formed
s WSi for forming electrodes on the substrate 4 by the sputtering method
A (tungsten silicide) film 2 is deposited (shown in FIG. The WSi film 2 has a film thickness of 3000 angstroms. After that, a resist pattern 1 for forming an electrode is formed at a predetermined position on the WSi film 2 by ordinary photolithography. Next, CF having anisotropy
Using a mixed gas of 4 and O 2 , the residual thickness of the WSi film 2 is 500
Etch to about angstrom. The etching conditions at this time are as follows: CF 4 gas flow rate is 40 SCCM ,
O 2 gas flow rate is 5 SCCM and rf power density is 0.2
The gas pressure is W / cm 2 and the gas pressure is 0.01 torr (shown in FIG. As a result, the WSi film 2 can be vertically processed in accordance with the resist pattern 1, and a good rectangular shape can be formed.
【００１２】次に、前述の混合ガスをＳＦ6 に変更し、
残存するＷＳｉ膜２を除去する。このときのエッチング
条件は、ＳＦ6 ガス圧力が０．０２ｔｏｒｒであり、ｒ
ｆパワー密度が０．３Ｗ／ｃｍ2 である（図１（ｃ）図
示）。Next, the above mixed gas is changed to SF 6 ,
The remaining WSi film 2 is removed. The etching condition at this time is that the SF 6 gas pressure is 0.02 torr and
The f power density is 0.3 W / cm 2 (shown in FIG. 1C).
【００１３】上述の方法によれば、電極形成のためのＷ
Ｓｉ膜２のエッチングは、その大半が異方性を有するＣ
Ｆ4 とＯ2 の混合ガスによってなされるため、レジスト
パターン１通りのパターンニングができる。しかも、Ｇ
ａＡｓ基板４上付近のＷＳｉ膜２については、ＧａＡｓ
基板４と反応しにくい比較的等方性を有するＳＦ6 ガス
によってエッチングするため、ＧａＡｓ基板４の表面に
損傷を与えるおそれがない。したがって、エッチング残
渣を除去するためのオーバーエッチングを行うことがで
きる。According to the above method, W for forming the electrode is formed.
Most of the etching of the Si film 2 is C, which has anisotropy.
Since a mixed gas of F 4 and O 2 is used, one pattern of resist pattern can be formed. Moreover, G
For the WSi film 2 near the aAs substrate 4, GaAs is used.
Since the etching is performed with SF 6 gas, which is relatively isotropic and does not easily react with the substrate 4, there is no risk of damaging the surface of the GaAs substrate 4. Therefore, overetching for removing the etching residue can be performed.
【００１４】[0014]
【発明の効果】以上説明したように本発明によれば、エ
ッチングガスをそのプロセス中にＣＦ4 とＯ2 の混合ガ
スからＳＦ6 ガスに変えることによって、ＧａＡｓ基板
に与える損傷を激減させつつ電極形成を行うことができ
る。さらに、残渣除去のためのエッチングを長時間行う
ことも可能になる。As described above, according to the present invention, the etching gas is changed from the mixed gas of CF 4 and O 2 to the SF 6 gas during the process, so that the damage to the GaAs substrate is drastically reduced and the electrode is reduced. Forming can take place. Further, it becomes possible to carry out etching for removing the residue for a long time.
【００１５】したがって、素子特性に何等影響を与えな
い電極形成方法を実現することができる。Therefore, it is possible to realize an electrode forming method which does not affect the device characteristics.
【図１】本発明に係る電極形成方法を示す図である。FIG. 1 is a diagram showing an electrode forming method according to the present invention.
【図２】従来の電極形成方法を示す図である。FIG. 2 is a diagram showing a conventional electrode forming method.
１…レジストパターン、２…ＷＳｉ膜、３…活性層、４
…ＧａＡｓ基板。1 ... Resist pattern, 2 ... WSi film, 3 ... Active layer, 4
… GaAs substrate.
Claims (2)
シリサイド膜を用い、電極を形成する電極形成方法にお
いて、 前記金属シリサイド膜上に電極形成用のマスクパターン
を形成し、 ＣＦ4 とＯ2 の混合ガスを用い、前記マスクパターンを
介して前記金属シリサイド膜をエッチングしていき、 前記金属シリサイド膜のエッチング深さが、前記ＧａＡ
ｓ基板に接する当該金属シリサイド膜の下層部に到達し
た時点で、前記混合ガスをＳＦ6 ガスに変更し、引き続
き前記下層部をエッチングして除去することを特徴とす
る電極形成方法。1. A method for forming an electrode using a high melting point metal silicide film deposited on a GaAs substrate, wherein a mask pattern for forming an electrode is formed on the metal silicide film, and CF 4 and O 2 are formed. The metal silicide film is etched through the mask pattern using a mixed gas of
s When the lower layer portion of the metal silicide film in contact with the substrate is reached, the mixed gas is changed to SF 6 gas, and then the lower layer portion is etched and removed.
００オングストロームである請求項１記載の電極形成方
法。2. The lower layer portion has a thickness of at least 5
The method for forming an electrode according to claim 1, wherein the electrode has a thickness of 00 Å.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4203498A JPH0653181A (en) | 1992-07-30 | 1992-07-30 | Electrode forming method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4203498A JPH0653181A (en) | 1992-07-30 | 1992-07-30 | Electrode forming method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653181A true JPH0653181A (en) | 1994-02-25 |
Family
ID=16475157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4203498A Pending JPH0653181A (en) | 1992-07-30 | 1992-07-30 | Electrode forming method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653181A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100265829B1 (en) * | 1996-12-18 | 2000-09-15 | 김영환 | Method for forming wine glass type contact hole in semiconductor device |
-
1992
- 1992-07-30 JP JP4203498A patent/JPH0653181A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100265829B1 (en) * | 1996-12-18 | 2000-09-15 | 김영환 | Method for forming wine glass type contact hole in semiconductor device |
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