JPH0638410B2 - Method for manufacturing semiconductor device - Google Patents

Method for manufacturing semiconductor device

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JPH0638410B2
JPH0638410B2 JP29336987A JP29336987A JPH0638410B2 JP H0638410 B2 JPH0638410 B2 JP H0638410B2 JP 29336987 A JP29336987 A JP 29336987A JP 29336987 A JP29336987 A JP 29336987A JP H0638410 B2 JPH0638410 B2 JP H0638410B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特に半導体基板
及びその上に形成した堆積層をドライエッチングによっ
て選択的に除去する工程を含む半導体装置の製造方法に
関する。
The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a semiconductor device including a step of selectively removing a semiconductor substrate and a deposited layer formed thereon by dry etching. It relates to a manufacturing method.

〔従来の技術〕[Conventional technology]

従来、この種の半導体装置の製造方法としては、例え
ば、半導体基板上に形成した酸化膜上の多結晶シリコン
膜にホトレジストを塗布して所定のパターンの露光用マ
スクと投影露光装置を用いて露光・現像し、ついで、こ
のホトレジストパターンをマスクとしてドライエッチン
グを行なった後、ホトレジストを灰化除去することによ
って所定のパターンを得る方法が一般に行われている。
Conventionally, as a method of manufacturing a semiconductor device of this type, for example, a photoresist is applied to a polycrystalline silicon film on an oxide film formed on a semiconductor substrate, and an exposure mask of a predetermined pattern and a projection exposure apparatus are used for exposure. A method is generally used in which after development, dry etching is performed using this photoresist pattern as a mask, and then the photoresist is removed by ashing to obtain a predetermined pattern.

近年、高集積化が進むにつれて配線金属の抵抗を下げる
目的でM0,W,Ta及びTi等の高融点金属のシリサイドが配
線材料として多く用いられるので、以下この構造の半導
体装置について述べる。
In recent years, as high integration progresses, silicides of refractory metals such as M 0 , W, Ta and Ti are often used as wiring materials for the purpose of lowering the resistance of wiring metals. Therefore, a semiconductor device having this structure will be described below.

第3図は従来の製造方法によって形成された半導体装置
における堆積層の構造を示す断面図である。第3図は多
結晶シリコン・ゲートMOSトランジスタを製造する際
の中間工程図であるが、金属シリサイド膜4を多結晶シ
リコン膜3の上に被着した二層構造から成る所定パター
ンのシリコン・ゲート電極9を得るためには、先ずホト
レジスト膜5をマスクとする上層の金属シリサイド膜
(例えばタンタル・シリサイド)4のドライエッチング
によるパターニングが行なわれる。このドライエッチン
グは、例えば六弗化硫黄(SF6)と塩素(C)の低圧
力(1〜50Pa)混合ガス内において高周波(13.56MH
z)プラズマ放電させた場合の弗化系ラジアル(Fラジカ
ル)によるエッチングである。次にエッチングガス及び
高周波電力の供給を停止し、密閉容器内を十分に低圧力
(5×10-1Pa以下)になるまで排気し、つぎの下層の多
結晶シリコン膜3がフロン12(CC)と窒素
(N2)の混合ガスと高周波を用いたプラズマ放電によるド
ライエッチングで同様に選択除去される。
FIG. 3 is a sectional view showing a structure of a deposited layer in a semiconductor device formed by a conventional manufacturing method. FIG. 3 is an intermediate process diagram for manufacturing a polycrystalline silicon gate MOS transistor. A silicon gate having a predetermined pattern having a two-layer structure in which a metal silicide film 4 is deposited on the polycrystalline silicon film 3. To obtain the electrode 9, first, the upper metal silicide film (for example, tantalum silicide) 4 is patterned by dry etching using the photoresist film 5 as a mask. This dry etching is performed at a high frequency (13.56 MH) in a low pressure (1 to 50 Pa) mixed gas of, for example, sulfur hexafluoride (SF 6 ) and chlorine (C 2 ).
z) Etching by radial fluoride (F radical) when plasma discharge is performed. Then, the supply of the etching gas and the high frequency power is stopped, and the inside of the hermetically sealed container is evacuated to a sufficiently low pressure (5 × 10 -1 Pa or less). 2 F 2 ) and nitrogen
Similarly, it is selectively removed by dry etching by plasma discharge using a mixed gas of (N 2 ) and high frequency.

〔発明が解決しようとする問題点〕[Problems to be solved by the invention]

このように、上述した従来の半導体装置の製造方法は、
シリサイド膜と多結晶シリコン膜からなる積層膜に対す
るドライエッチングを同一密閉容器内で異なる反応性ガ
スを用いて行なうので、シリサイド膜に対する第1のエ
ッチング工程と多結晶シリコン膜に対する第2のエッチ
ング工程との間に行われガス排気処理(通常は5分以内
である)或いは第2のエッチング工程終了後のガス排気
処理(通常は5分以内である)だけでは、容器内壁面に
反応性ガスまたは反応生成物が付着したまま残り、新た
に搬入されるウエハに対して改めて第1のエッチング工
程を行う際、このエッチング条件に影響を与えエッチン
グ特性が変化するので所定の形状が得られないという問
題点が発生する。即ち第3図に示すように、アンダーカ
ットの大きい形状となったり、あるいは、多結晶シリコ
ン膜3のエッチングに残渣8が生じたりするので、金属
シリサイド4膜上に形成する他の膜のカバレッジに悪影
響を与え、導体層同士がショートする等という問題を引
き起こす。
Thus, the above-described conventional method for manufacturing a semiconductor device is
Since the dry etching for the laminated film including the silicide film and the polycrystalline silicon film is performed in the same closed container using different reactive gases, the first etching step for the silicide film and the second etching step for the polycrystalline silicon film are performed. Gas exhaust treatment (usually within 5 minutes) or gas exhaust treatment after completion of the second etching step (usually within 5 minutes), the reactive gas or reaction on the inner wall surface of the container When the first etching step is performed again on a newly loaded wafer, the product remains attached and the etching characteristics are affected to change the etching characteristics, so that a predetermined shape cannot be obtained. Occurs. That is, as shown in FIG. 3, the undercut has a large shape, or the residue 8 is generated in the etching of the polycrystalline silicon film 3, so that the coverage of other films formed on the metal silicide 4 film is not affected. This has a bad influence and causes a problem that the conductor layers are short-circuited with each other.

本発明の目的は、上記の情況に鑑み、反応室内への搬入
順序に関係なく全てのウエハに対し、ドライエッチング
を常に同等条件で行うことのできる半導体装置の製造方
法を提供することである。
In view of the above situation, an object of the present invention is to provide a method of manufacturing a semiconductor device capable of always performing dry etching on all wafers under the same conditions regardless of the order of loading into the reaction chamber.

〔問題点を解決するための手段〕[Means for solving problems]

本発明によれば、半導体ウエハを同一エッチング反応室
内に保持し、前記半導体ウエハ上に積層形成される堆積
層をそれぞれ選択的に除去する複数個のドライエッチン
グ工程を含む半導体装置の製造方法は、一つの半導体ウ
エハに対する一連の前記複数個のドライエッチングが終
了し、エッチング反応室から前記半導体ウエハを取り出
しつぎの半導体ウエハを搬入するまでの間に、前記新た
な半導体ウエハに対する最初のドライエッチング工程と
同一条件でプラズマ処理する前記エッチング反応室内に
対するドライエッチングの空処理工程が挿入されること
を含む。
According to the present invention, there is provided a method for manufacturing a semiconductor device including a plurality of dry etching steps of holding a semiconductor wafer in the same etching reaction chamber and selectively removing deposited layers laminated on the semiconductor wafer, The first dry etching step for the new semiconductor wafer is performed until the series of the plurality of dry etching operations for one semiconductor wafer are completed and the semiconductor wafer is taken out of the etching reaction chamber and the next semiconductor wafer is loaded. A dry treatment empty treatment process may be inserted into the etching reaction chamber in which plasma treatment is performed under the same conditions.

〔実施例〕〔Example〕

以下図面を参照して本発明を詳細に説明する。 Hereinafter, the present invention will be described in detail with reference to the drawings.

第1図(a)〜(b)は本発明の一実施例を示す半導体装置に
おける堆積層の選択的除去工程順序図である。本実施例
によれば、先ず、第1図(a)に示すように、シリコン基
板1上にはゲート酸化膜2,多結晶シリコン膜3,及び
タンタル・シリサイドからなる金属シリサイド膜4が順
次積層形成され、更にその上に所定のパターンのホトレ
ジスト膜5が形成される。次に第1図(b)に示すよう
に、反応性イオンエッチング装置のエッチング反応室内
にこのシリコン基板1はセットされ、六弗化硫黄(SF6)
と塩素(C)を3:1〜2:1の比率で混合したガ
スがエッチング反応室(密閉容器)内へ供給される。こ
の混合ガスを低圧力(1〜30Pa)とした後、高周波
(13.56MHz)によりプラズマ放電させ、ホトレジスト膜5
をマスクとする金属シリサイド膜4に対する第1のエッ
チングが先ず行なわれる。このエッチング工程は上層の
タンタル・シリサイドからなる金属シリサイド膜4のみ
をエッチングするのが目的であるので、発光スペクトル
の監視によりエッチングの終止点が確認される。この第
1のエッチング工程の終了後、高周波と反応性ガスの供
給は停止され、エッチング反応室はロータリーポンプお
よびターボ分子ポンプ等の真空ポンプにより十分排気さ
れる。この排気時間は、エッチング反応室の容積や真空
ポンプの排気能力、第1のエッチング条件(時間,使用
ガス等)にもよるが、1〜2分でエッチング反応室の圧
力は5×10-1Pa以下となる。続いて塩弗化炭素(CC
)と窒素(N2)を2:1〜10:1の比率で混合し
たガスがエッチング反応室(密閉容器)内へ供給された
低圧力(1〜30Pa)とされた後、高周波(13.56MHz)によ
るプラズマ放電で下層の多結晶シリコン膜3がパターニ
ングされる。すなわち、多結晶シリコン膜3に対する第
2のエッチング工程が行われる。この第2のエッチング
が終了した後、即に行われた第1のエッチング工程の終
了後と同様にエッチング反応室内は十分排気され、更に
窒素(N2)ガス等を入れた大気圧状態でウエハは取り出さ
れる。ここで、次のウエハを搬入する前にエッチング反
応室内は前述した第1のエッチング工程と同一条件(圧
力,反応性ガス,高周波等)で空処理される。この空処
理により、エッチング反応室の内壁に付着している第2
のエッチング工程の反応性ガス,被エッチング物(ここ
では、多結晶シリコン)との反応生成物および残留して
いる反応性ガスによる状態は、第1のエッチング工程で
使用する反応性ガスによる反応室内壁の状態と置換され
る。このような置換工程が行われた後、反応室内は充分
排気され、更に窒素(N2)ガス等を入れた大気状態として
から、つぎのウエハがエッチング反応室内に搬入され、
第1,第2のエッチング工程が改めて行われる。このよ
うな空処理工程の導入により、全てのウエハは搬入順序
に関係なく常に同等の条件下によるドライエッチング処
理を受けることができるので、生産歩留りを格段に向上
せしめることができる。
FIGS. 1 (a) and 1 (b) are sequential diagrams of a selective removal process of a deposited layer in a semiconductor device showing an embodiment of the present invention. According to this embodiment, first, as shown in FIG. 1A, a gate oxide film 2, a polycrystalline silicon film 3, and a metal silicide film 4 made of tantalum silicide are sequentially stacked on a silicon substrate 1. The photoresist film 5 having a predetermined pattern is formed thereon. Next, as shown in FIG. 1 (b), the silicon substrate 1 is set in the etching reaction chamber of the reactive ion etching apparatus, and sulfur hexafluoride (SF 6 ) is added.
Gas containing chlorine (C 2 ) mixed at a ratio of 3: 1 to 2: 1 is supplied into the etching reaction chamber (closed container). After making this mixed gas low pressure (1-30 Pa), high frequency
Plasma discharge at (13.56MHz), photoresist film 5
First etching is performed on the metal silicide film 4 using the as a mask. Since the purpose of this etching step is to etch only the upper metal silicide film 4 made of tantalum silicide, the end point of the etching can be confirmed by monitoring the emission spectrum. After the completion of this first etching step, the supply of the high frequency and the reactive gas is stopped, and the etching reaction chamber is sufficiently evacuated by a vacuum pump such as a rotary pump and a turbo molecular pump. This evacuation time depends on the volume of the etching reaction chamber, the evacuation capacity of the vacuum pump, and the first etching conditions (time, gas used, etc.), but the pressure in the etching reaction chamber is 5 × 10 −1 in 1 to 2 minutes. It will be below Pa. Then carbon chlorofluoride (CC
2 F 2) and nitrogen (N 2) 2: 1~10: The mixed gas is a low pressure which is supplied to the etching reaction chamber (sealed container) in (1~30Pa) 1 ratio, a high frequency The lower polycrystalline silicon film 3 is patterned by plasma discharge at (13.56 MHz). That is, the second etching step is performed on the polycrystalline silicon film 3. After the completion of the second etching, as in the case of the completion of the first etching step immediately performed, the etching reaction chamber is sufficiently evacuated, and the wafer is kept under the atmospheric pressure with nitrogen (N 2 ) gas and the like. Is taken out. Here, before carrying in the next wafer, the etching reaction chamber is subjected to an empty treatment under the same conditions (pressure, reactive gas, high frequency, etc.) as those of the first etching process described above. By this emptying process, the second wall attached to the inner wall of the etching reaction chamber
Of the reactive gas used in the first etching step, the reaction product with the object to be etched (polycrystalline silicon in this case), and the state of the remaining reactive gas in the reaction chamber of the reactive gas used in the first etching step. Replaced with the state of the wall. After such a replacement step is performed, the reaction chamber is sufficiently evacuated, and further, after being placed in an atmospheric state containing nitrogen (N 2 ) gas and the like, the next wafer is loaded into the etching reaction chamber,
The first and second etching steps are performed again. By introducing such an empty processing step, all the wafers can be always subjected to the dry etching processing under the same conditions regardless of the loading order, so that the production yield can be remarkably improved.

〔実施例2〕 第2図は本発明の他の実施例によって形成された半導体
装置における堆積層の構造を示す断面図である。本実施
例は、絶縁膜に開孔したコンタクト孔のように上層部の
エッジに滑らかな形状が要求される場合の形成方法を示
す。すなわち、本実施例によれば、まず最初のウエハが
反応室内に搬入される。ここで、金属シリサイド膜4の
開孔内を埋めるシリコン酸化膜6は、その上に形成した
ホトレジスト膜7をマスクとし、フロン23(CHF3)を反
応性ガスとする第1のドライ・エッチングでコンタクト
孔開孔され、更にフロン32(CH2F2)と酸素(O2)の混合
ガスを反応性ガスとする第2のドライ・エッチングでそ
のエッヂが滑らかな形状とされる。ついで、次のウエハ
を搬入する前に第1のエッチングガス、フロン23(CHF
3)によるプラズマ空処理が前実施例同様に行われ、改め
て次のウエハに対する第1及び第2のドライ・エッチン
グ工程が行わる。これによって全ての所定のウエハ上の
堆積層は、同一条件でドライ・エッチングされるので、
何れのウエハに対しても所定パターンのコンタクト孔を
常に形成することができる。なお、上記実施例では、シ
リコン基板上に形成した導体膜又は、絶縁膜のエッチン
グについて述べているが、勿論、シリコン基板のエッチ
ングについても同様に行なうことが可能である。
[Embodiment 2] FIG. 2 is a sectional view showing a structure of a deposited layer in a semiconductor device formed according to another embodiment of the present invention. This embodiment shows a forming method in the case where a smooth shape is required for the edge of the upper layer portion like a contact hole opened in the insulating film. That is, according to this embodiment, the first wafer is loaded into the reaction chamber. Here, the silicon oxide film 6 filling the opening of the metal silicide film 4 is formed by the first dry etching using the photoresist film 7 formed thereon as a mask and the fluorocarbon 23 (CHF 3 ) as a reactive gas. The contact hole is opened, and the edge is made smooth by the second dry etching using a mixed gas of Freon 32 (CH 2 F 2 ) and oxygen (O 2 ) as a reactive gas. Then, before loading the next wafer, the first etching gas, Freon 23 (CHF
The plasma blanking process according to 3 ) is performed as in the previous embodiment, and the first and second dry etching processes for the next wafer are performed again. This will dry etch all deposited layers on a given wafer under the same conditions,
A contact hole having a predetermined pattern can always be formed on any wafer. In addition, in the above-mentioned embodiment, the etching of the conductor film or the insulating film formed on the silicon substrate is described, but it goes without saying that the etching of the silicon substrate can be similarly performed.

〔発明の効果〕〔The invention's effect〕

以上詳細に説明したように本発明によれば、ドライエッ
チングを2回以上連続して行なう場合に一連の処理が終
了しウエハ板を反応室外へ取出した後に、次のウエハを
エッチング反応室内へ入れる前に、ウエハに対する最初
のエッチングと同等のプラズマによる空処理が行わるの
で、一つ前のドライエッチングによる影響を防止する効
果がある。即ち、例えば、異方性の強いドライエッチン
グを連続して行なう場合でも所定のパターンの形状をウ
エハ間に差異を生じることなく安定に得られるので特性
のバラツキの少ない半導体素子を常に提供することがで
きる。又、被エッチング膜の下の膜との高い選択比をも
たせることにより、下の膜をエッチングすることなし
に、エッチングの残渣のないパターニングが可能とな
る。更に、コンタクト孔等形状を滑らかにすることによ
って、従来問題となっていたステップカバレージの悪さ
による断線防止等が可能となる。更に又、従来、反応性
ガスの影響を避ける為、同一のエッチング装置内で連続
エッチングができず異なるエッチング装置を必要とした
場合でも、本発明によれば一台の装置で一時に行なうこ
とができ、設備台数の削減,生産性の向上等が図れるの
で大幅なコスト低減を見込むことができる。
As described in detail above, according to the present invention, when dry etching is performed twice or more continuously, a series of processes is completed, the wafer plate is taken out of the reaction chamber, and then the next wafer is put in the etching reaction chamber. Since the blank process is performed on the wafer by the same plasma as the first etching, the effect of the preceding dry etching can be prevented. That is, for example, even when dry etching having a strong anisotropy is continuously performed, the shape of a predetermined pattern can be stably obtained without causing a difference between wafers, so that it is possible to always provide a semiconductor element with less variation in characteristics. it can. Further, by having a high selection ratio with respect to the film below the film to be etched, patterning can be performed without etching residue without etching the film below. Further, by smoothing the shape of the contact hole or the like, it becomes possible to prevent disconnection due to poor step coverage, which has been a problem in the past. Furthermore, conventionally, even if continuous etching cannot be performed in the same etching apparatus and a different etching apparatus is required in order to avoid the influence of a reactive gas, according to the present invention, it is possible to perform the etching with one apparatus at a time. It is possible to reduce the number of equipment, improve productivity, and so on, so that a significant cost reduction can be expected.

【図面の簡単な説明】[Brief description of drawings]

第1図(a)〜(b)は本発明の一実施例を示す半導体装置に
おける堆積層の選択的除去工程順序図、第2図は本発明
の他の実施例によって形成された半導体装置における堆
積層の構造を示す断面図、第3図は従来の製造方法によ
って形成された半導体装置における堆積層の構造を示す
断面図である。 1……シリコン基板、2……ゲート酸化膜、3……多結
晶シリコン膜、4……金属シリサイド膜、5,7……ホ
トレジスト膜、6……酸化膜、8……多結晶シリコン膜
の残渣、9……シリコンゲート電極。
FIGS. 1 (a) and 1 (b) are flow charts for selectively removing deposited layers in a semiconductor device showing an embodiment of the present invention, and FIG. 2 is a semiconductor device formed according to another embodiment of the present invention. FIG. 3 is a sectional view showing the structure of the deposited layer, and FIG. 3 is a sectional view showing the structure of the deposited layer in a semiconductor device formed by a conventional manufacturing method. 1 ... Silicon substrate, 2 ... Gate oxide film, 3 ... Polycrystalline silicon film, 4 ... Metal silicide film, 5, 7 ... Photoresist film, 6 ... Oxide film, 8 ... Polycrystalline silicon film Residue, 9 ... Silicon gate electrode.

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】半導体ウエハを同一エッチング反応室内に
保持し、前記半導体ウエハ上に積層形成される堆積層を
それぞれ選択的に除去する複数個のドライエッチング工
程を含む半導体装置の製造方法において、一つの半導体
ウエハに対する一連の前記複数個のドライエッチングが
終了し、エッチング反応室から前記半導体ウエハを取り
出しつぎの半導体ウエハを搬入するまでの間に、前記新
たな半導体ウエハに対する最初のドライエッチング工程
と同一条件でプラズマ処理する前記エッチング反応室内
に対するドライエッチングの空処理工程が挿入されるこ
とを特徴とする半導体装置の製造方法。
1. A method of manufacturing a semiconductor device, comprising: a plurality of dry etching steps of holding a semiconductor wafer in the same etching reaction chamber and selectively removing deposition layers laminated on the semiconductor wafer. The same dry etching process as that for the new semiconductor wafer is performed until a series of the plurality of dry etchings for one semiconductor wafer is completed and the semiconductor wafer is taken out from the etching reaction chamber and the next semiconductor wafer is loaded. A method of manufacturing a semiconductor device, characterized in that an empty treatment step of dry etching is inserted into the etching reaction chamber in which plasma treatment is performed under the conditions.
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