JPH06332583A - デジタル電子機器用電力制御装置、該電力制御装置を備えた処理装置、及び該処理装置を備えたデジタル電子機器用電力管理システム - Google Patents
デジタル電子機器用電力制御装置、該電力制御装置を備えた処理装置、及び該処理装置を備えたデジタル電子機器用電力管理システムInfo
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- JPH06332583A JPH06332583A JP5122976A JP12297693A JPH06332583A JP H06332583 A JPH06332583 A JP H06332583A JP 5122976 A JP5122976 A JP 5122976A JP 12297693 A JP12297693 A JP 12297693A JP H06332583 A JPH06332583 A JP H06332583A
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Abstract
(57)【要約】
【目的】 システム全体の消費電力を低減でき、自由度
が高いデジタル電子機器用電力管理装置を提供する。 【構成】 符合化された電力マネ−ジメント命令を復号
して記憶すると共に復号された電力マネージメント命令
に基づいて制御信号を出力する制御手段を備えている。
が高いデジタル電子機器用電力管理装置を提供する。 【構成】 符合化された電力マネ−ジメント命令を復号
して記憶すると共に復号された電力マネージメント命令
に基づいて制御信号を出力する制御手段を備えている。
Description
【０００１】
【産業上の利用分野】本発明は、デジタル電子機器に適
用できる電力制御装置、該電力制御装置を備えた処理装
置、及び該処理装置を備えたデジタル電子機器用の電力
管理システムに関する。
用できる電力制御装置、該電力制御装置を備えた処理装
置、及び該処理装置を備えたデジタル電子機器用の電力
管理システムに関する。
【０００２】
【従来の技術】一般に、パ−ソナルコンピュ−タ等のデ
ジタル電子機器では、大きさの小型化が進むと共に電池
駆動の要求が多く、消費電力を極めて小さくできるシス
テムの開発が盛んに研究されている。
ジタル電子機器では、大きさの小型化が進むと共に電池
駆動の要求が多く、消費電力を極めて小さくできるシス
テムの開発が盛んに研究されている。
【０００３】特に、消費電力を極めて小さくするため
に、システムを構成している半導体デバイスの低消費電
力化という物理的手段で消費電力を下げるだけでなく、
システム設計によって消費電力を減らすという論理的手
段で消費電力を下げることができるシステムを構築する
ことが重要になってきている。
に、システムを構成している半導体デバイスの低消費電
力化という物理的手段で消費電力を下げるだけでなく、
システム設計によって消費電力を減らすという論理的手
段で消費電力を下げることができるシステムを構築する
ことが重要になってきている。
【０００４】通常、デジタル電子機器は、それぞれが固
有のデータ処理機能の特性を有している中央処理装置
（ＣＰＵ）、各種入出力（Ｉ／Ｏ）コントローラ、及び
記憶装置（メモリ、バッファ等）によってシステム構成
されており、従来のデジタル電子機器用電力管理装置
は、１つのパワ−コントロ−ラによりＣＰＵ、各種Ｉ／
Ｏコントローラ、及び記憶装置への電力供給を制御する
集中パワーマネージメント方式を用いている。
有のデータ処理機能の特性を有している中央処理装置
（ＣＰＵ）、各種入出力（Ｉ／Ｏ）コントローラ、及び
記憶装置（メモリ、バッファ等）によってシステム構成
されており、従来のデジタル電子機器用電力管理装置
は、１つのパワ−コントロ−ラによりＣＰＵ、各種Ｉ／
Ｏコントローラ、及び記憶装置への電力供給を制御する
集中パワーマネージメント方式を用いている。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た従来のデジタル電子機器用電力管理装置では、ＣＰＵ
や各種Ｉ／Ｏコントローラの電力（パワー）を個々に制
御することができず、無駄な電力を消費してしまうとい
う問題点があった。また、従来のデジタル電子機器用電
力管理装置では、ハ−ドウエアに依存する部分とそうで
ない部分とにモジュ−ル分割されたオペレ−ティング・
システム（ＯＳ）のプログラムを形成するベイシック・
インプットアウトプット・システム（ＢＩＯＳ）による
パワーマネージメントサポートを用いているので自由度
が低いという問題点があった。
た従来のデジタル電子機器用電力管理装置では、ＣＰＵ
や各種Ｉ／Ｏコントローラの電力（パワー）を個々に制
御することができず、無駄な電力を消費してしまうとい
う問題点があった。また、従来のデジタル電子機器用電
力管理装置では、ハ−ドウエアに依存する部分とそうで
ない部分とにモジュ−ル分割されたオペレ−ティング・
システム（ＯＳ）のプログラムを形成するベイシック・
インプットアウトプット・システム（ＢＩＯＳ）による
パワーマネージメントサポートを用いているので自由度
が低いという問題点があった。
【０００６】本発明の第１の目的は、上記従来のデジタ
ル電子機器用電力管理装置における問題点に鑑み、論理
的システム手段によりデジタル電子機器の電力を制御で
きるデジタル電子機器用電力制御装置を提供することに
ある。
ル電子機器用電力管理装置における問題点に鑑み、論理
的システム手段によりデジタル電子機器の電力を制御で
きるデジタル電子機器用電力制御装置を提供することに
ある。
【０００７】また、本発明の第２の目的は、電力を個々
に制御できる上記デジタル電子機器用電力制御装置を備
えたＣＰＵや各種Ｉ／Ｏコントローラ等の処理装置を提
供することにある。
に制御できる上記デジタル電子機器用電力制御装置を備
えたＣＰＵや各種Ｉ／Ｏコントローラ等の処理装置を提
供することにある。
【０００８】更に、本発明の第３の目的は、上記デジタ
ル電子機器用電力制御装置を備えたデジタル電子機器を
構成するＣＰＵや各種Ｉ／Ｏコントローラの電力を個々
に制御してシステム全体の消費電力を低減でき、自由度
が高いデジタル電子機器用電力管理システムを提供する
ことにある。
ル電子機器用電力制御装置を備えたデジタル電子機器を
構成するＣＰＵや各種Ｉ／Ｏコントローラの電力を個々
に制御してシステム全体の消費電力を低減でき、自由度
が高いデジタル電子機器用電力管理システムを提供する
ことにある。
【０００９】
【課題を解決するための手段】本発明の第１の目的は、
符合化された電力マネ−ジメント命令を復号して記憶す
ると共に復号された電力マネージメント命令に基づいて
制御信号を出力する制御手段を備えているデジタル電子
機器用電力制御装置によって達成される。
符合化された電力マネ−ジメント命令を復号して記憶す
ると共に復号された電力マネージメント命令に基づいて
制御信号を出力する制御手段を備えているデジタル電子
機器用電力制御装置によって達成される。
【００１０】本発明の第２の目的は、電源を所定のモ−
ドに設定して設定されたモ−ドに基づいて入出力を制御
して消費電力を低減するデジタル電子機器用電力制御装
置を備えた処理装置によって達成される。
ドに設定して設定されたモ−ドに基づいて入出力を制御
して消費電力を低減するデジタル電子機器用電力制御装
置を備えた処理装置によって達成される。
【００１１】本発明の第３の目的は、処理装置の複数の
電力を所定の方法により制御してシステム全体の消費電
力を低減するデジタル電子機器用電力管理システムによ
って達成される。
電力を所定の方法により制御してシステム全体の消費電
力を低減するデジタル電子機器用電力管理システムによ
って達成される。
【００１２】本発明の処理装置は、外部に設けられたマ
イクロ・コンピュータにより電源またはクロック周波数
を制御して電力消費を低減させるように構成されてもよ
い。
イクロ・コンピュータにより電源またはクロック周波数
を制御して電力消費を低減させるように構成されてもよ
い。
【００１３】本発明のデジタル電子機器用電力管理シス
テムは、デジタル電子機器用電力制御装置が複数のプロ
グラム命令を有しており、デジタル電子機器用電力制御
装置がシステムを構成する中央処理装置及び各種入出力
コントローラの全てまたは一部に備えられており、デジ
タル電子機器用電力制御装置の複数のプログラム命令に
基づいて中央処理装置及び各種入出力コントローラの電
力制御を行ってシステムの電力消費を低減するように構
成されてもよい。
テムは、デジタル電子機器用電力制御装置が複数のプロ
グラム命令を有しており、デジタル電子機器用電力制御
装置がシステムを構成する中央処理装置及び各種入出力
コントローラの全てまたは一部に備えられており、デジ
タル電子機器用電力制御装置の複数のプログラム命令に
基づいて中央処理装置及び各種入出力コントローラの電
力制御を行ってシステムの電力消費を低減するように構
成されてもよい。
【００１４】
【作用】本発明のデジタル電子機器用電力制御装置で
は、制御手段は符合化された電力マネ−ジメント命令を
復号して記憶すると共に復号された電力マネージメント
命令に基づいて制御信号を出力する。
は、制御手段は符合化された電力マネ−ジメント命令を
復号して記憶すると共に復号された電力マネージメント
命令に基づいて制御信号を出力する。
【００１５】本発明のデジタル電子機器用電力制御装置
を備えた処理装置は、電源を所定のモ−ドに設定して設
定されたモ−ドに基づいて入出力を制御して消費電力を
低減する。
を備えた処理装置は、電源を所定のモ−ドに設定して設
定されたモ−ドに基づいて入出力を制御して消費電力を
低減する。
【００１６】本発明のデジタル電子機器用電力管理シス
テムは、処理装置の複数の電力を所定の方法により制御
してシステム全体の消費電力を低減する。
テムは、処理装置の複数の電力を所定の方法により制御
してシステム全体の消費電力を低減する。
【００１７】本発明の処理装置は、外部に設けられたマ
イクロ・コンピュータにより電源またはクロック周波数
を制御して電力消費を低減する。
イクロ・コンピュータにより電源またはクロック周波数
を制御して電力消費を低減する。
【００１８】本発明のデジタル電子機器用電力管理シス
テムは、システムを構成する中央処理装置及び各種入出
力コントローラの全てまたは一部に備えられており、デ
ジタル電子機器用電力制御装置の複数のプログラム命令
に基づいて中央処理装置及び各種入出力コントローラの
電力制御を行ってシステムの電力消費を低減する。
テムは、システムを構成する中央処理装置及び各種入出
力コントローラの全てまたは一部に備えられており、デ
ジタル電子機器用電力制御装置の複数のプログラム命令
に基づいて中央処理装置及び各種入出力コントローラの
電力制御を行ってシステムの電力消費を低減する。
【００１９】
【実施例】以下、図面を参照して本発明のデジタル電子
機器用電力制御装置、該デジタル電子機器用電力制御装
置を備えた処理装置、及び該処理装置の実施例を詳細に
説明する。
機器用電力制御装置、該デジタル電子機器用電力制御装
置を備えた処理装置、及び該処理装置の実施例を詳細に
説明する。
【００２０】図１は、第１発明のデジタル電子機器用電
力制御装置の制御手段である個別制御部ＰＲの一実施例
の構成を示すブロック図である。
力制御装置の制御手段である個別制御部ＰＲの一実施例
の構成を示すブロック図である。
【００２１】図１の個別制御部ＰＲは、リ−ドオンリメ
モリ（ＲＯＭ）10に書き込まれた命令を出力するプログ
ラム記憶部11、プログラム記憶部11に接続されておりＲ
ＯＭ10をアクセスするアドレスカウンタ12、プログラム
記憶部11に接続されておりＲＯＭ10に書き込まれた命令
を記憶する制御命令レジスタ13、制御命令レジスタ13に
接続されており制御命令レジスタ13に記憶された命令を
デコードして制御信号（マイクロオーダ）を出力する制
御命令デコーダ14、制御命令デコーダ14に接続されてお
りシステムの電源投入時にパワーマネージメントの命令
及びデータを記憶して処理するレジスタ・グル−プ15に
よって構成されている。
モリ（ＲＯＭ）10に書き込まれた命令を出力するプログ
ラム記憶部11、プログラム記憶部11に接続されておりＲ
ＯＭ10をアクセスするアドレスカウンタ12、プログラム
記憶部11に接続されておりＲＯＭ10に書き込まれた命令
を記憶する制御命令レジスタ13、制御命令レジスタ13に
接続されており制御命令レジスタ13に記憶された命令を
デコードして制御信号（マイクロオーダ）を出力する制
御命令デコーダ14、制御命令デコーダ14に接続されてお
りシステムの電源投入時にパワーマネージメントの命令
及びデータを記憶して処理するレジスタ・グル−プ15に
よって構成されている。
【００２２】制御命令デコーダ14及びレジスタ・グル−
プ15は、個別制御部ＰＲが接続される中央処理装置（Ｃ
ＰＵ）または各入出力（Ｉ／Ｏ）コントロ−ラにそれぞ
れ接続されている。制御命令デコーダ14は、ＣＰＵまた
は各Ｉ／Ｏコントロ−ラとデ−タの授受を行い、レジス
タグル−プ15は、ＣＰＵまたは各Ｉ／Ｏコントロ−ラを
制御するためのマイクロオ−ダをＣＰＵまたは各Ｉ／Ｏ
コントロ−ラに出力する。
プ15は、個別制御部ＰＲが接続される中央処理装置（Ｃ
ＰＵ）または各入出力（Ｉ／Ｏ）コントロ−ラにそれぞ
れ接続されている。制御命令デコーダ14は、ＣＰＵまた
は各Ｉ／Ｏコントロ−ラとデ−タの授受を行い、レジス
タグル−プ15は、ＣＰＵまたは各Ｉ／Ｏコントロ−ラを
制御するためのマイクロオ−ダをＣＰＵまたは各Ｉ／Ｏ
コントロ−ラに出力する。
【００２３】個別制御部ＰＲは、待避イベントや復帰イ
ベントの割込によって、個別制御部ＰＲ、ＣＰＵ及び各
Ｉ／Ｏコントローラの主従関係をスイッチするためのロ
ジック及びパワーマネージメントの起動を検知するロジ
ックを備えている。
ベントの割込によって、個別制御部ＰＲ、ＣＰＵ及び各
Ｉ／Ｏコントローラの主従関係をスイッチするためのロ
ジック及びパワーマネージメントの起動を検知するロジ
ックを備えている。
【００２４】電源投入時に個別制御部ＰＲのコマンド・
レジスタやデータ・レジスタに入力されるパワーマネー
ジメントの命令は、ＣＰＵや各Ｉ／Ｏコントローラの機
能に応じて異なるので、この命令を解読実行する個別制
御部ＰＲのＲＯＭ10には、それぞれ異なったプログラム
が記憶されているので、例えば、ＣＰＵの個別制御部Ｐ
Ｒを構成するプログラム記憶部11のプログラムと、ＰＩ
／Ｏの個別制御部ＰＲを構成するプログラム記憶部11の
プログラムとは異なる。また、機能に応じて個別制御部
ＰＲのプログラム記憶部11をＲＯＭ10の代わりにＡＮＤ
／ＯＲゲ−トで構成してもよい。
レジスタやデータ・レジスタに入力されるパワーマネー
ジメントの命令は、ＣＰＵや各Ｉ／Ｏコントローラの機
能に応じて異なるので、この命令を解読実行する個別制
御部ＰＲのＲＯＭ10には、それぞれ異なったプログラム
が記憶されているので、例えば、ＣＰＵの個別制御部Ｐ
Ｒを構成するプログラム記憶部11のプログラムと、ＰＩ
／Ｏの個別制御部ＰＲを構成するプログラム記憶部11の
プログラムとは異なる。また、機能に応じて個別制御部
ＰＲのプログラム記憶部11をＲＯＭ10の代わりにＡＮＤ
／ＯＲゲ−トで構成してもよい。
【００２５】個別制御部ＰＲは、それが属する装置と一
体式に形成されてもよく、それが属する装置と着脱自在
に設けてもよい。
体式に形成されてもよく、それが属する装置と着脱自在
に設けてもよい。
【００２６】また、個別制御部ＰＲを構成するプログラ
ム記憶部11は、個別制御部ＰＲと一体式に形成されても
よく、個別制御部ＰＲと着脱自在に設けてもよい。
ム記憶部11は、個別制御部ＰＲと一体式に形成されても
よく、個別制御部ＰＲと着脱自在に設けてもよい。
【００２７】更に、電源投入時にＣＰＵが個別制御部Ｐ
Ｒに知らせるパワーマネージメントの命令やデータは、
システムのアドレスバスやデータバスを通じて個別制御
部ＰＲのレジスタグル−プ15を構成しているコマンド・
レジスタやデータ・レジスタ等に入力される。個別制御
部ＰＲの命令は、通常のマイクロコンピュータと同様な
形式でありオペランドとオペレータから構成されている
機械語命令である。
Ｒに知らせるパワーマネージメントの命令やデータは、
システムのアドレスバスやデータバスを通じて個別制御
部ＰＲのレジスタグル−プ15を構成しているコマンド・
レジスタやデータ・レジスタ等に入力される。個別制御
部ＰＲの命令は、通常のマイクロコンピュータと同様な
形式でありオペランドとオペレータから構成されている
機械語命令である。
【００２８】マイクロオーダは、個別制御部ＰＲ内の各
レジスタの入出力ゲ−ト、ＣＰＵや各Ｉ／Ｏコントロー
ラのレジスタ並びにメモリ部の入出力ゲートを制御す
る。
レジスタの入出力ゲ−ト、ＣＰＵや各Ｉ／Ｏコントロー
ラのレジスタ並びにメモリ部の入出力ゲートを制御す
る。
【００２９】次に、個別制御部ＰＲを構成する上記各構
成部分の動作を説明する。
成部分の動作を説明する。
【００３０】プログラム記憶部11は、ＲＯＭ10を含んで
おりＲＯＭ10に書き込まれた命令プログラムを制御命令
デコーダ14から出力されるマイクロオーダに基づいて出
力する。なお、上述したようにプログラム記憶部11は、
個別制御部ＰＲの機能に応じてＲＯＭの変わりにＡＮＤ
／ＯＲゲートにより構成されてもよいが、本実施例で
は、ＲＯＭを用いた場合について説明する。
おりＲＯＭ10に書き込まれた命令プログラムを制御命令
デコーダ14から出力されるマイクロオーダに基づいて出
力する。なお、上述したようにプログラム記憶部11は、
個別制御部ＰＲの機能に応じてＲＯＭの変わりにＡＮＤ
／ＯＲゲートにより構成されてもよいが、本実施例で
は、ＲＯＭを用いた場合について説明する。
【００３１】アドレスカウンタ12は、ＲＯＭ10をアクセ
スする。制御命令レジスタ13は、ＲＯＭ10に書き込まれ
た命令のプログラムを記憶する。制御命令デコーダ14
は、制御命令レジスタ13に記憶された命令をデコードし
て個別制御部ＰＲが接続されたＩ／Ｏコントロ−ラ（ま
たはＣＰＵ）及びレジスタ・グル−プ15にマイクロオー
ダをそれぞれ出力する。レジスタグル−プ15はコマンド
・レジスタ、データ・レジスタ、ステイタス・レジス
タ、コントロ−ル・レジスタにより構成されており、そ
れらのレジスタは、システムの電源投入時にＣＰＵがＣ
ＰＵ自体の個別制御部ＰＲに与えるパワーマネージメン
トの命令やデータ及びＣＰＵが各Ｉ／Ｏコントローラの
個別制御部ＰＲに与えるパワーマネージメントの命令や
データを記憶しておくレジスタ、個別制御部ＰＲがパワ
ーマネージメントの命令を処理するのに必要なワーク用
レジスタ等に分類される。
スする。制御命令レジスタ13は、ＲＯＭ10に書き込まれ
た命令のプログラムを記憶する。制御命令デコーダ14
は、制御命令レジスタ13に記憶された命令をデコードし
て個別制御部ＰＲが接続されたＩ／Ｏコントロ−ラ（ま
たはＣＰＵ）及びレジスタ・グル−プ15にマイクロオー
ダをそれぞれ出力する。レジスタグル−プ15はコマンド
・レジスタ、データ・レジスタ、ステイタス・レジス
タ、コントロ−ル・レジスタにより構成されており、そ
れらのレジスタは、システムの電源投入時にＣＰＵがＣ
ＰＵ自体の個別制御部ＰＲに与えるパワーマネージメン
トの命令やデータ及びＣＰＵが各Ｉ／Ｏコントローラの
個別制御部ＰＲに与えるパワーマネージメントの命令や
データを記憶しておくレジスタ、個別制御部ＰＲがパワ
ーマネージメントの命令を処理するのに必要なワーク用
レジスタ等に分類される。
【００３２】図１の個別制御部ＰＲはそれ自身で小規模
なマイクロコンピュータを形成しており、後述するよう
に、デジタル電子機器を形成しておりそれぞれが固有の
データ処理特性を有するＣＰＵや各Ｉ／Ｏコントローラ
毎に個別制御部ＰＲを設けることによって、ＣＰＵや各
Ｉ／Ｏコントローラを個別にパワーマネージメントでき
る分散パワーマネージメント・システム（以下、システ
ムと称する）を構成する。
なマイクロコンピュータを形成しており、後述するよう
に、デジタル電子機器を形成しておりそれぞれが固有の
データ処理特性を有するＣＰＵや各Ｉ／Ｏコントローラ
毎に個別制御部ＰＲを設けることによって、ＣＰＵや各
Ｉ／Ｏコントローラを個別にパワーマネージメントでき
る分散パワーマネージメント・システム（以下、システ
ムと称する）を構成する。
【００３３】以下、システムにおける個別制御部ＰＲの
動作、特にＣＰＵ及び各Ｉ／Ｏコントロ−ラに接続され
た個別制御部ＰＲの動作を図２のフロ−チャ−トを参照
して説明する。
動作、特にＣＰＵ及び各Ｉ／Ｏコントロ−ラに接続され
た個別制御部ＰＲの動作を図２のフロ−チャ−トを参照
して説明する。
【００３４】まず、電源を投入してシステムを初期化し
（ステップＳ１）、ＣＰＵによりＣＰＵ及び各Ｉ／Ｏコ
ントローラの個別制御部ＰＲのレジスタにそれぞれの機
能に応じたパワーマネ−ジメントの処理情報を予め格納
し（ステップＳ２）、初期化されたシステムがパワーマ
ネージメントを必要するか否かを検出し（ステップＳ
３）、上記ステップＳ３の検出の結果、システムがパワ
ーマネージメントを必要したときに（ＹＥＳの場合）、
各Ｉ／Ｏコントローラの個別制御部ＰＲがそれぞれの機
能に応じてパワーマネージメントを既に実行しているか
否かを判別し（ステップＳ４）、上記ステップＳ４で、
まだ実行していないときは、各Ｉ／Ｏコントローラの個
別制御部ＰＲにより各機能に応じてパワーマネージメン
トを実行して各Ｉ／Ｏコントローラの電源を制御し（ス
テップＳ５）、上記ステップＳ４で、既に実行状態であ
れば、各Ｉ／Ｏコントローラ毎に全てパワ−マネ−ジメ
ントを実行し、それぞれが実行状態か否かを判別し（ス
テップＳ６）、上記ステップＳ６でＹＥＳの場合には、
ＣＰＵや各Ｉ／Ｏコントローラを主（メイン）として稼
動させて通常の演算等の実行処理を行い（ステップＳ
７）、上記ステップＳ３で各Ｉ／Ｏコントローラ毎にパ
ワーマネージメントを要しかつ各Ｉ／Ｏコントローラの
個別制御部ＰＲがパワーマネージメントの実行時以外で
あるか否かを判別し（ステップＳ８）、上記ステップＳ
８でＹＥＳの場合には、各Ｉ／Ｏコントローラの個別制
御部ＰＲのロジック（Ｌｏｇｉｃ）をメインとして稼動
させ、各Ｉ／Ｏコントローラを従（サブ）として稼動さ
せて各Ｉ／Ｏコントローラを制御する（ステップＳ
９）。
（ステップＳ１）、ＣＰＵによりＣＰＵ及び各Ｉ／Ｏコ
ントローラの個別制御部ＰＲのレジスタにそれぞれの機
能に応じたパワーマネ−ジメントの処理情報を予め格納
し（ステップＳ２）、初期化されたシステムがパワーマ
ネージメントを必要するか否かを検出し（ステップＳ
３）、上記ステップＳ３の検出の結果、システムがパワ
ーマネージメントを必要したときに（ＹＥＳの場合）、
各Ｉ／Ｏコントローラの個別制御部ＰＲがそれぞれの機
能に応じてパワーマネージメントを既に実行しているか
否かを判別し（ステップＳ４）、上記ステップＳ４で、
まだ実行していないときは、各Ｉ／Ｏコントローラの個
別制御部ＰＲにより各機能に応じてパワーマネージメン
トを実行して各Ｉ／Ｏコントローラの電源を制御し（ス
テップＳ５）、上記ステップＳ４で、既に実行状態であ
れば、各Ｉ／Ｏコントローラ毎に全てパワ−マネ−ジメ
ントを実行し、それぞれが実行状態か否かを判別し（ス
テップＳ６）、上記ステップＳ６でＹＥＳの場合には、
ＣＰＵや各Ｉ／Ｏコントローラを主（メイン）として稼
動させて通常の演算等の実行処理を行い（ステップＳ
７）、上記ステップＳ３で各Ｉ／Ｏコントローラ毎にパ
ワーマネージメントを要しかつ各Ｉ／Ｏコントローラの
個別制御部ＰＲがパワーマネージメントの実行時以外で
あるか否かを判別し（ステップＳ８）、上記ステップＳ
８でＹＥＳの場合には、各Ｉ／Ｏコントローラの個別制
御部ＰＲのロジック（Ｌｏｇｉｃ）をメインとして稼動
させ、各Ｉ／Ｏコントローラを従（サブ）として稼動さ
せて各Ｉ／Ｏコントローラを制御する（ステップＳ
９）。
【００３５】また、上記ステップＳ６でＮＯの場合に
は、各Ｉ／Ｏコントローラを各機能に応じて異なる状態
（待機、待避、実行等の状態）に維持する（ステップＳ
１０）。 一例として、フル・パワーが懸かっている状
態で待避を必要とするパワーマネージメントのイベント
があったときにはＣＰＵの個別制御部ＰＲをメインとし
て稼動させＣＰＵをサブとして稼動させ、パワーマネー
ジメントを個別制御部ＰＲのロジックに基づいて実行し
て直流（ＤＣ）バイアスが懸かったタイミングに入り、
このタイミング中に、キ−またはタイマから復帰イベン
トの入力があったときにはＣＰＵをメインとして稼動さ
せてシステムが復帰することを各Ｉ／Ｏコントローラに
知らせて実行状態に入り、ＣＰＵの個別制御部ＰＲをサ
ブとして稼動させる。
は、各Ｉ／Ｏコントローラを各機能に応じて異なる状態
（待機、待避、実行等の状態）に維持する（ステップＳ
１０）。 一例として、フル・パワーが懸かっている状
態で待避を必要とするパワーマネージメントのイベント
があったときにはＣＰＵの個別制御部ＰＲをメインとし
て稼動させＣＰＵをサブとして稼動させ、パワーマネー
ジメントを個別制御部ＰＲのロジックに基づいて実行し
て直流（ＤＣ）バイアスが懸かったタイミングに入り、
このタイミング中に、キ−またはタイマから復帰イベン
トの入力があったときにはＣＰＵをメインとして稼動さ
せてシステムが復帰することを各Ｉ／Ｏコントローラに
知らせて実行状態に入り、ＣＰＵの個別制御部ＰＲをサ
ブとして稼動させる。
【００３６】なお、図１の個別制御部ＰＲは、フロッピ
ディスクやハードディスクを使用しているシステムに対
しても同様にパワーマネージメントを実行できる。
ディスクやハードディスクを使用しているシステムに対
しても同様にパワーマネージメントを実行できる。
【００３７】図３は、図１の個別制御部ＰＲを備えたシ
ステムの一構成例を示すブロック図である。
ステムの一構成例を示すブロック図である。
【００３８】図３のシステムは、ＩＣカードや外部記憶
装置として、フラッシュメモリを使用しており、待避イ
ベント、復帰イベント等によって電源をコントロールす
るパワーコントロール部を備えている。
装置として、フラッシュメモリを使用しており、待避イ
ベント、復帰イベント等によって電源をコントロールす
るパワーコントロール部を備えている。
【００３９】図３のシステムでは、各入出力（Ｉ／Ｏ）
コントロ−ラの実質的なパワーコントロールは、並列入
出力（ＰＩ／Ｏ）コントロ−ラのパワーコントロール出
力によって行なわれる。
コントロ−ラの実質的なパワーコントロールは、並列入
出力（ＰＩ／Ｏ）コントロ−ラのパワーコントロール出
力によって行なわれる。
【００４０】図３のシステムでは、電源ラインは直列に
接続されているように示されているが、物理的にはＣＰ
Ｕや各Ｉ／Ｏコントローラ毎に並列に接続されている。
また、図３のシステムでは、電源はメインメモリ20、Ｉ
Ｃカード21、フラッシュメモリ22、Ｖ−ＲＡＭ23等のメ
モリにそれぞれ直列または並列に接続されている。更
に、 図３のシステムでは、総計１１の個別制御部ＰＲ
が設けられているので、これら個別制御部ＰＲによっ
て、ＤＣバイアスモード（システムスタンバイ）にある
ときを“１”、そうでないときを“０”と設定すること
により、システムが２通りの状態をもつことができ、自
由度の高いパワーマネージメントシステムを実現でき
る。また、個別制御部ＰＲを用いた分散パワーマネージ
メント方式では、ベイシック・インプット・アウトプッ
ト・システム（ＢＩＯＳ）サポートも不要であり、全て
の個別制御部ＰＲのスタートアップは、システムの入出
力（Ｉ／Ｏ）トラップや種々の入出力（Ｉ／Ｏ）の割込
によるシステムマネージメントによって開始される。ま
た、リアルタイムクロックの最優先の割込を除いて、待
避キ−、復帰キー等のスペシャル・キ−ＳＫ（後述す
る）の割込をいつでも受付けることができる。
接続されているように示されているが、物理的にはＣＰ
Ｕや各Ｉ／Ｏコントローラ毎に並列に接続されている。
また、図３のシステムでは、電源はメインメモリ20、Ｉ
Ｃカード21、フラッシュメモリ22、Ｖ−ＲＡＭ23等のメ
モリにそれぞれ直列または並列に接続されている。更
に、 図３のシステムでは、総計１１の個別制御部ＰＲ
が設けられているので、これら個別制御部ＰＲによっ
て、ＤＣバイアスモード（システムスタンバイ）にある
ときを“１”、そうでないときを“０”と設定すること
により、システムが２通りの状態をもつことができ、自
由度の高いパワーマネージメントシステムを実現でき
る。また、個別制御部ＰＲを用いた分散パワーマネージ
メント方式では、ベイシック・インプット・アウトプッ
ト・システム（ＢＩＯＳ）サポートも不要であり、全て
の個別制御部ＰＲのスタートアップは、システムの入出
力（Ｉ／Ｏ）トラップや種々の入出力（Ｉ／Ｏ）の割込
によるシステムマネージメントによって開始される。ま
た、リアルタイムクロックの最優先の割込を除いて、待
避キ−、復帰キー等のスペシャル・キ−ＳＫ（後述す
る）の割込をいつでも受付けることができる。
【００４１】図４は、待避キ−、復帰キー等のスペシャ
ル・キ−ＳＫや電源スイッチにより電源がフルパワー及
びＤＣバイアスに変化したときの電源の動作を示す。
ル・キ−ＳＫや電源スイッチにより電源がフルパワー及
びＤＣバイアスに変化したときの電源の動作を示す。
【００４２】この電源の動作は、ＣＰＵや各Ｉ／Ｏコン
トローラの状態により、時間的にそれぞれ異なっている
が、システムの状態によっては、ＣＰＵや各Ｉ／Ｏコン
トローラもシステムの電源動作と同一になる場合があ
る。
トローラの状態により、時間的にそれぞれ異なっている
が、システムの状態によっては、ＣＰＵや各Ｉ／Ｏコン
トローラもシステムの電源動作と同一になる場合があ
る。
【００４３】図５は、システムの移り変りを示す状態図
である。システムには各種の割込が発生するが、それぞ
れの割込に優先順位をつける。優先順位はシステムのア
プリケーションによって異なるが、本実施例では次のよ
うに設定する。
である。システムには各種の割込が発生するが、それぞ
れの割込に優先順位をつける。優先順位はシステムのア
プリケーションによって異なるが、本実施例では次のよ
うに設定する。
【００４４】 優先順位１ リアルタイムクロックイベント 優先順位２ スペシャル・キ−ＳＫ入力（待避／復帰ｋ
ｅｙ）イベント 優先順位３ タイマ−イベント 優先順位４ 通信イベント 優先順位５ メモリ転送（ＤＭＡ）イベント 優先順位６ その他（同順位）イベント 本実施例では多重割込はないものとするが、多重割込を
許すシステムでも、割込スタックレジスタを設けること
により、個別制御部ＰＲを用いた分散パワーマネージメ
ント方式によるシステムを形成できる。
ｅｙ）イベント 優先順位３ タイマ−イベント 優先順位４ 通信イベント 優先順位５ メモリ転送（ＤＭＡ）イベント 優先順位６ その他（同順位）イベント 本実施例では多重割込はないものとするが、多重割込を
許すシステムでも、割込スタックレジスタを設けること
により、個別制御部ＰＲを用いた分散パワーマネージメ
ント方式によるシステムを形成できる。
【００４５】システムの状態には、電源投入時のシステ
ムが初期化されるイニシャライズの状態、システムが演
算等を実行した後のディスプレイや入力待ちを示す待機
状態、システムがデータ処理中であることを示す実行状
態及び上述した割込によって起る待避状態がある。
ムが初期化されるイニシャライズの状態、システムが演
算等を実行した後のディスプレイや入力待ちを示す待機
状態、システムがデータ処理中であることを示す実行状
態及び上述した割込によって起る待避状態がある。
【００４６】図５は、システムのイベントによる状態の
変化を示す。
変化を示す。
【００４７】例えば、リアルタイムクロックは、最も優
先度が高いが、時刻をいつでも表示するような場合、シ
ステムは常にリアルタイムクロックの割込要求を受付け
て表示しなければならない。これは図５では復帰イベン
トに相当する。また、時刻が何時何分になればシステム
を非動作に設定するような場合は、図５では待避イベン
トに相当する。
先度が高いが、時刻をいつでも表示するような場合、シ
ステムは常にリアルタイムクロックの割込要求を受付け
て表示しなければならない。これは図５では復帰イベン
トに相当する。また、時刻が何時何分になればシステム
を非動作に設定するような場合は、図５では待避イベン
トに相当する。
【００４８】通信イベントでは、受信データの受信要求
は、システムとは常に非同期に起り、割込優先度は高い
方にもってくるのが普通であるが、データ長が決めにく
いので１フレームの受信とする。完全な受信は、受信要
求をシステムが出して行う。これは、図５では復帰イベ
ントに相当する。
は、システムとは常に非同期に起り、割込優先度は高い
方にもってくるのが普通であるが、データ長が決めにく
いので１フレームの受信とする。完全な受信は、受信要
求をシステムが出して行う。これは、図５では復帰イベ
ントに相当する。
【００４９】スペシャル・キ−ＳＫによる入力イベント
は、システムの使用者が人為的に、システムを待避状態
にしたり実行状態にしたりするキ−入力イベントであ
り、図５では待避イベント、復帰イベントに相当する。
は、システムの使用者が人為的に、システムを待避状態
にしたり実行状態にしたりするキ−入力イベントであ
り、図５では待避イベント、復帰イベントに相当する。
【００５０】タイマ・イベントは、システムが待機状態
にあるとき、一定時間が経過すれば表示装置の表示を消
すとか、システムを待避状態にするとか、待避状態から
待機状態にする時間的なイベントである。
にあるとき、一定時間が経過すれば表示装置の表示を消
すとか、システムを待避状態にするとか、待避状態から
待機状態にする時間的なイベントである。
【００５１】上述したことは状態遷移の一例であり、シ
ステムのアプリケーションによって多様なイベントがあ
る。
ステムのアプリケーションによって多様なイベントがあ
る。
【００５２】システム全体及びシステムを構成するＣＰ
Ｕや各Ｉ／Ｏコントローラは、それぞれの個別制御部Ｐ
Ｒにより、待避イベントがあれば図５に示す待避状態
（即ち、システムスタンバイ（ＤＣバイアスモード））
を生み出すことができる。
Ｕや各Ｉ／Ｏコントローラは、それぞれの個別制御部Ｐ
Ｒにより、待避イベントがあれば図５に示す待避状態
（即ち、システムスタンバイ（ＤＣバイアスモード））
を生み出すことができる。
【００５３】以下、本実施例のシステムに用いられてい
る電力コントロール回路、ＣＰＵ、各Ｉ／Ｏコントロー
ラ、及び各メモリについて詳述する。
る電力コントロール回路、ＣＰＵ、各Ｉ／Ｏコントロー
ラ、及び各メモリについて詳述する。
【００５４】図６は、電力コントロール回路ＰＣＣの一
構成例を示す。
構成例を示す。
【００５５】図６の電力コントロール回路ＰＣＣは、２
つのトランジスタからなり、ＰＩ／Ｏのパワーコントロ
ールポートから出力される信号Ａ，Ｂが各トランジスタ
のベース入力端子ＴＡ，ＴＢにそれぞれ入力される。
つのトランジスタからなり、ＰＩ／Ｏのパワーコントロ
ールポートから出力される信号Ａ，Ｂが各トランジスタ
のベース入力端子ＴＡ，ＴＢにそれぞれ入力される。
【００５６】なお、システムのアプリケーションによっ
てトランジスタの数は変化する。また、トランジスタを
個々に用いてもよいし、トランジスタをＩＣ化して用い
てもよい。
てトランジスタの数は変化する。また、トランジスタを
個々に用いてもよいし、トランジスタをＩＣ化して用い
てもよい。
【００５７】図７は、図６の電力コントロール回路ＰＣ
Ｃを用いたシステムの一構成例を示す。
Ｃを用いたシステムの一構成例を示す。
【００５８】図７に示すように、図６の電力コントロー
ル回路ＰＣＣは、ＣＰＵや各Ｉ／Ｏコントロ−ラにそれ
ぞれ個々に接続されており、ＰＩ／Ｏのパワーコントロ
ールポートから出力されるフルパワーにするためのコン
トロール信号ＡとＤＣバイアス・レベルにするための信
号Ｂが２つのトランジスタのベースにそれぞれ入力され
て、ＣＰＵや各Ｉ／Ｏコントローラをフルパワーまたは
ＤＣバイアスレベルに設定する。
ル回路ＰＣＣは、ＣＰＵや各Ｉ／Ｏコントロ−ラにそれ
ぞれ個々に接続されており、ＰＩ／Ｏのパワーコントロ
ールポートから出力されるフルパワーにするためのコン
トロール信号ＡとＤＣバイアス・レベルにするための信
号Ｂが２つのトランジスタのベースにそれぞれ入力され
て、ＣＰＵや各Ｉ／Ｏコントローラをフルパワーまたは
ＤＣバイアスレベルに設定する。
【００５９】パワ−マネ−ジメントによってＣＰＵや各
Ｉ／Ｏコントローラの電源をスイッチングする電力コン
トロール回路ＰＣＣは、Ｂｉ−ＣＭＯＳ技術によってパ
ワ−コントロ−ル部内に集積回路化して内蔵させること
ができる。
Ｉ／Ｏコントローラの電源をスイッチングする電力コン
トロール回路ＰＣＣは、Ｂｉ−ＣＭＯＳ技術によってパ
ワ−コントロ−ル部内に集積回路化して内蔵させること
ができる。
【００６０】図８は、図６及び図７の具体的構成を示
す。
す。
【００６１】外部に設けられたパワ−・コントロ−ルと
ＰＣＣの端子Ａｉ，Ｂｉとは、パワ−・コントロ−ルに
含まれているトランジスタ回路部によって接続されてお
り、オン電流、オフ電流は端子Ａｉ，Ｂｉとパワ−・コ
ントロ−ルとの間を図８に示す方向にそれぞれ流れる。
ＰＣＣの端子Ａｉ，Ｂｉとは、パワ−・コントロ−ルに
含まれているトランジスタ回路部によって接続されてお
り、オン電流、オフ電流は端子Ａｉ，Ｂｉとパワ−・コ
ントロ−ルとの間を図８に示す方向にそれぞれ流れる。
【００６２】図８に示すように、端子Ａｉ，Ｂｉにはト
ランジスタがそれぞれ配置されており、各端子Ａｉ，Ｂ
ｉはパワ−・コントロ−ルに含まれているＢｉ−ＣＭＯ
Ｓ集積回路に接続されている。
ランジスタがそれぞれ配置されており、各端子Ａｉ，Ｂ
ｉはパワ−・コントロ−ルに含まれているＢｉ−ＣＭＯ
Ｓ集積回路に接続されている。
【００６３】なお、図中、端子Ａｉ，Ｂｉは図６の端子
Ａ，Ｂにそれぞれ対応している。
Ａ，Ｂにそれぞれ対応している。
【００６４】図９及び図１０は、個別制御部ＰＲを有す
る並列入出力（ＰＩ／Ｏ）コントローラの一構成例を示
す。
る並列入出力（ＰＩ／Ｏ）コントローラの一構成例を示
す。
【００６５】図９に示すように、ＰＩ／Ｏコントローラ
の個別制御部ＰＲから出力されたマイクロ・オ−ダは、
ＰＩ／Ｏコントローラを構成する第１及び第２グル−プ
・コントロ−ル、コマンド・レジスタ、第１〜第４ポ−
トの各制御ゲ−トＣＧに入力される。
の個別制御部ＰＲから出力されたマイクロ・オ−ダは、
ＰＩ／Ｏコントローラを構成する第１及び第２グル−プ
・コントロ−ル、コマンド・レジスタ、第１〜第４ポ−
トの各制御ゲ−トＣＧに入力される。
【００６６】次に、図１０のＰＩ／Ｏコントローラの個
別制御部ＰＲに含まれている各レジスタの動作を説明す
る。
別制御部ＰＲに含まれている各レジスタの動作を説明す
る。
【００６７】コマンド・レジスタやデータ・レジスタに
は、システムの電源投入時ＰＩ／Ｏの個別制御部ＰＲが
実行するパワーマネージメントの命令やデータが後述す
る表１の各モードを実行処理するためにコード化されて
入力されている。
は、システムの電源投入時ＰＩ／Ｏの個別制御部ＰＲが
実行するパワーマネージメントの命令やデータが後述す
る表１の各モードを実行処理するためにコード化されて
入力されている。
【００６８】ステイタス・レジスタには、個別制御部Ｐ
Ｒがパワーマネージメントをしているステイタスの情報
が、個別制御部ＰＲ自体のコントロールによって入力さ
れている。このステイタス情報は、パワーマネージメン
トを行なっているか否かの情報、各モードの種別、及び
各モードの処理の実行ステイタスがコード化されてい
る。
Ｒがパワーマネージメントをしているステイタスの情報
が、個別制御部ＰＲ自体のコントロールによって入力さ
れている。このステイタス情報は、パワーマネージメン
トを行なっているか否かの情報、各モードの種別、及び
各モードの処理の実行ステイタスがコード化されてい
る。
【００６９】コントロール・レジスタには、タイムアウ
トの設定値やクロックダウン時の制御値等が入力されて
いる。
トの設定値やクロックダウン時の制御値等が入力されて
いる。
【００７０】ＰＩ／Ｏの個別制御部ＰＲは、各ポートの
コントロール、各レジスタの入出力のコントロールに使
われるマイクロオーダを出力する。更に、ＰＩ／Ｏの個
別制御部ＰＲは、後述する直列入出力（ＳＩ／Ｏ）コン
トローラやリアル・タイム・クロック（ＲＴＣ）等のシ
ステムを構成するＰＩ／Ｏ以外の構成部分の電源をコン
トロールするマイクロオーダをも出力する。
コントロール、各レジスタの入出力のコントロールに使
われるマイクロオーダを出力する。更に、ＰＩ／Ｏの個
別制御部ＰＲは、後述する直列入出力（ＳＩ／Ｏ）コン
トローラやリアル・タイム・クロック（ＲＴＣ）等のシ
ステムを構成するＰＩ／Ｏ以外の構成部分の電源をコン
トロールするマイクロオーダをも出力する。
【００７１】ＰＩ／Ｏコントローラは、ＣＰＵとバス接
続されてプリンタインターフェイス等に用いられ、プロ
グラマブルにパラレルデータの入出力を行う。
続されてプリンタインターフェイス等に用いられ、プロ
グラマブルにパラレルデータの入出力を行う。
【００７２】図１１は、ＰＩ／Ｏの状態の移り変りを示
す。
す。
【００７３】図１１に示すように、ＰＩ／Ｏの状態は、
上述した図５のシステム全体の状態と同様であるが、時
間的に見ると異なる。
上述した図５のシステム全体の状態と同様であるが、時
間的に見ると異なる。
【００７４】例えば、システムが実行状態にあってもプ
リント出力がないような状態であり、ＰＩ／Ｏは待機状
態にある。
リント出力がないような状態であり、ＰＩ／Ｏは待機状
態にある。
【００７５】次に、システムの中で、各状態におけるＰ
Ｉ／Ｏの個別制御部ＰＲが論理的に実行する物理的なパ
ワーマネージメントの一例を表１に示す。これはシステ
ムのアプリケーションにより異なる。
Ｉ／Ｏの個別制御部ＰＲが論理的に実行する物理的なパ
ワーマネージメントの一例を表１に示す。これはシステ
ムのアプリケーションにより異なる。
【００７６】
【表１】
【００７７】ここで、表１の各項目を説明する。
【００７８】クロックダウンは、ＰＩ／Ｏ内のクロック
周波数を複数段階設けて、周波数を下げる。クロックス
トップは、ＰＩ／Ｏ内のクロックを停止させる。マシン
ステートセーブは、ＰＩ／Ｏ内の状態を一時記憶する。
ＤＣバイアスモードは、電源をコントロールしてＰＩ／
Ｏの電源をＤＣバイアスレベルにする（ＰＩ／Ｏの個別
制御部ＰＲが実行）。タイムアウトは、設定されたタイ
マ値になればＰＩ／ＯはＤＣバイアスモードに入る（Ｐ
Ｉ／Ｏの個別制御部ＰＲが実行）。ディスプレパワーオ
フは、表示の電源をコントロールして遮断する。バック
ライトパワーオフは、液晶表示（ＬＣＤ）のバックライ
トの電源を遮断する等である。
周波数を複数段階設けて、周波数を下げる。クロックス
トップは、ＰＩ／Ｏ内のクロックを停止させる。マシン
ステートセーブは、ＰＩ／Ｏ内の状態を一時記憶する。
ＤＣバイアスモードは、電源をコントロールしてＰＩ／
Ｏの電源をＤＣバイアスレベルにする（ＰＩ／Ｏの個別
制御部ＰＲが実行）。タイムアウトは、設定されたタイ
マ値になればＰＩ／ＯはＤＣバイアスモードに入る（Ｐ
Ｉ／Ｏの個別制御部ＰＲが実行）。ディスプレパワーオ
フは、表示の電源をコントロールして遮断する。バック
ライトパワーオフは、液晶表示（ＬＣＤ）のバックライ
トの電源を遮断する等である。
【００７９】図１２及び図１３は、個別制御部ＰＲを有
する中央処理装置（ＣＰＵ）の一構成例を示す。
する中央処理装置（ＣＰＵ）の一構成例を示す。
【００８０】図１２に示すように、ＣＰＵの個別制御部
ＰＲから出力されたマイクロ・オ−ダは、ＣＰＵを構成
するレジスタ／論理演算装置（ＡＬＵ）制御部に入力さ
れる。
ＰＲから出力されたマイクロ・オ−ダは、ＣＰＵを構成
するレジスタ／論理演算装置（ＡＬＵ）制御部に入力さ
れる。
【００８１】次に、図１３に示すＣＰＵの個別制御部Ｐ
Ｒに含まれている各レジスタ（スタック・レジスタ及び
ジェネラル・レジスタを除く）について説明する。
Ｒに含まれている各レジスタ（スタック・レジスタ及び
ジェネラル・レジスタを除く）について説明する。
【００８２】コマンド・レジスタやデータ・レジスタに
は、システムの電源投入時、ＣＰＵの個別制御部ＰＲが
実行するパワーマネジメントの命令やデータが表２の各
モードを実行処理するためにコード化されて入力され
る。
は、システムの電源投入時、ＣＰＵの個別制御部ＰＲが
実行するパワーマネジメントの命令やデータが表２の各
モードを実行処理するためにコード化されて入力され
る。
【００８３】ステイタス・レジスタには、個別制御部Ｐ
Ｒがパワーマネジメントをしているステイタスの情報が
個別制御部ＰＲ自体のコントロールによって入力されて
いる。このステイタス情報は、パワーマネージメントを
実行しているか否かの情報、各モードの種別、及び各モ
ードの処理の実行ステイタスがコード化されている。
Ｒがパワーマネジメントをしているステイタスの情報が
個別制御部ＰＲ自体のコントロールによって入力されて
いる。このステイタス情報は、パワーマネージメントを
実行しているか否かの情報、各モードの種別、及び各モ
ードの処理の実行ステイタスがコード化されている。
【００８４】コントロール・レジスタには、タイムアウ
トの設定値や、クロックダウン時の制御値が入力されて
いる。ＣＰＵの個別制御部ＰＲから入力されるマイクロ
オーダーは、レジスタ・グループの入出力、その他をコ
ントロールするために使われる。
トの設定値や、クロックダウン時の制御値が入力されて
いる。ＣＰＵの個別制御部ＰＲから入力されるマイクロ
オーダーは、レジスタ・グループの入出力、その他をコ
ントロールするために使われる。
【００８５】電源をコントロールするときは、ＣＰＵの
個別制御部ＰＲがＰＩ／Ｏコントロ−ラの個別制御部Ｐ
Ｒに要求を出して電源がコントロールされる。
個別制御部ＰＲがＰＩ／Ｏコントロ−ラの個別制御部Ｐ
Ｒに要求を出して電源がコントロールされる。
【００８６】ＣＰＵは、システム全体のデータ処理を行
うために、固有の命令セット有しており、アドレスバ
ス、データバス、コントロールバスを通して、演算命
令、レジスタ命令、アドレス制御命令、Ｉ／Ｏ制御命令
等を入出力してシステムをコントロールする。
うために、固有の命令セット有しており、アドレスバ
ス、データバス、コントロールバスを通して、演算命
令、レジスタ命令、アドレス制御命令、Ｉ／Ｏ制御命令
等を入出力してシステムをコントロールする。
【００８７】図１４は、ＣＰＵの状態の移り変りを示し
ている。システム全体をコントロールするユニットであ
ることから、図５のシステム全体の状態とほとんど同じ
であるが、時間的に見ると変化はやはり異なっている。
例えば、システムがモデムによる通信待ちのとき、ＣＰ
Ｕは待機しているということもある。システムアプリケ
ーションによっては、システム外部からのイベンやＩ／
Ｏ動作の起動を待っているときがある（即ち、待機して
いる）。
ている。システム全体をコントロールするユニットであ
ることから、図５のシステム全体の状態とほとんど同じ
であるが、時間的に見ると変化はやはり異なっている。
例えば、システムがモデムによる通信待ちのとき、ＣＰ
Ｕは待機しているということもある。システムアプリケ
ーションによっては、システム外部からのイベンやＩ／
Ｏ動作の起動を待っているときがある（即ち、待機して
いる）。
【００８８】次に、システムの中で各状態におけるＣＰ
Ｕの個別制御部ＰＲが論理的に実行する物理的パワーマ
ネジメントの一例を表２に示す。これは、システムアプ
リケーションによって異なる。
Ｕの個別制御部ＰＲが論理的に実行する物理的パワーマ
ネジメントの一例を表２に示す。これは、システムアプ
リケーションによって異なる。
【００８９】
【表２】
【００９０】ここで、表２の各項目を説明する。
【００９１】クロックダウンは、ＣＰＵ内のクロック周
波数を複数段階に設定して周波数を下げる。クロックス
トップは、ＣＰＵ内のクロックを停止させる（例えば、
外部からのＩ／Ｏ待ちに相当する）。マシンステートセ
ーブは、ＣＰＵ内の状態を一時記憶する。ＤＣバイアス
モードは、ＣＰＵの個別制御部ＰＲが待避状態に入るこ
とをＰＩ／Ｏコントロ−ラの個別制御部ＰＲに知らせ
て、電源をコントロールしＣＰＵの電源をＤＣバイアス
レベルにする。タイムアウトは、設定されたタイマ値に
なれば、ＣＰＵの個別制御部ＰＲがＰＩ／Ｏコントロ−
ラの個別制御部ＰＲに知らせて、ＣＰＵがＤＣバイアス
モードに入る。ディスプレイパワーオフは、ＣＰＵの個
別制御部ＰＲがＰＩ／Ｏコントロ−ラの個別制御部ＰＲ
にディスプレイの電源をコントロールすることを要求し
て遮断する。バックライトパワーオフは、ＬＣＤの場
合、ＣＰＵの個別制御部ＰＲがＰＩ／Ｏコントロ−ラの
個別制御部ＰＲにバックライトの電源をコントロールす
ることを要求して遮断する。
波数を複数段階に設定して周波数を下げる。クロックス
トップは、ＣＰＵ内のクロックを停止させる（例えば、
外部からのＩ／Ｏ待ちに相当する）。マシンステートセ
ーブは、ＣＰＵ内の状態を一時記憶する。ＤＣバイアス
モードは、ＣＰＵの個別制御部ＰＲが待避状態に入るこ
とをＰＩ／Ｏコントロ−ラの個別制御部ＰＲに知らせ
て、電源をコントロールしＣＰＵの電源をＤＣバイアス
レベルにする。タイムアウトは、設定されたタイマ値に
なれば、ＣＰＵの個別制御部ＰＲがＰＩ／Ｏコントロ−
ラの個別制御部ＰＲに知らせて、ＣＰＵがＤＣバイアス
モードに入る。ディスプレイパワーオフは、ＣＰＵの個
別制御部ＰＲがＰＩ／Ｏコントロ−ラの個別制御部ＰＲ
にディスプレイの電源をコントロールすることを要求し
て遮断する。バックライトパワーオフは、ＬＣＤの場
合、ＣＰＵの個別制御部ＰＲがＰＩ／Ｏコントロ−ラの
個別制御部ＰＲにバックライトの電源をコントロールす
ることを要求して遮断する。
【００９２】次に、図３に示されている各Ｉ／Ｏコント
ロ−ラの概略を説明する。
ロ−ラの概略を説明する。
【００９３】これらのＩ／Ｏコントロ−ラは、一般によ
く知られているものであり、ここでは各Ｉ／Ｏコントロ
−ラ自体の構成や動作の説明を省略して、個別制御部Ｐ
Ｒに関することについて説明する。なお、フラッシュ・
メモリがファイル・メモリとして使用されるようになれ
ばフラッシュ・メモリ・コントロ−ラ（ＦＭＣ）がＩ／
Ｏコントロ−ラとして絶対に必要である。
く知られているものであり、ここでは各Ｉ／Ｏコントロ
−ラ自体の構成や動作の説明を省略して、個別制御部Ｐ
Ｒに関することについて説明する。なお、フラッシュ・
メモリがファイル・メモリとして使用されるようになれ
ばフラッシュ・メモリ・コントロ−ラ（ＦＭＣ）がＩ／
Ｏコントロ−ラとして絶対に必要である。
【００９４】まず、ＳＩ／Ｏの個別制御部ＰＲに含まれ
ている各レジスタを説明する。
ている各レジスタを説明する。
【００９５】コマンド・レジスタやデータ・レジスタに
は、システムの電源投入時ＳＩ／Ｏの個別制御部ＰＲが
実行するパワーマネージメントの命令やデータが後述す
る表３の各モードを実行処理するためにコード化されて
入力されている。
は、システムの電源投入時ＳＩ／Ｏの個別制御部ＰＲが
実行するパワーマネージメントの命令やデータが後述す
る表３の各モードを実行処理するためにコード化されて
入力されている。
【００９６】ステイタス・レジスタには、個別制御部Ｐ
Ｒがパワーマネージメントをしているステイタスの情報
が、個別制御部ＰＲのコントロールによって入力されて
いる。このステイタス情報は、パワーマネージメントを
実行しているか否かの情報、各モードの種別、及び各モ
ード処理の実行ステイタスがコード化されている。
Ｒがパワーマネージメントをしているステイタスの情報
が、個別制御部ＰＲのコントロールによって入力されて
いる。このステイタス情報は、パワーマネージメントを
実行しているか否かの情報、各モードの種別、及び各モ
ード処理の実行ステイタスがコード化されている。
【００９７】コントロール・レジスタには、タイムアウ
トの設定値やクロックダウン時の制御値が入力されてい
る。ＳＩ／Ｏの個別制御部ＰＲから入力されるマイクロ
オーダは、各通信バッファのコントロール、各レジスタ
の入出力コントロールに使われる。
トの設定値やクロックダウン時の制御値が入力されてい
る。ＳＩ／Ｏの個別制御部ＰＲから入力されるマイクロ
オーダは、各通信バッファのコントロール、各レジスタ
の入出力コントロールに使われる。
【００９８】また、電源は、ＳＩ／Ｏの個別制御部ＰＲ
がＰＩ／Ｏコントローラの個別制御部ＰＲに要求を出し
てコントロールされる。
がＰＩ／Ｏコントローラの個別制御部ＰＲに要求を出し
てコントロールされる。
【００９９】ＳＩ／Ｏコントローラは、ＣＰＵのバスと
接続されており、主に通信コントロールに用いられ、プ
ログラムによって同期や調歩同期のシリアル通信を行
う。
接続されており、主に通信コントロールに用いられ、プ
ログラムによって同期や調歩同期のシリアル通信を行
う。
【０１００】ＳＩ／Ｏコントローラの状態は、上述した
図５のシステム全体の状態と同様であるが、時間的に見
ると異なる。
図５のシステム全体の状態と同様であるが、時間的に見
ると異なる。
【０１０１】例えば、システムが実行状態であっても、
通信をしていないような状態では、ＳＩ／Ｏコントロー
ラは待機中ということもある。
通信をしていないような状態では、ＳＩ／Ｏコントロー
ラは待機中ということもある。
【０１０２】次に、システムの中で、各状態におけるＳ
Ｉ／Ｏコントローラの個別制御部ＰＲが論理的に実行す
る物理的なパワーマネージメントを一例を表３に示す。
これは、システムのアプリケーションによっても異な
る。
Ｉ／Ｏコントローラの個別制御部ＰＲが論理的に実行す
る物理的なパワーマネージメントを一例を表３に示す。
これは、システムのアプリケーションによっても異な
る。
【０１０３】
【表３】
【０１０４】ここで、表３の各項目を説明する。
【０１０５】クロックダウンは、ＳＩ／Ｏコントローラ
内のクロック周波数を複数段階に設定して周波数を下げ
る。クロックストップは、ＳＩ／Ｏコントローラ内のク
ロックを停止させる。マシンステートセーブは、ＳＩ／
Ｏコントローラ内の状態を一時記憶する。ＤＣバイアス
モードは、ＳＩ／Ｏコントローラが待避状態に入ること
をＳＩ／Ｏコントローラの個別制御部ＰＲがＰＩ／Ｏコ
ントローラの個別制御部ＰＲに知らせて電源をコントロ
ールし、ＳＩ／Ｏコントローラの電源をＤＣバイアス・
レベルにする。タイムアウトは、設定されたタイマ値に
なれば、ＳＩ／Ｏコントローラの個別制御部ＰＲがＰＩ
／Ｏコントローラの個別制御部ＰＲに知らせて、ＳＩ／
ＯコントローラがＤＣバイアス・モードに入る。
内のクロック周波数を複数段階に設定して周波数を下げ
る。クロックストップは、ＳＩ／Ｏコントローラ内のク
ロックを停止させる。マシンステートセーブは、ＳＩ／
Ｏコントローラ内の状態を一時記憶する。ＤＣバイアス
モードは、ＳＩ／Ｏコントローラが待避状態に入ること
をＳＩ／Ｏコントローラの個別制御部ＰＲがＰＩ／Ｏコ
ントローラの個別制御部ＰＲに知らせて電源をコントロ
ールし、ＳＩ／Ｏコントローラの電源をＤＣバイアス・
レベルにする。タイムアウトは、設定されたタイマ値に
なれば、ＳＩ／Ｏコントローラの個別制御部ＰＲがＰＩ
／Ｏコントローラの個別制御部ＰＲに知らせて、ＳＩ／
ＯコントローラがＤＣバイアス・モードに入る。
【０１０６】通信では、相手と接続できないような通話
中等のように、実行中でもタイムアウトになるときがあ
る。ディスプレイパワーオフは、ＳＩ／Ｏコントローラ
の個別制御部ＰＲがＰＩ／Ｏコントローラの個別制御部
ＰＲにディスプレの電源をコントロールすることを要求
して遮断する。バックライトパワーオフは、液晶表示
（ＬＣＤ）の場合、ＳＩ／Ｏコントローラの個別制御部
ＰＲがＰＩ／Ｏコントローラの個別制御部ＰＲにバック
ライトの電源をコントロールすることを要求して遮断す
る等である。
中等のように、実行中でもタイムアウトになるときがあ
る。ディスプレイパワーオフは、ＳＩ／Ｏコントローラ
の個別制御部ＰＲがＰＩ／Ｏコントローラの個別制御部
ＰＲにディスプレの電源をコントロールすることを要求
して遮断する。バックライトパワーオフは、液晶表示
（ＬＣＤ）の場合、ＳＩ／Ｏコントローラの個別制御部
ＰＲがＰＩ／Ｏコントローラの個別制御部ＰＲにバック
ライトの電源をコントロールすることを要求して遮断す
る等である。
【０１０７】次に、リアル・タイム・クロック（ＲＴ
Ｃ）コントローラの個別制御部ＰＲに含まれる各レジス
タについて説明する。
Ｃ）コントローラの個別制御部ＰＲに含まれる各レジス
タについて説明する。
【０１０８】コマンド・レジスタやデータ・レジスタに
は、システムの電源投入時、ＲＴＣコントローラの個別
制御部ＰＲが実行するパワーマネージメントの命令やデ
ータが後述する表４の各モードを実行処理するためにコ
ード化されて入力されている。
は、システムの電源投入時、ＲＴＣコントローラの個別
制御部ＰＲが実行するパワーマネージメントの命令やデ
ータが後述する表４の各モードを実行処理するためにコ
ード化されて入力されている。
【０１０９】スティタス・レジスタには、個別制御部Ｐ
Ｒがパワーマネージメントをしているステイタスの情報
が、個別制御部ＰＲ自体のコントロールによって入力さ
れている。このステイタス情報は、パワーマネージメン
トを実行しているか否かの情報、各モードの種別、及び
各モードの処理の実行ステイタスがコード化されてい
る。
Ｒがパワーマネージメントをしているステイタスの情報
が、個別制御部ＰＲ自体のコントロールによって入力さ
れている。このステイタス情報は、パワーマネージメン
トを実行しているか否かの情報、各モードの種別、及び
各モードの処理の実行ステイタスがコード化されてい
る。
【０１１０】コントロール・レジスタには、タイムアウ
トの実時間設定値やクロックダウン時の制御値等が入力
されている。個別制御部ＰＲからＲＴＣコントロ−ラに
入力されるマイクロオーダは、各レジスタの入出力コン
トロールに使われる。
トの実時間設定値やクロックダウン時の制御値等が入力
されている。個別制御部ＰＲからＲＴＣコントロ−ラに
入力されるマイクロオーダは、各レジスタの入出力コン
トロールに使われる。
【０１１１】電源は、ＲＴＣコントロ−ラの個別制御部
ＰＲがＰＩ／Ｏコントロ−ラの個別制御部ＰＲに要求を
出してコントロールされる。
ＰＲがＰＩ／Ｏコントロ−ラの個別制御部ＰＲに要求を
出してコントロールされる。
【０１１２】ＲＴＣコントローラは、ＣＰＵとインター
フェイス（バス接続しないときもある）されるが、他の
Ｉ／Ｏコントローラに比べると独立性が高く、一種の時
計なので主に時計として使われる。
フェイス（バス接続しないときもある）されるが、他の
Ｉ／Ｏコントローラに比べると独立性が高く、一種の時
計なので主に時計として使われる。
【０１１３】時計は、時刻の初期設定後、システムがど
んな状態にあっても動作しているが、ＲＴＣコントロー
ラを構成するとき、時計を除く部分はシステムと同様な
状態の移り変りがある。即ち、時計機能だけのときには
このような移り変りはない。
んな状態にあっても動作しているが、ＲＴＣコントロー
ラを構成するとき、時計を除く部分はシステムと同様な
状態の移り変りがある。即ち、時計機能だけのときには
このような移り変りはない。
【０１１４】ＲＴＣコントローラの状態は、図５に示す
システム全体の状態と同様であるが、時間に見ると変化
は異なる。例えば、システムが実行状態にあっても、実
時間の割込を出さないような状態、即ち時計を除き待機
しているということがある。
システム全体の状態と同様であるが、時間に見ると変化
は異なる。例えば、システムが実行状態にあっても、実
時間の割込を出さないような状態、即ち時計を除き待機
しているということがある。
【０１１５】次に、システムの中で各状態におけるＲＴ
Ｃコントローラの個別制御部ＰＲが論理的に実行する物
理的なパワーマネージメントの一例を表４に示す。これ
はシステムのアプリケーションによっても変る。但し、
時計は常に動作しているものとする。
Ｃコントローラの個別制御部ＰＲが論理的に実行する物
理的なパワーマネージメントの一例を表４に示す。これ
はシステムのアプリケーションによっても変る。但し、
時計は常に動作しているものとする。
【０１１６】
【表４】
【０１１７】ここで、表４の各項目を説明する。
【０１１８】クロックダウンは、時計のクロック(32.76
8KHZ) を除くＲＴＣコントローラ内のクロック周波数を
複数段階に設定して周波数を下げる。クロックストップ
は、時計のクロックを除いて、ＲＴＣコントローラ内の
クロックを停止させる。マシンステートセーブは、ＲＴ
Ｃコントローラ内の状態を一時記憶する。ＤＣバイアス
モードは、ＲＴＣコントローラが待避状態に入ることを
ＲＴＣコントローラの個別制御部ＰＲがＰＩ／Ｏコント
ローラの個別制御部ＰＲに知らせて、電源をコントロー
ルしてＲＴＣコントロ−ラの電源をＤＣバイアスレベル
にする。タイム・アウトは、設定された実時間になれ
ば、ＲＴＣコントローラの個別制御部ＰＲはＰＩ／Ｏコ
ントローラの個別制御部ＰＲに知らせて、ＲＴＣコント
ローラはＤＣバイアスモードに入る。ディスプレイパワ
ーオフは、設定された実時間になれば、ＲＴＣコントロ
ーラの個別制御部ＰＲがＰＩ／Ｏコントローラの個別制
御部ＰＲにディスプレイの電源をコントロールすること
を要求して遮断する。バックライトオフは、ＬＣＤの場
合、設定された実時間になれば、ＲＴＣコントローラの
個別制御部ＰＲがＰＩ／Ｏコントローラの個別制御部Ｐ
Ｒにバックライトの電源をコントロールすることを要求
して遮断する。
8KHZ) を除くＲＴＣコントローラ内のクロック周波数を
複数段階に設定して周波数を下げる。クロックストップ
は、時計のクロックを除いて、ＲＴＣコントローラ内の
クロックを停止させる。マシンステートセーブは、ＲＴ
Ｃコントローラ内の状態を一時記憶する。ＤＣバイアス
モードは、ＲＴＣコントローラが待避状態に入ることを
ＲＴＣコントローラの個別制御部ＰＲがＰＩ／Ｏコント
ローラの個別制御部ＰＲに知らせて、電源をコントロー
ルしてＲＴＣコントロ−ラの電源をＤＣバイアスレベル
にする。タイム・アウトは、設定された実時間になれ
ば、ＲＴＣコントローラの個別制御部ＰＲはＰＩ／Ｏコ
ントローラの個別制御部ＰＲに知らせて、ＲＴＣコント
ローラはＤＣバイアスモードに入る。ディスプレイパワ
ーオフは、設定された実時間になれば、ＲＴＣコントロ
ーラの個別制御部ＰＲがＰＩ／Ｏコントローラの個別制
御部ＰＲにディスプレイの電源をコントロールすること
を要求して遮断する。バックライトオフは、ＬＣＤの場
合、設定された実時間になれば、ＲＴＣコントローラの
個別制御部ＰＲがＰＩ／Ｏコントローラの個別制御部Ｐ
Ｒにバックライトの電源をコントロールすることを要求
して遮断する。
【０１１９】次に、カウンタタイマコントロ−ラ（ＣＴ
Ｃ）の個別制御部ＰＲに含まれている各レジスタについ
て説明する。
Ｃ）の個別制御部ＰＲに含まれている各レジスタについ
て説明する。
【０１２０】コマンド・レジスタやデータ・レジスタに
は、システムの電源投入時ＣＴＣの個別制御部ＰＲが実
行するパワーマネージメントの命令やデータが表５の各
モードを実行するためにコード化されて入力されてい
る。
は、システムの電源投入時ＣＴＣの個別制御部ＰＲが実
行するパワーマネージメントの命令やデータが表５の各
モードを実行するためにコード化されて入力されてい
る。
【０１２１】ステイタス・レジスタには、個別制御部Ｐ
Ｒがパワーマネージメントをしているステイタスの情報
が個別制御部ＰＲ自体のコントロールによって入力され
ている。このステイタス情報は、パワーマネージメント
を実行しているか否かの情報、各モードの種別、及び各
モード処理の実行ステイタスがコード化されている。
Ｒがパワーマネージメントをしているステイタスの情報
が個別制御部ＰＲ自体のコントロールによって入力され
ている。このステイタス情報は、パワーマネージメント
を実行しているか否かの情報、各モードの種別、及び各
モード処理の実行ステイタスがコード化されている。
【０１２２】コントロール・レジスタには、カウンタ値
やクロックダウン時の制御値等が入力されている。ＣＴ
Ｃに個別制御部ＰＲから入力されるマイクロオーダは、
各レジスタの入出力コントロールや各カウンタの入出力
コントロールに使われる。電源コントロールは、ＣＴＣ
の個別制御部ＰＲがＰＩ／Ｏコントロ−ラの個別制御部
ＰＲに要求を出して行なわれる。
やクロックダウン時の制御値等が入力されている。ＣＴ
Ｃに個別制御部ＰＲから入力されるマイクロオーダは、
各レジスタの入出力コントロールや各カウンタの入出力
コントロールに使われる。電源コントロールは、ＣＴＣ
の個別制御部ＰＲがＰＩ／Ｏコントロ−ラの個別制御部
ＰＲに要求を出して行なわれる。
【０１２３】ＣＴＣは、ＣＰＵバスと接続されており、
システムのタイミング制御のための装置であり、ダイナ
ミック・ランダム・アクセス・メモリ（Ｄ−ＲＡＭ）の
プログラマブルなリフレッシュカウンタとして使用され
る。
システムのタイミング制御のための装置であり、ダイナ
ミック・ランダム・アクセス・メモリ（Ｄ−ＲＡＭ）の
プログラマブルなリフレッシュカウンタとして使用され
る。
【０１２４】ＣＴＣの状態の移り変りを示している。Ｃ
ＴＣの状態図は図５のシステム全体の状態と同様である
が、時間的に見ると異なる。
ＴＣの状態図は図５のシステム全体の状態と同様である
が、時間的に見ると異なる。
【０１２５】例えば、システムが待機状態、待避状態に
あっても、カウンタはシステムのタイミング制御のため
に動作している。これらの状態では、Ｄ−ＲＡＭのリフ
レッシュは、パワーマネージメントのため、クロックダ
ウンして行なわれている場合に相当する。
あっても、カウンタはシステムのタイミング制御のため
に動作している。これらの状態では、Ｄ−ＲＡＭのリフ
レッシュは、パワーマネージメントのため、クロックダ
ウンして行なわれている場合に相当する。
【０１２６】次に、システムの中で、各状態におけるＣ
ＴＣの個別制御部ＰＲが論理的に実行する物理的なパワ
ーマネージメントの一例を表５に示す。これはシステム
のアプリケーションによって異なる。
ＴＣの個別制御部ＰＲが論理的に実行する物理的なパワ
ーマネージメントの一例を表５に示す。これはシステム
のアプリケーションによって異なる。
【０１２７】
【表５】
【０１２８】ここで、表５の各項目を説明する。
【０１２９】クロックダウンは、ＣＴＣ内のクロック周
波数を複数段階に設定してクロック周波数を下げる。Ｄ
−ＲＡＭのリフレッシュは下げた周波数で行なわれる。
クロックストップは、Ｄ−ＲＡＭのリフレッシュカウン
タを除いてＣＴＣ内のクロックを停止させる。マシンス
テートセーブは、ＣＴＣ内の状態を一時記憶する。ＤＣ
バイアスモードは、ＣＴＣではシステムのタイミング制
御を行うので、設定されない。タイムアウトは、ＣＴＣ
ではＤＣバイアスモードに入るのに対応しているタイム
・アウトは設定されないが、システムがタイム・アウト
に入る場合（例えば、待機時のタイム・アウト）は設定
される。ディスプレイパワーオフは、設定されたカウン
タ値になればＣＴＣの個別制御部ＰＲはＰＩ／Ｏコント
ロ−ラの個別制御部ＰＲに要求を出してディスプレイ電
源を遮断する。バックライトオフは、ＬＣＤの場合、設
定されたカウンタ値になれば、ＣＴＣの個別制御部ＰＲ
がＰＩ／Ｏコントロ−ラの個別制御部ＰＲに要求を出し
てバックライトの電源を遮断する。
波数を複数段階に設定してクロック周波数を下げる。Ｄ
−ＲＡＭのリフレッシュは下げた周波数で行なわれる。
クロックストップは、Ｄ−ＲＡＭのリフレッシュカウン
タを除いてＣＴＣ内のクロックを停止させる。マシンス
テートセーブは、ＣＴＣ内の状態を一時記憶する。ＤＣ
バイアスモードは、ＣＴＣではシステムのタイミング制
御を行うので、設定されない。タイムアウトは、ＣＴＣ
ではＤＣバイアスモードに入るのに対応しているタイム
・アウトは設定されないが、システムがタイム・アウト
に入る場合（例えば、待機時のタイム・アウト）は設定
される。ディスプレイパワーオフは、設定されたカウン
タ値になればＣＴＣの個別制御部ＰＲはＰＩ／Ｏコント
ロ−ラの個別制御部ＰＲに要求を出してディスプレイ電
源を遮断する。バックライトオフは、ＬＣＤの場合、設
定されたカウンタ値になれば、ＣＴＣの個別制御部ＰＲ
がＰＩ／Ｏコントロ−ラの個別制御部ＰＲに要求を出し
てバックライトの電源を遮断する。
【０１３０】続いて、インタラプト・コントロ−ラ（Ｉ
ＮＴＣ）の個別制御部ＰＲに含まれている各レジスタに
ついて説明する。
ＮＴＣ）の個別制御部ＰＲに含まれている各レジスタに
ついて説明する。
【０１３１】コマンド・レジスタやデータ・レジスタに
は、システムの電源投入時ＩＮＴＣが実行するパワーマ
ネージメントの命令やデータが後述する表６の各モード
を実行するためにコード化されて入力されている。
は、システムの電源投入時ＩＮＴＣが実行するパワーマ
ネージメントの命令やデータが後述する表６の各モード
を実行するためにコード化されて入力されている。
【０１３２】ステイタス・レジスタには、個別制御部Ｐ
Ｒがパワーマネージメントをしているステイタスの情報
が個別制御部ＰＲ自体のコントロールによって入力され
ている。このステイタス情報は、パワーマネージメント
が実行されているか否かの情報、各モードの種別、及び
各モードの処理の実行ステイタスがコード化されてい
る。
Ｒがパワーマネージメントをしているステイタスの情報
が個別制御部ＰＲ自体のコントロールによって入力され
ている。このステイタス情報は、パワーマネージメント
が実行されているか否かの情報、各モードの種別、及び
各モードの処理の実行ステイタスがコード化されてい
る。
【０１３３】コントロール・レジスタには、クロックダ
ウン時の制御値やタイム・アウト時の制御値が入力され
ている。ＩＮＴＣの個別制御部ＰＲから入力されるマイ
クロオーダは、各レジスタの入出力コントロールに使わ
れる。電源コントロールはＩＮＴＣの個別制御部ＰＲが
ＰＩ／Ｏコントロ−ラの個別制御部ＰＲに要求を出して
行なわれる。
ウン時の制御値やタイム・アウト時の制御値が入力され
ている。ＩＮＴＣの個別制御部ＰＲから入力されるマイ
クロオーダは、各レジスタの入出力コントロールに使わ
れる。電源コントロールはＩＮＴＣの個別制御部ＰＲが
ＰＩ／Ｏコントロ−ラの個別制御部ＰＲに要求を出して
行なわれる。
【０１３４】ＩＮＴＣは、ＣＰＵとバス接続されてお
り、プログラマブルな割込コントロールが可能なディバ
イスであり、優先順位が付けられた割込入力信号を処理
して、その割込要求をＣＰＵに知らせる。
り、プログラマブルな割込コントロールが可能なディバ
イスであり、優先順位が付けられた割込入力信号を処理
して、その割込要求をＣＰＵに知らせる。
【０１３５】ＩＮＴＣの状態の移り変りは、図５のシス
テム全体の状態と同様であるが、時間的に見ると変化は
異なる。
テム全体の状態と同様であるが、時間的に見ると変化は
異なる。
【０１３６】例えば、システムが実行状態であってもＩ
ＮＴＣは待機中ということもあり、システムの割込があ
って動作するから割込がない限り待機している。
ＮＴＣは待機中ということもあり、システムの割込があ
って動作するから割込がない限り待機している。
【０１３７】スペシャル・キ−ＳＫによる割込イベント
は、ノン・マスカブルな割込であり上述したように種々
の割込がある。
は、ノン・マスカブルな割込であり上述したように種々
の割込がある。
【０１３８】次に、システムの中で、各状態におけるＩ
ＮＴＣの個別制御部ＰＲが論理的に実行する物理的なパ
ワーマネージメントの一例を表６に示す。これは、シス
テムのアプリケーションによって異なる。
ＮＴＣの個別制御部ＰＲが論理的に実行する物理的なパ
ワーマネージメントの一例を表６に示す。これは、シス
テムのアプリケーションによって異なる。
【０１３９】
【表６】
【０１４０】ここで、表６の各項目を説明する。
【０１４１】クロックダウンは、ＩＮＴＣ内のロック周
波数を複数段階に設定して周波数を下げる。クロックス
トップは、ＩＮＴＣ内のクロックを停止させる。マシン
ステートセーブは、ＩＮＴＣ内の状態を一時記憶する。
ＤＣバイアスモードは、システムの中で割込があったこ
とをＣＰＵの個別制御部ＰＲに知らせるが、もし待避状
態に入るイベントであれば、ＩＮＴＣの個別制御部ＰＲ
がＰＩ／Ｏコントロ−ラの個別制御部ＰＲに知らせてＤ
Ｃバイアスモードに入る。そうでなければＣＰＵが割込
み処理を行う。タイムアウトは、ＩＮＴＣはタイマ機能
をもたないが、システムのタイムアウトによる割込を受
付けてＣＰＵの個別制御部ＰＲに知らせ、待避状態に入
るイベントであればＩＮＴＣの個別制御部ＰＲがＰＩ／
Ｏコントロ−ラの個別制御部ＰＲに知らせて、ＩＮＴＣ
がＤＣバイアスモードに入る。ディスプレイパワーオフ
は、ＩＮＴＣの個別制御部ＰＲがＰＩ／Ｏコントロ−ラ
の個別制御部ＰＲに表示の電源をコントロールすること
を要求して遮断する。バックライトパワーオフは、ＬＣ
Ｄの場合、ＩＮＴＣの個別制御部ＰＲがＰＩ／Ｏコント
ロ−ラの個別制御部ＰＲにバックライトの電源をコント
ロールすることを要求して遮断する。
波数を複数段階に設定して周波数を下げる。クロックス
トップは、ＩＮＴＣ内のクロックを停止させる。マシン
ステートセーブは、ＩＮＴＣ内の状態を一時記憶する。
ＤＣバイアスモードは、システムの中で割込があったこ
とをＣＰＵの個別制御部ＰＲに知らせるが、もし待避状
態に入るイベントであれば、ＩＮＴＣの個別制御部ＰＲ
がＰＩ／Ｏコントロ−ラの個別制御部ＰＲに知らせてＤ
Ｃバイアスモードに入る。そうでなければＣＰＵが割込
み処理を行う。タイムアウトは、ＩＮＴＣはタイマ機能
をもたないが、システムのタイムアウトによる割込を受
付けてＣＰＵの個別制御部ＰＲに知らせ、待避状態に入
るイベントであればＩＮＴＣの個別制御部ＰＲがＰＩ／
Ｏコントロ−ラの個別制御部ＰＲに知らせて、ＩＮＴＣ
がＤＣバイアスモードに入る。ディスプレイパワーオフ
は、ＩＮＴＣの個別制御部ＰＲがＰＩ／Ｏコントロ−ラ
の個別制御部ＰＲに表示の電源をコントロールすること
を要求して遮断する。バックライトパワーオフは、ＬＣ
Ｄの場合、ＩＮＴＣの個別制御部ＰＲがＰＩ／Ｏコント
ロ−ラの個別制御部ＰＲにバックライトの電源をコント
ロールすることを要求して遮断する。
【０１４２】次に、ダイレクト・メモリ・アクセス・コ
ントロ−ラ（ＤＭＡＣ）の個別制御部ＰＲに含まれてい
る各レジスタについて説明する。
ントロ−ラ（ＤＭＡＣ）の個別制御部ＰＲに含まれてい
る各レジスタについて説明する。
【０１４３】コマンド・レジスタやデータ・レジスタに
は、システムの電源投入時、ＤＭＡＣが実行するパワー
マネージメントの命令やデータが後述する表７の各モー
ドを実行するためにコード化されて入力されている。
は、システムの電源投入時、ＤＭＡＣが実行するパワー
マネージメントの命令やデータが後述する表７の各モー
ドを実行するためにコード化されて入力されている。
【０１４４】ステイタス・レジスタには、個別制御部Ｐ
Ｒがパワーマネージメントをしているステイタス情報が
個別制御部ＰＲ自体のコントロールによって入力されて
いる。このステイタス情報は、パワーマネージメントを
実行しているか否かの情報、各モードの種別、及び各モ
ード処理の実行ステイタスがコード化されている。
Ｒがパワーマネージメントをしているステイタス情報が
個別制御部ＰＲ自体のコントロールによって入力されて
いる。このステイタス情報は、パワーマネージメントを
実行しているか否かの情報、各モードの種別、及び各モ
ード処理の実行ステイタスがコード化されている。
【０１４５】コントロール・レジスタには、クロックダ
ウン時の制御値が入力されている。ＤＭＡＣの個別制御
部ＰＲから入力されるマイクロオーダは、各レジスタや
レジスタグループの入出力をコントロールするために使
われる。電源コントロールは、ＤＭＡＣの個別制御部Ｐ
ＲがＰＩ／Ｏコントロ−ラの個別制御部ＰＲに要求を出
して行なわれる。
ウン時の制御値が入力されている。ＤＭＡＣの個別制御
部ＰＲから入力されるマイクロオーダは、各レジスタや
レジスタグループの入出力をコントロールするために使
われる。電源コントロールは、ＤＭＡＣの個別制御部Ｐ
ＲがＰＩ／Ｏコントロ−ラの個別制御部ＰＲに要求を出
して行なわれる。
【０１４６】ＤＭＡＣは、ＣＰＵとバス接続されてお
り、ＣＰＵを介さないで、各メモリや各Ｉ／Ｏコントロ
−ラ（例えば、外部接続されているフラッシュメモリ）
を直接アクセスできるコントローラであり、メモリ転送
や外部記憶装置とのリード／ライトに用いられる。
り、ＣＰＵを介さないで、各メモリや各Ｉ／Ｏコントロ
−ラ（例えば、外部接続されているフラッシュメモリ）
を直接アクセスできるコントローラであり、メモリ転送
や外部記憶装置とのリード／ライトに用いられる。
【０１４７】ＤＭＡＣの状態の移り変りは、図５のシス
テム全体の状態と同様であるが時間的に見ると異なる。
例えば、システムが実行状態であっても、ＤＭＡＣは待
機中ということもある。システムにＤＭＡの要求があっ
て、メモリ転送やＩ／Ｏデータの転送が行なわれるの
で、ＤＭＡ要求がない限り待機していることになる。
テム全体の状態と同様であるが時間的に見ると異なる。
例えば、システムが実行状態であっても、ＤＭＡＣは待
機中ということもある。システムにＤＭＡの要求があっ
て、メモリ転送やＩ／Ｏデータの転送が行なわれるの
で、ＤＭＡ要求がない限り待機していることになる。
【０１４８】次に、システムの中で各状態におけるＤＭ
ＡＣの個別制御部ＰＲが論理的に実行する物理的なパワ
ーマネージメントの一例を表７に示す。これは、システ
ムアプリケーションによって異なる。
ＡＣの個別制御部ＰＲが論理的に実行する物理的なパワ
ーマネージメントの一例を表７に示す。これは、システ
ムアプリケーションによって異なる。
【０１４９】
【表７】
【０１５０】ここで、表７の各項目を説明する。
【０１５１】クロックダウンは、ＤＭＡＣ内のクロック
周波数を複数段階に設定して周波数を下げる。クロック
ストップは、ＤＭＡＣ内のクロックを停止させる。マシ
ンステートセーブは、ＤＭＡＣ内の状態を一時記憶す
る。ＤＣバイアスモードは、ＤＭＡＣが待避状態に入る
ことを、個別制御部ＰＲがＰＩ／Ｏコントロ−ラの個別
制御部ＰＲに知らせて電源をコントロールし、ＤＭＡＣ
の電源をＤＣバイアスモードにする。タイムアウトは、
ＤＭＡＣはタイマ機能をもたないが、システムの中でタ
イマによる待避イベントがあれば、ＤＭＡＣの個別制御
部ＰＲがＰＩ／Ｏコントロ−ラの個別制御部ＰＲに知ら
せてＤＭＡＣはＤＣバイアスモードに入る。ディスプレ
イパワーオフは、ＤＭＡＣの個別制御部ＰＲがＰＩ／Ｏ
コントロ−ラの個別制御部ＰＲに表示の電源をコントロ
ールすることを要求して遮断する。バックライトパワー
オフは、ＬＣＤの場合、ＤＭＡＣの個別制御部ＰＲがＰ
Ｉ／Ｏコントロ−ラの個別制御部ＰＲにバックライトの
電源をコントロールすることを要求して遮断する。
周波数を複数段階に設定して周波数を下げる。クロック
ストップは、ＤＭＡＣ内のクロックを停止させる。マシ
ンステートセーブは、ＤＭＡＣ内の状態を一時記憶す
る。ＤＣバイアスモードは、ＤＭＡＣが待避状態に入る
ことを、個別制御部ＰＲがＰＩ／Ｏコントロ−ラの個別
制御部ＰＲに知らせて電源をコントロールし、ＤＭＡＣ
の電源をＤＣバイアスモードにする。タイムアウトは、
ＤＭＡＣはタイマ機能をもたないが、システムの中でタ
イマによる待避イベントがあれば、ＤＭＡＣの個別制御
部ＰＲがＰＩ／Ｏコントロ−ラの個別制御部ＰＲに知ら
せてＤＭＡＣはＤＣバイアスモードに入る。ディスプレ
イパワーオフは、ＤＭＡＣの個別制御部ＰＲがＰＩ／Ｏ
コントロ−ラの個別制御部ＰＲに表示の電源をコントロ
ールすることを要求して遮断する。バックライトパワー
オフは、ＬＣＤの場合、ＤＭＡＣの個別制御部ＰＲがＰ
Ｉ／Ｏコントロ−ラの個別制御部ＰＲにバックライトの
電源をコントロールすることを要求して遮断する。
【０１５２】次に、フラッシュ・メモリ・コントロ−ラ
（ＦＭＣ）の個別制御部ＰＲに含まれているの各レジス
タについて説明する。
（ＦＭＣ）の個別制御部ＰＲに含まれているの各レジス
タについて説明する。
【０１５３】ＦＭＣがコントロールするフラッシュメモ
リは、動作中は、電力消費があっても、非動作時は全く
電力が消費もなく、電源を供給しなくても記憶されてい
るデータは保持されるので、メモリに対しては、いつで
もパワーを遮断することができる（非動作時は物理的な
遮断ができる）。後述する表８の各モードに加えて、フ
ラッシュ・メモリ・パワーオフのモードがある。このコ
ントロールは、ＦＭＣの個別制御部ＰＲが非動作時であ
ることを、ステイタス・レジスタによって知ることがで
きるので、ＦＭＣの個別制御部ＰＲがＰＩ／Ｏコントロ
−ラの個別制御部ＰＲに知らせて外部記憶装置（エクス
タ−ナル・メモリ）の電源を遮断することができる。
リは、動作中は、電力消費があっても、非動作時は全く
電力が消費もなく、電源を供給しなくても記憶されてい
るデータは保持されるので、メモリに対しては、いつで
もパワーを遮断することができる（非動作時は物理的な
遮断ができる）。後述する表８の各モードに加えて、フ
ラッシュ・メモリ・パワーオフのモードがある。このコ
ントロールは、ＦＭＣの個別制御部ＰＲが非動作時であ
ることを、ステイタス・レジスタによって知ることがで
きるので、ＦＭＣの個別制御部ＰＲがＰＩ／Ｏコントロ
−ラの個別制御部ＰＲに知らせて外部記憶装置（エクス
タ−ナル・メモリ）の電源を遮断することができる。
【０１５４】コマンド・レジスタやデータ・レジスタに
は、システムの電源投入時、ＦＭＣが実行するパワーマ
ネジメントの命令やデータが表８の各モードを実行する
ためにコード化されて入力されている。
は、システムの電源投入時、ＦＭＣが実行するパワーマ
ネジメントの命令やデータが表８の各モードを実行する
ためにコード化されて入力されている。
【０１５５】ステイタス・レジスタには、個別制御部Ｐ
Ｒがパワーマネージメントをしているステイタス情報が
個別制御部ＰＲ自体のコントロールによって入力されて
いる。このステイタス情報は、パワーマネジメントを実
行しているか否かの情報、各モードの種別、及び各モー
ド処理の実行ステイタスがコード化されている。
Ｒがパワーマネージメントをしているステイタス情報が
個別制御部ＰＲ自体のコントロールによって入力されて
いる。このステイタス情報は、パワーマネジメントを実
行しているか否かの情報、各モードの種別、及び各モー
ド処理の実行ステイタスがコード化されている。
【０１５６】コントロール・レジスタには、クロックダ
ウン時の制御値が入力されている。ＦＭＣの個別制御部
ＰＲから入力されるマイクロオーダーは、ＦＭＣの各レ
ジスタの入出力をコントロールするために使われる。
ウン時の制御値が入力されている。ＦＭＣの個別制御部
ＰＲから入力されるマイクロオーダーは、ＦＭＣの各レ
ジスタの入出力をコントロールするために使われる。
【０１５７】電源のコントロールはＦＭＣの個別制御部
ＰＲがＰＩ／Ｏコントロ−ラの個別制御部ＰＲに要求を
出して行なわれる。
ＰＲがＰＩ／Ｏコントロ−ラの個別制御部ＰＲに要求を
出して行なわれる。
【０１５８】ＦＭＣは、ＣＰＵとバス接続されており、
バイト単位の転送やワード単位の他、ブロック単位（例
えば512B）の転送を行い、外部メモリに対してデータ・
コントロールのリードやライト・コントロールを行う。
また、外部メモリをファイルとして扱うファイルコント
ローラでもある。
バイト単位の転送やワード単位の他、ブロック単位（例
えば512B）の転送を行い、外部メモリに対してデータ・
コントロールのリードやライト・コントロールを行う。
また、外部メモリをファイルとして扱うファイルコント
ローラでもある。
【０１５９】ＦＭＣの状態の移り変りは、図５のシステ
ム全体の状態と同様であるが、時間的に見ると変化は異
なる。例えば、システムが実行状態であっても、ＦＭＣ
は待機中ということもある。システムが外部メモリに対
して、リード要求やライト要求を出して、外部メモリか
らデータをリードしたり、外部メモリへライトするの
で、リードやライト要求がない限り待機状態になる。
ム全体の状態と同様であるが、時間的に見ると変化は異
なる。例えば、システムが実行状態であっても、ＦＭＣ
は待機中ということもある。システムが外部メモリに対
して、リード要求やライト要求を出して、外部メモリか
らデータをリードしたり、外部メモリへライトするの
で、リードやライト要求がない限り待機状態になる。
【０１６０】次に、システムの中で、各状態におけるＦ
ＭＣの個別制御部ＰＲが論理的に実行する物理的なパワ
ーマネージメントの一例を表８に示す。これは、システ
ムアプリケーションによって異なる。
ＭＣの個別制御部ＰＲが論理的に実行する物理的なパワ
ーマネージメントの一例を表８に示す。これは、システ
ムアプリケーションによって異なる。
【０１６１】
【表８】
【０１６２】ここで、表８の各項目を説明する。
【０１６３】クロックダウンは、ＦＭＣ内のクロック周
波数を複数段階に設定して、周波数を下げる。クロック
ストップは、ＦＭＣ内のクロックを停止させる。マシン
ステートセーブは、ＦＭＣ内の状態を一時記憶する。Ｄ
Ｃバイアスモードは、ＦＭＣが待避状態に入ることを、
個別制御部ＰＲがＰＩ／Ｏコントロ−ラの個別制御部Ｐ
Ｒに知らせて、電源をコントロールし、ＦＭＣの電源を
ＤＣバイアスモードにする。タイムアウトは、ＦＭＣで
はタイマ機能をもたないが、システムの中でタイマによ
る待避イベントがあれば、ＦＭＣの個別制御部ＰＲがＰ
Ｉ／Ｏコントロ−ラの個別制御部ＰＲに知らせてＦＭＣ
がＤＣバイアスモードに入る。ディスプレイパワーオフ
は、ＦＭＣの個別制御部ＰＲがＰＩ／Ｏコントロ−ラの
個別制御部ＰＲに表示の電源をコントロールすることを
要求して遮断する。バックライトパワーオフは、ＬＣＤ
の場合、ＦＭＣの個別制御部ＰＲがＰＩ／Ｏコントロ−
ラの個別制御部ＰＲにバックライトの電源をコントロー
ルすることを要求して遮断する。
波数を複数段階に設定して、周波数を下げる。クロック
ストップは、ＦＭＣ内のクロックを停止させる。マシン
ステートセーブは、ＦＭＣ内の状態を一時記憶する。Ｄ
Ｃバイアスモードは、ＦＭＣが待避状態に入ることを、
個別制御部ＰＲがＰＩ／Ｏコントロ−ラの個別制御部Ｐ
Ｒに知らせて、電源をコントロールし、ＦＭＣの電源を
ＤＣバイアスモードにする。タイムアウトは、ＦＭＣで
はタイマ機能をもたないが、システムの中でタイマによ
る待避イベントがあれば、ＦＭＣの個別制御部ＰＲがＰ
Ｉ／Ｏコントロ−ラの個別制御部ＰＲに知らせてＦＭＣ
がＤＣバイアスモードに入る。ディスプレイパワーオフ
は、ＦＭＣの個別制御部ＰＲがＰＩ／Ｏコントロ−ラの
個別制御部ＰＲに表示の電源をコントロールすることを
要求して遮断する。バックライトパワーオフは、ＬＣＤ
の場合、ＦＭＣの個別制御部ＰＲがＰＩ／Ｏコントロ−
ラの個別制御部ＰＲにバックライトの電源をコントロー
ルすることを要求して遮断する。
【０１６４】続いて、ビテオ・デ−タ・コントロ−ラ
（ＶＤＣ）の個別制御部ＰＲに含まれている各レジスタ
について説明する。
（ＶＤＣ）の個別制御部ＰＲに含まれている各レジスタ
について説明する。
【０１６５】コマンド・レジスタやデータ・レジスタに
は、電源投入時、ＶＤＣが実行するパワーマネジメント
の命令やデータが表９の各モードを実行するためにコー
ド化されて入力されている。
は、電源投入時、ＶＤＣが実行するパワーマネジメント
の命令やデータが表９の各モードを実行するためにコー
ド化されて入力されている。
【０１６６】ステイタス・レジスタには、個別制御部Ｐ
Ｒがパワーマネージメントをしているステイタス情報
が、個別制御部ＰＲ自体のコントロールによって入力さ
れている。このステイタス情報は、パワーマネジメント
を実行しているか否かの情報、各モードの種別、及び各
モード処理の実行ステイタスがコード化されている。
Ｒがパワーマネージメントをしているステイタス情報
が、個別制御部ＰＲ自体のコントロールによって入力さ
れている。このステイタス情報は、パワーマネジメント
を実行しているか否かの情報、各モードの種別、及び各
モード処理の実行ステイタスがコード化されている。
【０１６７】コントロール・レジスタには、クロックダ
ウン時の制御値が入力されている。ＶＤＣの個別制御部
ＰＲから入力されるマイクロオーダーは、描画アドレス
制御部や表示アドレス制御部、ビデオデータ制御部等の
入出力（Ｉ／Ｏ）コントロールに使われる。
ウン時の制御値が入力されている。ＶＤＣの個別制御部
ＰＲから入力されるマイクロオーダーは、描画アドレス
制御部や表示アドレス制御部、ビデオデータ制御部等の
入出力（Ｉ／Ｏ）コントロールに使われる。
【０１６８】電源のコントロールは、ＶＤＣの個別制御
部ＰＲがＰＩ／Ｏコントロ−ラの個別制御部ＰＲに要求
を出して行なわれる。
部ＰＲがＰＩ／Ｏコントロ−ラの個別制御部ＰＲに要求
を出して行なわれる。
【０１６９】ＶＤＣは、ＣＰＵとバス接続されており、
描画タイミングの選択、直線や円弧、四辺形、文字等の
描画やスクロール、自動カーソル等ビデオデータのコン
トロールを行うコントローラである。
描画タイミングの選択、直線や円弧、四辺形、文字等の
描画やスクロール、自動カーソル等ビデオデータのコン
トロールを行うコントローラである。
【０１７０】更に、ローカルバスには、ビデオ・ラム
（以下、Ｖ−ＲＡＭと称する）がビディオデータの表示
のために接続されるが、Ｖ−ＲＡＭのビットデータをコ
ントロールするものである。このＶ−ＲＡＭには、Ｄ−
ＲＡＭが使われるときもあるので、Ｄ−ＲＡＭのリフレ
ッシュ機能を有する。
（以下、Ｖ−ＲＡＭと称する）がビディオデータの表示
のために接続されるが、Ｖ−ＲＡＭのビットデータをコ
ントロールするものである。このＶ−ＲＡＭには、Ｄ−
ＲＡＭが使われるときもあるので、Ｄ−ＲＡＭのリフレ
ッシュ機能を有する。
【０１７１】Ｄ−ＲＡＭの変わりに、リフレッシュが不
要な疑自己リフレッシュ・ラム（疑似Ｓ−ＲＡＭ）を用
いてもよい。
要な疑自己リフレッシュ・ラム（疑似Ｓ−ＲＡＭ）を用
いてもよい。
【０１７２】ＶＤＣは、ＣＲＴとインターフェイスされ
るか、またはリキッド・クリスタル・ディスプレイ・コ
ントロ−ラ（以下、ＬＣＤＣと称する）としても使用さ
れる。この場合、ＬＣＤフラットディスプレイに接続さ
れるので、ＬＣＤ表示用データインタフェイスコンバー
タを含んだコントローラになるが、ビディオデータのコ
ントロール機能は同一であり、ＶＤＣのパワーマネジメ
ントの説明で充分であるので説明を省略する。
るか、またはリキッド・クリスタル・ディスプレイ・コ
ントロ−ラ（以下、ＬＣＤＣと称する）としても使用さ
れる。この場合、ＬＣＤフラットディスプレイに接続さ
れるので、ＬＣＤ表示用データインタフェイスコンバー
タを含んだコントローラになるが、ビディオデータのコ
ントロール機能は同一であり、ＶＤＣのパワーマネジメ
ントの説明で充分であるので説明を省略する。
【０１７３】ＶＤＣの状態の移り変りは、図５のシステ
ム全体の状態と同様であるが、時間的に見ると異なって
いる。例えば、システムが実行状態にあっても、ＶＤＣ
は待機しているということもある。システムがデータ処
理（作表演算やファイルアクセス等）中であっても、Ｖ
ＤＣは、非動作でよく、データ処理の終了後にＶＤＣは
動作を始めればよいので、待機していることがある。
ム全体の状態と同様であるが、時間的に見ると異なって
いる。例えば、システムが実行状態にあっても、ＶＤＣ
は待機しているということもある。システムがデータ処
理（作表演算やファイルアクセス等）中であっても、Ｖ
ＤＣは、非動作でよく、データ処理の終了後にＶＤＣは
動作を始めればよいので、待機していることがある。
【０１７４】次に、システムの中で、各状態におけるＶ
ＤＣの個別制御部ＰＲが論理的に実行する物理的なパワ
ーマネジメントの一例を表９に示す。これは、システム
アプリケーションによって異なる。
ＤＣの個別制御部ＰＲが論理的に実行する物理的なパワ
ーマネジメントの一例を表９に示す。これは、システム
アプリケーションによって異なる。
【０１７５】
【表９】
【０１７６】ここで、表９の各項目を説明する。
【０１７７】クロックダウンは、ＶＤＣ内のクロック周
波数を複数段階に設定して周波数を下げる。
波数を複数段階に設定して周波数を下げる。
【０１７８】クロックストップは、ＶＤＣ内のクロック
を停止させる。但し、Ｖ−ＲＡＭにＤ−ＲＡＭが使われ
ているときはこのモードはない。Ｓ−ＲＡＭや疑似Ｓ−
ＲＡＭが使用されているときはクロックを停止させるこ
とができる。
を停止させる。但し、Ｖ−ＲＡＭにＤ−ＲＡＭが使われ
ているときはこのモードはない。Ｓ−ＲＡＭや疑似Ｓ−
ＲＡＭが使用されているときはクロックを停止させるこ
とができる。
【０１７９】マシンステートセーブは、ＶＤＣ内の状態
を一時記憶する。
を一時記憶する。
【０１８０】ＤＣバイアスモードは、ＶＤＣの個別制御
部ＰＲが待避状態に入ることをＰＩ／Ｏコントロ−ラの
個別制御部ＰＲに知らせて電源をコントロールし、ＶＤ
Ｃの電源をＤＣバイアスレベルにする。
部ＰＲが待避状態に入ることをＰＩ／Ｏコントロ−ラの
個別制御部ＰＲに知らせて電源をコントロールし、ＶＤ
Ｃの電源をＤＣバイアスレベルにする。
【０１８１】タイムアウトは、ＶＤＣではタイマ機能を
もたないが、システムの中でタイマによる待避イベント
があれば、ＶＤＣの個別制御部ＰＲがＰＩ／Ｏコントロ
−ラの個別制御部ＰＲに知らせてＶＤＣがＤＣバイアス
モードに入る。
もたないが、システムの中でタイマによる待避イベント
があれば、ＶＤＣの個別制御部ＰＲがＰＩ／Ｏコントロ
−ラの個別制御部ＰＲに知らせてＶＤＣがＤＣバイアス
モードに入る。
【０１８２】ディスプレイパワーオフは、ＶＤＣの個別
制御部ＰＲがＰＩ／Ｏコントロ−ラの個別制御部ＰＲに
表示の電源をコントロールすることを要求して遮断す
る。
制御部ＰＲがＰＩ／Ｏコントロ−ラの個別制御部ＰＲに
表示の電源をコントロールすることを要求して遮断す
る。
【０１８３】バックライトパワーオフは、ＬＣＤの場
合、ＶＤＣの個別制御部ＰＲがＰＩ／Ｏコントロ−ラの
個別制御部ＰＲにバックライトの電源をコントロールす
ることを要求して遮断する。
合、ＶＤＣの個別制御部ＰＲがＰＩ／Ｏコントロ−ラの
個別制御部ＰＲにバックライトの電源をコントロールす
ることを要求して遮断する。
【０１８４】次に、個別制御部ＰＲを有するキ−ボ−ド
・コントロ−ラ（ＫＢＣ（ＳＩ／Ｏ（II）））の個別制
御部ＰＲに含まれている各レジスタについて説明する。
・コントロ−ラ（ＫＢＣ（ＳＩ／Ｏ（II）））の個別制
御部ＰＲに含まれている各レジスタについて説明する。
【０１８５】コマンド・レジスタやデータ・レジスタに
は、システムの電源投入時、ＫＢＣの個別制御部ＰＲが
実行するパワーマネージメントの命令やデータが表１０
の各モードを実行処理するためにコード化されて入力さ
れている。
は、システムの電源投入時、ＫＢＣの個別制御部ＰＲが
実行するパワーマネージメントの命令やデータが表１０
の各モードを実行処理するためにコード化されて入力さ
れている。
【０１８６】ステイタス・レジスタには、個別制御部Ｐ
Ｒがパワーマネージメントをしているステイタス情報が
個別制御部ＰＲ自体のコントロールによって入力されて
いる。このステイタス情報は、パワーマネージメントを
実行しているか否かの情報や各モードの種別や各モード
の処理の実行ステイタスがコード化されている。
Ｒがパワーマネージメントをしているステイタス情報が
個別制御部ＰＲ自体のコントロールによって入力されて
いる。このステイタス情報は、パワーマネージメントを
実行しているか否かの情報や各モードの種別や各モード
の処理の実行ステイタスがコード化されている。
【０１８７】コントロール・レジスタには、クロックダ
ウン時の制御値が入力されている。ＫＢＣに入力される
マイクロオーダは、レジスタグループの入出力やその他
をコントロールするために使われる。
ウン時の制御値が入力されている。ＫＢＣに入力される
マイクロオーダは、レジスタグループの入出力やその他
をコントロールするために使われる。
【０１８８】電源をコントロールするときは、ＫＢＣの
個別制御部ＰＲがＳＩ／Ｏ(II)の個別制御部ＰＲを通し
てＰＩ／Ｏコントロ−ラの個別制御部ＰＲに要求を出し
て電源がコントロールされる。
個別制御部ＰＲがＳＩ／Ｏ(II)の個別制御部ＰＲを通し
てＰＩ／Ｏコントロ−ラの個別制御部ＰＲに要求を出し
て電源がコントロールされる。
【０１８９】ＳＩ／Ｏ(II)は、常にＫＢＣに同期して、
シリアルにインターフェイスし、システムのキ−入力を
知らせ、キ−入力処理を行う。また、ＳＩ／Ｏ(II)の個
別制御部ＰＲは、ＫＢＣの個別制御部ＰＲのもとでコン
トロールされて表１０の各モードを実行する。
シリアルにインターフェイスし、システムのキ−入力を
知らせ、キ−入力処理を行う。また、ＳＩ／Ｏ(II)の個
別制御部ＰＲは、ＫＢＣの個別制御部ＰＲのもとでコン
トロールされて表１０の各モードを実行する。
【０１９０】ＫＢＣは、図３に示すようにバスと接続さ
れないで、独立している非同期に入力されるキ−・ボー
ドの信号をシステムに同期させ、文字／記号、数値キー
等コード化するコントローラであり、マイクロコンピュ
ータ・ユニットが使われることが多い。これは、ＲＯＭ
やＲＡＭ、Ｉ／Ｏポートを内蔵している。図３のシステ
ム例では、ＫＢＣにもう一方のＳＩ／Ｏ(II)が接続され
ているが、ＫＢＣと同一の状態の移り変りをする。ＫＢ
Ｃからのシリアル信号をシステムとシリアルにインター
フェイスする。
れないで、独立している非同期に入力されるキ−・ボー
ドの信号をシステムに同期させ、文字／記号、数値キー
等コード化するコントローラであり、マイクロコンピュ
ータ・ユニットが使われることが多い。これは、ＲＯＭ
やＲＡＭ、Ｉ／Ｏポートを内蔵している。図３のシステ
ム例では、ＫＢＣにもう一方のＳＩ／Ｏ(II)が接続され
ているが、ＫＢＣと同一の状態の移り変りをする。ＫＢ
Ｃからのシリアル信号をシステムとシリアルにインター
フェイスする。
【０１９１】ＫＢＣの状態の移り変りは、図５のシステ
ム全体の状態と同じであるが、他のＩ／Ｏコントローラ
を含むシステムとは、時間的に見ると変化は全く異な
る。例えば、システムが実行状態にあっても、ＫＢＣは
待機している時間がほとんどである。連続的なキ−入力
のときには、比較的多くＫＢＣはシステムをアクセスす
る。
ム全体の状態と同じであるが、他のＩ／Ｏコントローラ
を含むシステムとは、時間的に見ると変化は全く異な
る。例えば、システムが実行状態にあっても、ＫＢＣは
待機している時間がほとんどである。連続的なキ−入力
のときには、比較的多くＫＢＣはシステムをアクセスす
る。
【０１９２】しかし、割込優先度の高いキ−入力があれ
ば、システムは常にこのキ−入力を受付け（但し、リア
ル・タイム・クロックを除く）、待避イベントであれば
待避へ、復帰イベントであれば復帰へとシステムの状態
が遷移する。
ば、システムは常にこのキ−入力を受付け（但し、リア
ル・タイム・クロックを除く）、待避イベントであれば
待避へ、復帰イベントであれば復帰へとシステムの状態
が遷移する。
【０１９３】次に、システムの中で各状態におけるＫＢ
Ｃの個別制御部ＰＲが論理的に実行する物理的パワーマ
ネジメントの一例を表１０に示す。これは、システムア
プリケーションによって異なる。ＳＩ／Ｏ(II)もＫＢＣ
と同じである。
Ｃの個別制御部ＰＲが論理的に実行する物理的パワーマ
ネジメントの一例を表１０に示す。これは、システムア
プリケーションによって異なる。ＳＩ／Ｏ(II)もＫＢＣ
と同じである。
【０１９４】
【表１０】
【０１９５】ここで、表１０の各項目を説明する。
【０１９６】クロックダウンは、ＫＢＣ内のクロック周
波数を複数段階に設定してクロック周波数を下げる。ク
ロックストップは、ＫＢＣ内のクロックを停止させる。
マシンステートセーブは、ＫＢＣ内の状態を一時記憶さ
せる。ＤＣバイアスモードは、ＫＢＣでは、ＤＣバスア
スモードは設定しない。なぜならば、キ−入力は非同期
入力であり、キ−入力があったことをシステムに知らせ
なければならず、特にスペシャル・キ−ＳＫを常に受付
けなければならない。しかしシステムアプリケ−ション
によっては待機状態でのみキ−入力を受け付けるシステ
ムもあるので、このような場合はＤＣバイアスモ−ドが
設定できる。タイムアウトは、ＫＢＣでは、このモード
を設定しない。なぜならば、非同期入力であるためにキ
−入力があったことを処理しなければならない。しか
し、一定時間（実用的には分単位）経過すれば、他のＩ
／Ｏコントローラの個別制御部ＰＲがタイムアウトの要
求を出してタイムアウトになることがある。ディスプレ
イパワーオフは、ＫＢＣの個別制御部ＰＲが、ＰＩ／Ｏ
コントロ−ラの個別制御部ＰＲに表示の電源をコントロ
ールすることを要求して遮断する。バックライトパワー
オフは、ＬＣＤの場合、ＫＢＣの個別制御部ＰＲが、Ｐ
Ｉ／Ｏコントロ−ラの個別制御部ＰＲにバックライトの
電源をコントロールすることを要求して遮断する。
波数を複数段階に設定してクロック周波数を下げる。ク
ロックストップは、ＫＢＣ内のクロックを停止させる。
マシンステートセーブは、ＫＢＣ内の状態を一時記憶さ
せる。ＤＣバイアスモードは、ＫＢＣでは、ＤＣバスア
スモードは設定しない。なぜならば、キ−入力は非同期
入力であり、キ−入力があったことをシステムに知らせ
なければならず、特にスペシャル・キ−ＳＫを常に受付
けなければならない。しかしシステムアプリケ−ション
によっては待機状態でのみキ−入力を受け付けるシステ
ムもあるので、このような場合はＤＣバイアスモ−ドが
設定できる。タイムアウトは、ＫＢＣでは、このモード
を設定しない。なぜならば、非同期入力であるためにキ
−入力があったことを処理しなければならない。しか
し、一定時間（実用的には分単位）経過すれば、他のＩ
／Ｏコントローラの個別制御部ＰＲがタイムアウトの要
求を出してタイムアウトになることがある。ディスプレ
イパワーオフは、ＫＢＣの個別制御部ＰＲが、ＰＩ／Ｏ
コントロ−ラの個別制御部ＰＲに表示の電源をコントロ
ールすることを要求して遮断する。バックライトパワー
オフは、ＬＣＤの場合、ＫＢＣの個別制御部ＰＲが、Ｐ
Ｉ／Ｏコントロ−ラの個別制御部ＰＲにバックライトの
電源をコントロールすることを要求して遮断する。
【０１９７】次に、各メモリについて説明する。
【０１９８】システムのメインメモリにはＤ−ＲＡＭが
主として使用されるが、Ｓ−ＲＡＭはその低消費電力性
やスタティックなデータ記憶ができることからシステム
規模に応じて多く使用され得る。
主として使用されるが、Ｓ−ＲＡＭはその低消費電力性
やスタティックなデータ記憶ができることからシステム
規模に応じて多く使用され得る。
【０１９９】Ｄ−ＲＡＭをメインメモリとして使用する
システムでは、その特性上、一定時間内のリフレッシュ
を常に伴うことからＤＣバイアスモードは存在しない
が、ＣＴＣによるクロックダウンのパワーマネジメント
は存在する。
システムでは、その特性上、一定時間内のリフレッシュ
を常に伴うことからＤＣバイアスモードは存在しない
が、ＣＴＣによるクロックダウンのパワーマネジメント
は存在する。
【０２００】他方、Ｓ−ＲＡＭは、その特性によってス
タティックなデータ保持ができることからＤＣバイアイ
モードをもつことができる。即ち、ＰＩ／Ｏコントロ−
ラが待避状態に入ったとき、ＰＩ／ＯのＰＲが、Ｓ−Ｒ
ＡＭ（メインメモリ）の電源をコントロールして、ＤＣ
バイアスモードにする。疑似Ｓ−ＲＡＭは、セルフ・リ
フレッシュなので、Ｄ−ＲＡＭと同様にＤＣバイアイモ
ードは設定しない。
タティックなデータ保持ができることからＤＣバイアイ
モードをもつことができる。即ち、ＰＩ／Ｏコントロ−
ラが待避状態に入ったとき、ＰＩ／ＯのＰＲが、Ｓ−Ｒ
ＡＭ（メインメモリ）の電源をコントロールして、ＤＣ
バイアスモードにする。疑似Ｓ−ＲＡＭは、セルフ・リ
フレッシュなので、Ｄ−ＲＡＭと同様にＤＣバイアイモ
ードは設定しない。
【０２０１】ＩＣメモリカードは、多様なメモリが使わ
れる部分である。大きくは、ＲＯＭとＲＡＭである。Ｍ
−ＲＡＭも、ＥＰ−ＲＯＭもＥ2 ＰＲＯＭその他のＲＯ
Ｍも全てＲＯＭとして扱う。
れる部分である。大きくは、ＲＯＭとＲＡＭである。Ｍ
−ＲＡＭも、ＥＰ−ＲＯＭもＥ2 ＰＲＯＭその他のＲＯ
Ｍも全てＲＯＭとして扱う。
【０２０２】ＲＯＭは、メモリの電源を遮断してもデー
タを保持するのでＤＣバイアスモードが存在し物理的に
もパワーオフができるのでパワーオフモードが存在す
る。
タを保持するのでＤＣバイアスモードが存在し物理的に
もパワーオフができるのでパワーオフモードが存在す
る。
【０２０３】他方、ＲＡＭの場合は、Ｄ−ＲＡＭ、Ｓ−
ＲＡＭ、疑似Ｓ−ＲＡＭがあるが、ＩＣメモリカードは
着装、脱着して使用されるので、Ｄ−ＲＡＭは実用上、
ＩＣメモリカードとしての使用に難点がある。メインメ
モリで説明したことから、Ｓ−ＲＡＭによるＩＣメモリ
カードは、ＤＣバイアスモードをもつことができ、ＰＩ
／Ｏコントロ−ラの個別制御部ＰＲが電源コントロール
する。疑似Ｓ−ＲＡＭの場合は、セルフ・リフレッシュ
をもっているので脱着してもフルパワーにしておけば、
データ保持ができるがＤＣバイアスモードは設定しな
い。Ｄ−ＲＡＭと同様に実用的にも難点がある。
ＲＡＭ、疑似Ｓ−ＲＡＭがあるが、ＩＣメモリカードは
着装、脱着して使用されるので、Ｄ−ＲＡＭは実用上、
ＩＣメモリカードとしての使用に難点がある。メインメ
モリで説明したことから、Ｓ−ＲＡＭによるＩＣメモリ
カードは、ＤＣバイアスモードをもつことができ、ＰＩ
／Ｏコントロ−ラの個別制御部ＰＲが電源コントロール
する。疑似Ｓ−ＲＡＭの場合は、セルフ・リフレッシュ
をもっているので脱着してもフルパワーにしておけば、
データ保持ができるがＤＣバイアスモードは設定しな
い。Ｄ−ＲＡＭと同様に実用的にも難点がある。
【０２０４】大規模な大規模集積回路（ＬＳＩ）化技術
が進み、システムが１つのチップに集積された場合にお
いても、ＣＰＵや他のＩ／Ｏコントロ−ラは、このパワ
−マネ−ジメントシステムによって、ＣＰＵや個別のＩ
／Ｏコントロ−ラの電源を制御するように構成できる。
が進み、システムが１つのチップに集積された場合にお
いても、ＣＰＵや他のＩ／Ｏコントロ−ラは、このパワ
−マネ−ジメントシステムによって、ＣＰＵや個別のＩ
／Ｏコントロ−ラの電源を制御するように構成できる。
【０２０５】大規模ＬＳＩ化技術によって、将来、図３
のようなシステムが１つのチップに集積された場合や、
もっと進んでウエファ−・スケ−ル・インテグレ−ショ
ン技術により、システムが集積された場合、システムの
低消費電力化がますます重要になってくる。このとき、
システムはシリコンの上に集積されるが、上述した本発
明の分散パワ−・マネ−ジメント・システムによって、
ＣＰＵや個別のＩ／Ｏコントロ−ラ、その他のメモリの
電源を制御できるので、シリコン上の消費電力をシリコ
ン全体に分散させることができる。即ち、安定したシス
テムの動作や大規模ＬＳＩの安定性や量産性を確保する
ことができる。
のようなシステムが１つのチップに集積された場合や、
もっと進んでウエファ−・スケ−ル・インテグレ−ショ
ン技術により、システムが集積された場合、システムの
低消費電力化がますます重要になってくる。このとき、
システムはシリコンの上に集積されるが、上述した本発
明の分散パワ−・マネ−ジメント・システムによって、
ＣＰＵや個別のＩ／Ｏコントロ−ラ、その他のメモリの
電源を制御できるので、シリコン上の消費電力をシリコ
ン全体に分散させることができる。即ち、安定したシス
テムの動作や大規模ＬＳＩの安定性や量産性を確保する
ことができる。
【０２０６】また、半導体の周波数は、駆動電圧に依存
するという特性を有しており、駆動電圧を高くすると動
作周波数を高くすることができ、駆動電圧を低くすると
動作周波数を低くすることができる。上述した本発明の
分散パワ−・マネ−ジメント・システムは、電源をコン
トロ−ルして駆動電圧をスイッチングしているので、フ
ル・パワ−・モ−ドとＤＣバイアス・モ−ドをもつこと
ができる。このことは、低消費電力化を実現させると共
に、システムの動作、非動作によって処理速度の上昇と
下降を制御してシステム全体の処理速度を落すことがな
いように制御することが可能になる。即ち、システムの
動作中は処理速度を上げ、非動作中は処理速度を下げる
制御も可能になる。
するという特性を有しており、駆動電圧を高くすると動
作周波数を高くすることができ、駆動電圧を低くすると
動作周波数を低くすることができる。上述した本発明の
分散パワ−・マネ−ジメント・システムは、電源をコン
トロ−ルして駆動電圧をスイッチングしているので、フ
ル・パワ−・モ−ドとＤＣバイアス・モ−ドをもつこと
ができる。このことは、低消費電力化を実現させると共
に、システムの動作、非動作によって処理速度の上昇と
下降を制御してシステム全体の処理速度を落すことがな
いように制御することが可能になる。即ち、システムの
動作中は処理速度を上げ、非動作中は処理速度を下げる
制御も可能になる。
【０２０７】図１５は、図７に示されたパワ−・コント
ロ−ルのブロック図に対応したパワ−制御の信号波形と
制御信号Ａ，Ｂによってスイッチングされる電源の動き
を示すタイミング・チャ−トである。
ロ−ルのブロック図に対応したパワ−制御の信号波形と
制御信号Ａ，Ｂによってスイッチングされる電源の動き
を示すタイミング・チャ−トである。
【０２０８】即ち、図１５は、外部のパワ−・コントロ
−ル部（即ち、ＰＩ／Ｏのパワ−・コントロ−ル・ポ−
トからの入出力信号によって、制御信号Ａ，Ｂを合成さ
せる）を通してＣＰＵやＩ／Ｏコントロ−ラのそれぞれ
の電源をコントロ−ルする制御信号Ａ，Ｂの波形例を示
している。
−ル部（即ち、ＰＩ／Ｏのパワ−・コントロ−ル・ポ−
トからの入出力信号によって、制御信号Ａ，Ｂを合成さ
せる）を通してＣＰＵやＩ／Ｏコントロ−ラのそれぞれ
の電源をコントロ−ルする制御信号Ａ，Ｂの波形例を示
している。
【０２０９】なお、制御信号Ａ，Ｂの波形はＣＰＵやそ
れぞれのＩ／Ｏコントロ−ラの機能的な特性やシステム
によって異なる。
れぞれのＩ／Ｏコントロ−ラの機能的な特性やシステム
によって異なる。
【０２１０】図１６は、本発明のパワ−・コントロ−ル
の第２実施例の構成を示すブロック図である。
の第２実施例の構成を示すブロック図である。
【０２１１】図１６の個別制御部ＰＲは、個別制御部Ｐ
Ｒ自体でも電源をコントロ−ルできるように構成されて
いる。
Ｒ自体でも電源をコントロ−ルできるように構成されて
いる。
【０２１２】図１６の個別制御部ＰＲは、図１に示す本
発明のパワ−・コントロ−ルの第１実施例に対して、パ
ワ−・コントロ−ルするためのロジック・ブロックが追
加されている。
発明のパワ−・コントロ−ルの第１実施例に対して、パ
ワ−・コントロ−ルするためのロジック・ブロックが追
加されている。
【０２１３】追加されたロジック・ブロックは、制御ゲ
−ト16、及び制御ゲ−ト16に接続されたフリップ・フロ
ップ17によって構成されている。
−ト16、及び制御ゲ−ト16に接続されたフリップ・フロ
ップ17によって構成されている。
【０２１４】上記ロジック・ブロックでは、制御ゲ−ト
16はマイクロ・オ−ダ及びデ−タ・レジスタの出力ビッ
トであるパワ−・コントロ−ル・ビットの出力信号をそ
れぞれ入力し、フリップ・フロップ17は制御ゲ−ト16の
出力に基づいてオン状態またはオフ状態を形成して、こ
のオン状態またはオフ状態に基づいてＰＣＣへの入力信
号Ａｉ，Ｂｉを出力する。
16はマイクロ・オ−ダ及びデ−タ・レジスタの出力ビッ
トであるパワ−・コントロ−ル・ビットの出力信号をそ
れぞれ入力し、フリップ・フロップ17は制御ゲ−ト16の
出力に基づいてオン状態またはオフ状態を形成して、こ
のオン状態またはオフ状態に基づいてＰＣＣへの入力信
号Ａｉ，Ｂｉを出力する。
【０２１５】図１７は、このときのパワ−制御の信号波
形である制御信号Ａ，制御信号Ｂを示すタイミング・チ
ャ−トである。図１７は、更に、制御信号Ａ，制御信号
Ｂによって制御される電源の動きも示している。
形である制御信号Ａ，制御信号Ｂを示すタイミング・チ
ャ−トである。図１７は、更に、制御信号Ａ，制御信号
Ｂによって制御される電源の動きも示している。
【０２１６】制御信号Ａは、個別制御部ＰＲ自体でコン
トロ−ルされるので、スタンバイ・モ−ドに入るときは
電源が−Ｖ′ccにスイッチングされるため、信号レベル
は図１７に示すようになる。
トロ−ルされるので、スタンバイ・モ−ドに入るときは
電源が−Ｖ′ccにスイッチングされるため、信号レベル
は図１７に示すようになる。
【０２１７】また、制御信号Ｂは、フル・パワ−・モ−
ドでは電源が−Ｖccにスイッチングされるため、図１７
に示すようになる。
ドでは電源が−Ｖccにスイッチングされるため、図１７
に示すようになる。
【０２１８】即ち、スタンバイ・モ−ドにする信号が制
御信号Ｂであり、フル・パワ−・モ−ドにする信号が制
御信号Ａである。
御信号Ｂであり、フル・パワ−・モ−ドにする信号が制
御信号Ａである。
【０２１９】図１８は、個別制御部ＰＲ自体でパワ−制
御を行うときのブロック図を示している。なお、制御信
号Ａ，制御信号Ｂの波形は、ＣＰＵやそれぞれのＩ／Ｏ
コントロ−ラの機能的な特性やシステムによって異な
る。
御を行うときのブロック図を示している。なお、制御信
号Ａ，制御信号Ｂの波形は、ＣＰＵやそれぞれのＩ／Ｏ
コントロ−ラの機能的な特性やシステムによって異な
る。
【０２２０】図１９は、図１８のＣＰＵに関する構成を
詳細に示す図である。
詳細に示す図である。
【０２２１】図１９に示すように、ＣＰＵは、個別制御
部ＰＲと、個別制御部ＰＲに接続されていると共にＰＣ
Ｃにも接続されているトランジスタ回路部を備えてい
る。また、図１９には、オン電流、オフ電流はトランジ
スタ回路部とＰＣＣの端子Ａｉ，Ｂｉとの間を流れを示
している。
部ＰＲと、個別制御部ＰＲに接続されていると共にＰＣ
Ｃにも接続されているトランジスタ回路部を備えてい
る。また、図１９には、オン電流、オフ電流はトランジ
スタ回路部とＰＣＣの端子Ａｉ，Ｂｉとの間を流れを示
している。
【０２２２】図１９に示すように、ＣＰＵや他のＩ／Ｏ
コントロ−ラにはＢｉ−ＣＭＯＳが含まれており、Ｂｉ
−ＣＭＯＳはＰＣＣの各端子Ａｉ，Ｂｉに接続されてい
ると共に、ＣＰＵや他のＩ／Ｏコントロ−ラに含まれて
いる個別制御部ＰＲに接続されている。
コントロ−ラにはＢｉ−ＣＭＯＳが含まれており、Ｂｉ
−ＣＭＯＳはＰＣＣの各端子Ａｉ，Ｂｉに接続されてい
ると共に、ＣＰＵや他のＩ／Ｏコントロ−ラに含まれて
いる個別制御部ＰＲに接続されている。
【０２２３】表１１は、図１のコマンド・レジスタによ
るパワ−・マネ−ジメント命令を示す。
るパワ−・マネ−ジメント命令を示す。
【０２２４】
【表１１】
【０２２５】表１２は、表１１に示した図１のコマンド
・レジスタの構成内容を示す。
・レジスタの構成内容を示す。
【０２２６】
【表１２】
【０２２７】表１３は、図１のステイタス・レジスタの
構成内容を示す。
構成内容を示す。
【０２２８】
【表１３】
【０２２９】表１４は、表１３に示した状態を表すSM
３，SM２，及びSM１の具体的な内容を示す。
３，SM２，及びSM１の具体的な内容を示す。
【０２３０】
【表１４】
【０２３１】表１５は、表１３に示したSM 1〜SM11のス
イッチ・ロジックを示す。
イッチ・ロジックを示す。
【０２３２】
【表１５】
【０２３３】表１６は、図１のコントロ−ル・レジスタ
の構成内容を示す。
の構成内容を示す。
【０２３４】
【表１６】
【０２３５】また、表１７及び表１８は、コントロ−ル
・レジスタのクロック・ダウン値及びタイム・アウト値
をそれぞれ示す。
・レジスタのクロック・ダウン値及びタイム・アウト値
をそれぞれ示す。
【０２３６】
【表１７】
【０２３７】
【表１８】
【０２３８】表１９及び表２０は、図１のデ−タ・レジ
スタの構成内容及び具体的な命令内容をそれぞれ示す。
スタの構成内容及び具体的な命令内容をそれぞれ示す。
【０２３９】
【表１９】
【０２４０】
【表２０】
【０２４１】表１１〜表２０は、多様なパワ−・マネ−
ジメント命令がある中でその一例であり、また各レジス
タの構成内容も多様である中での一例である。
ジメント命令がある中でその一例であり、また各レジス
タの構成内容も多様である中での一例である。
【０２４２】次に、上記表１１〜表２０、及び図２０〜
図２２のフロ−チャ−トをそれぞれ参照して、図１に示
すＰＩ／Ｏの個別制御部ＰＲのパワ−・マネ−ジメント
の動作がシステムアプリケ−ションによって種々ある中
で、その一例を説明する。
図２２のフロ−チャ−トをそれぞれ参照して、図１に示
すＰＩ／Ｏの個別制御部ＰＲのパワ−・マネ−ジメント
の動作がシステムアプリケ−ションによって種々ある中
で、その一例を説明する。
【０２４３】まず、図９に示す並列入出力コントロ−ラ
（ＰＩ／Ｏ）を構成しているコマンド・レジスタ、第１
ポ−ト〜第４ポ−ト、第１グル−プ・コントロ−ル、及
び第２グル−プ・コントロ−ルをそれぞれ初期化（イニ
シャライズ）して（ステップＳ１）、図１のＰＩ／Ｏの
個別制御部ＰＲを構成しているコマンド・レジスタＣＲ
をＦ３０６にセットすると共に、ステイタス・レジスタ
ＳＲ、コントロ−ル・レジスタＣＬＲ、及びデ−タ・レ
ジスタＤＲをそれぞれ００００（各数値はhexiadecimal
を表す）にセットして（ステップＳ２）、ＰＩ／Ｏの個
別制御部ＰＲをイニシャライズ状態に設定し（ステップ
Ｓ３）、イニシャライズが終了したか否かを判定し（ス
テップＳ４）、上記ステップＳ４でイニシャライズが終
了していない（ＮＯ）と判定された場合には、スペシャ
ル・キ−（ＳＫキ−）の割込があったか否かを判定し
（ステップＳ５）、上記ステップＳ５でＳＫキ−の割込
がない（ＮＯ）と判定された場合には、上記ステップＳ
３に戻ってＳＫキ−の割込があるまでル−ティンを繰り
返して実行し、上記ステップＳ５でＳＫキ−の割込があ
った（ＹＥＳ）と判定された場合には、“マスクできな
い割込”（Non-Maskable Interrupt，以下、ＮＭＩと称
する）を１にセットすると共に、マスタ−／スレ−ブの
フラッグ（以下、Ｍ／Ｓと称する）も同時に１にセット
し（ステップＳ６）、システムの状態を表すＳＭ３を
０，ＳＭ２を１，及びＳＭ１を０にそれぞれセットして
（ステップＳ７）、“待避状態”（表１４参照）を形成
し（ステップＳ８）、処理１を実行する（ステップＳ
９）。
（ＰＩ／Ｏ）を構成しているコマンド・レジスタ、第１
ポ−ト〜第４ポ−ト、第１グル−プ・コントロ−ル、及
び第２グル−プ・コントロ−ルをそれぞれ初期化（イニ
シャライズ）して（ステップＳ１）、図１のＰＩ／Ｏの
個別制御部ＰＲを構成しているコマンド・レジスタＣＲ
をＦ３０６にセットすると共に、ステイタス・レジスタ
ＳＲ、コントロ−ル・レジスタＣＬＲ、及びデ−タ・レ
ジスタＤＲをそれぞれ００００（各数値はhexiadecimal
を表す）にセットして（ステップＳ２）、ＰＩ／Ｏの個
別制御部ＰＲをイニシャライズ状態に設定し（ステップ
Ｓ３）、イニシャライズが終了したか否かを判定し（ス
テップＳ４）、上記ステップＳ４でイニシャライズが終
了していない（ＮＯ）と判定された場合には、スペシャ
ル・キ−（ＳＫキ−）の割込があったか否かを判定し
（ステップＳ５）、上記ステップＳ５でＳＫキ−の割込
がない（ＮＯ）と判定された場合には、上記ステップＳ
３に戻ってＳＫキ−の割込があるまでル−ティンを繰り
返して実行し、上記ステップＳ５でＳＫキ−の割込があ
った（ＹＥＳ）と判定された場合には、“マスクできな
い割込”（Non-Maskable Interrupt，以下、ＮＭＩと称
する）を１にセットすると共に、マスタ−／スレ−ブの
フラッグ（以下、Ｍ／Ｓと称する）も同時に１にセット
し（ステップＳ６）、システムの状態を表すＳＭ３を
０，ＳＭ２を１，及びＳＭ１を０にそれぞれセットして
（ステップＳ７）、“待避状態”（表１４参照）を形成
し（ステップＳ８）、処理１を実行する（ステップＳ
９）。
【０２４４】ここで、図２３を参照して、処理１の内容
を説明する。
を説明する。
【０２４５】図２３に示すように、処理１では、コマン
ド・レジスタＣＲ２の２番目のビットＣＲ２（２）が１
であるか否か（即ちクロックをコントロ−ルするか否
か）を判定し（ステップＳ９１）、上記ステップＳ９１
でコマンド・レジスタＣＲ２（２）が１である（ＹＥ
Ｓ）（即ちクロックをコントロ−ルする）と判定された
場合には、コントロ−ル・レジスタＣＬＲ２の２番目の
ビットＣＬＲ２（２）を１にセットして（ステップＳ９
２）、クロック・ダウン値を１／８倍（表１７参照）に
セットして処理を終了する（ステップＳ９３）。また、
上記ステップＳ９１でコマンド・レジスタＣＲ２（２）
が１でない（ＮＯ）と判定された場合には、処理を終了
する。
ド・レジスタＣＲ２の２番目のビットＣＲ２（２）が１
であるか否か（即ちクロックをコントロ−ルするか否
か）を判定し（ステップＳ９１）、上記ステップＳ９１
でコマンド・レジスタＣＲ２（２）が１である（ＹＥ
Ｓ）（即ちクロックをコントロ−ルする）と判定された
場合には、コントロ−ル・レジスタＣＬＲ２の２番目の
ビットＣＬＲ２（２）を１にセットして（ステップＳ９
２）、クロック・ダウン値を１／８倍（表１７参照）に
セットして処理を終了する（ステップＳ９３）。また、
上記ステップＳ９１でコマンド・レジスタＣＲ２（２）
が１でない（ＮＯ）と判定された場合には、処理を終了
する。
【０２４６】図２０に戻って、処理１を終了したなら
ば、再びＳＫキ−の割込があったか否かを判定し（ステ
ップＳ１０）、上記ステップＳ１０でＳＫキ−の割込が
ない（ＮＯ）と判定された場合には、上記ステップＳ８
の“待避状態”に戻り、上記ステップＳ１０でＳＫキ−
の割込があった（ＹＥＳ）と判定された場合には、ＮＭ
Ｉ及びＭ／Ｓをそれぞれ０にリセットし（ステップＳ１
１）、ＳＭ３，ＳＭ２，及びＳＭ１を０に，コントロ−
ル・レジスタＣＬＲを００００にそれぞれリセットして
（ステップＳ１２）、上記ステップＳ３に戻る。
ば、再びＳＫキ−の割込があったか否かを判定し（ステ
ップＳ１０）、上記ステップＳ１０でＳＫキ−の割込が
ない（ＮＯ）と判定された場合には、上記ステップＳ８
の“待避状態”に戻り、上記ステップＳ１０でＳＫキ−
の割込があった（ＹＥＳ）と判定された場合には、ＮＭ
Ｉ及びＭ／Ｓをそれぞれ０にリセットし（ステップＳ１
１）、ＳＭ３，ＳＭ２，及びＳＭ１を０に，コントロ−
ル・レジスタＣＬＲを００００にそれぞれリセットして
（ステップＳ１２）、上記ステップＳ３に戻る。
【０２４７】続いて、図２０及び図２１に示すように、
上記ステップＳ４でイニシャライズが終了した（ＹＥ
Ｓ）と判定された場合には、ＳＭ３を０，ＳＭ２を０，
ＳＭ１を１にそれぞれセットして（ステップＳ１３）、
“待機状態”が形成され（ステップＳ１４）、ＳＫキ−
の割込があったか否かを判定し（ステップＳ１５）、上
記ステップＳ１５でＳＫキ−の割込があった（ＹＥＳ）
と判定された場合には、ＮＭＩを１にセットすると共
に、Ｍ／Ｓも同時に１にセットし（ステップＳ１６）、
ＳＭ３を０，ＳＭ２を１，及びＳＭ１を０にそれぞれセ
ットして（ステップＳ１７）、“待避状態”（表１４参
照）を形成し（ステップＳ１８）、処理２を実行する
（ステップＳ１９）。
上記ステップＳ４でイニシャライズが終了した（ＹＥ
Ｓ）と判定された場合には、ＳＭ３を０，ＳＭ２を０，
ＳＭ１を１にそれぞれセットして（ステップＳ１３）、
“待機状態”が形成され（ステップＳ１４）、ＳＫキ−
の割込があったか否かを判定し（ステップＳ１５）、上
記ステップＳ１５でＳＫキ−の割込があった（ＹＥＳ）
と判定された場合には、ＮＭＩを１にセットすると共
に、Ｍ／Ｓも同時に１にセットし（ステップＳ１６）、
ＳＭ３を０，ＳＭ２を１，及びＳＭ１を０にそれぞれセ
ットして（ステップＳ１７）、“待避状態”（表１４参
照）を形成し（ステップＳ１８）、処理２を実行する
（ステップＳ１９）。
【０２４８】ここで、図２４を参照して、処理２の内容
を説明する。
を説明する。
【０２４９】図２４に示すように、処理２では、コマン
ド・レジスタＣＲ２の６番目のビットＣＲ２（６）が１
であるか否か（即ち、パワ−をオフするか否か）を判定
し（ステップＳ１９１）、上記ステップＳ１９１でコマ
ンド・レジスタＣＲ２（６）が１である（ＹＥＳ）（即
ちパワ−をオフする）と判定された場合には、デ−タ・
レジスタＤＲ２の４番目のビットＤＲ２（４）を１にセ
ットし（ステップＳ１９２）、ディスプレイ・パワ−を
オフ（表２０参照）して（ステップＳ１９３）、デ−タ
・レジスタＤＲ２の５番目のビットＤＲ２（５）を１に
セットし（ステップＳ１９４）、バック・ライトをオフ
（表２０参照）する（ステップＳ１９５）。
ド・レジスタＣＲ２の６番目のビットＣＲ２（６）が１
であるか否か（即ち、パワ−をオフするか否か）を判定
し（ステップＳ１９１）、上記ステップＳ１９１でコマ
ンド・レジスタＣＲ２（６）が１である（ＹＥＳ）（即
ちパワ−をオフする）と判定された場合には、デ−タ・
レジスタＤＲ２の４番目のビットＤＲ２（４）を１にセ
ットし（ステップＳ１９２）、ディスプレイ・パワ−を
オフ（表２０参照）して（ステップＳ１９３）、デ−タ
・レジスタＤＲ２の５番目のビットＤＲ２（５）を１に
セットし（ステップＳ１９４）、バック・ライトをオフ
（表２０参照）する（ステップＳ１９５）。
【０２５０】続いて、コマンド・レジスタＣＲ２の５番
目のビットＣＲ２（５）が１であるか否か（即ち、ＤＣ
バイアス・モ−ドか否か）を判定し（ステップＳ１９
６）、上記ステップＳ１９６でコマンド・レジスタＣＲ
２（５）が１である（ＹＥＳ）（即ちＤＣバイアス・モ
−ドである）と判定された場合には、デ−タ・レジスタ
ＤＲを１ＦＦＦにセットし（ステップＳ１９７）、デ−
タ・レジスタＤＲの内容を第１ポ−トに出力して（ステ
ップＳ１９８）、ＤＣバイアス・モ−ドを形成する（ス
テップＳ１９９）。
目のビットＣＲ２（５）が１であるか否か（即ち、ＤＣ
バイアス・モ−ドか否か）を判定し（ステップＳ１９
６）、上記ステップＳ１９６でコマンド・レジスタＣＲ
２（５）が１である（ＹＥＳ）（即ちＤＣバイアス・モ
−ドである）と判定された場合には、デ−タ・レジスタ
ＤＲを１ＦＦＦにセットし（ステップＳ１９７）、デ−
タ・レジスタＤＲの内容を第１ポ−トに出力して（ステ
ップＳ１９８）、ＤＣバイアス・モ−ドを形成する（ス
テップＳ１９９）。
【０２５１】更に、コマンド・レジスタＣＲ２の２番目
のビットＣＲ２（２）が１であるか否か（即ち、クロッ
ク・コントロ−ルか否か）を判定し（ステップＳ１９１
０）、上記ステップＳ１９１０でコマンド・レジスタＣ
Ｒ２（２）が１である（ＹＥＳ）（即ちクロック・コン
トロ−ルである）と判定された場合には、コントロ−ル
・レジスタＣＬＲ２の８番目のビットＣＬＲ２（８）を
１にセットし（ステップＳ１９１１）、クロック・スト
ップ（表１７参照）を形成する（ステップＳ１９１
２）。
のビットＣＲ２（２）が１であるか否か（即ち、クロッ
ク・コントロ−ルか否か）を判定し（ステップＳ１９１
０）、上記ステップＳ１９１０でコマンド・レジスタＣ
Ｒ２（２）が１である（ＹＥＳ）（即ちクロック・コン
トロ−ルである）と判定された場合には、コントロ−ル
・レジスタＣＬＲ２の８番目のビットＣＬＲ２（８）を
１にセットし（ステップＳ１９１１）、クロック・スト
ップ（表１７参照）を形成する（ステップＳ１９１
２）。
【０２５２】図２１に戻って、処理２を終了したなら
ば、再びＳＫキ−の割込があったか否かを判定し（ステ
ップＳ２０）、上記ステップＳ２０でＳＫキ−の割込が
あった（ＹＥＳ）と判定された場合には、ＮＭＩ及びＭ
／Ｓをそれぞれ０にリセットし（ステップＳ２１）、Ｓ
Ｍ３及びＳＭ２を０に、ＳＭ１を１に、コントロ−ル・
レジスタＣＬＲを００００に、デ−タ・レジスタＤＲを
００００にそれぞれリセットして（ステップＳ２２）、
デ−タ・レジスタＤＲの内容を第１ポ−トに出力して
（ステップＳ２３）、上記ステップＳ１４に戻る。
ば、再びＳＫキ−の割込があったか否かを判定し（ステ
ップＳ２０）、上記ステップＳ２０でＳＫキ−の割込が
あった（ＹＥＳ）と判定された場合には、ＮＭＩ及びＭ
／Ｓをそれぞれ０にリセットし（ステップＳ２１）、Ｓ
Ｍ３及びＳＭ２を０に、ＳＭ１を１に、コントロ−ル・
レジスタＣＬＲを００００に、デ−タ・レジスタＤＲを
００００にそれぞれリセットして（ステップＳ２２）、
デ−タ・レジスタＤＲの内容を第１ポ−トに出力して
（ステップＳ２３）、上記ステップＳ１４に戻る。
【０２５３】また、上記ステップＳ２０でＳＫキ−の割
込がない（ＮＯ）と判定された場合には、コマンド・レ
ジスタＣＲ１の１番目のビットＣＲ１（１）が１である
か否か（即ち、パワ−・オンか否か）を判定し（ステッ
プＳ２４）、上記ステップＳ２４でＣＲ１（１）が１で
ない（ＮＯ）と判定された場合には、上記ステップＳ１
８に戻り、他方、上記ステップＳ２４でＣＲ１（１）が
１である（ＹＥＳ）と判定された場合には、デ−タ・レ
ジスタＤＲ２の８番目のビットＤＲ２（８）を１にセッ
トし（ステップＳ２５）、ディスプレイ／バックライト
をオンにして（ステップＳ２６）、上記ステップＳ１８
に戻る。
込がない（ＮＯ）と判定された場合には、コマンド・レ
ジスタＣＲ１の１番目のビットＣＲ１（１）が１である
か否か（即ち、パワ−・オンか否か）を判定し（ステッ
プＳ２４）、上記ステップＳ２４でＣＲ１（１）が１で
ない（ＮＯ）と判定された場合には、上記ステップＳ１
８に戻り、他方、上記ステップＳ２４でＣＲ１（１）が
１である（ＹＥＳ）と判定された場合には、デ−タ・レ
ジスタＤＲ２の８番目のビットＤＲ２（８）を１にセッ
トし（ステップＳ２５）、ディスプレイ／バックライト
をオンにして（ステップＳ２６）、上記ステップＳ１８
に戻る。
【０２５４】上記ステップＳ１５でＳＫキ−の割込がな
い（ＮＯ）と判定された場合には、処理３を実行する
（ステップＳ２７）。
い（ＮＯ）と判定された場合には、処理３を実行する
（ステップＳ２７）。
【０２５５】ここで、図２５を参照して、処理３を説明
する。
する。
【０２５６】図２５に示すように、処理３では、Ｍ／Ｓ
を１にセットし（ステップＳ２７１）、“システム管理
による割込“（System Management Interrupt （以下、
ＳＭＩと称する））のＳＭＩ1 が１であるか否かを判定
し（ステップＳ２７２）、上記ステップＳ２７２でＳＭ
Ｉ1 が１である（ＹＥＳ）と判定された場合には、デ−
タ・レジスタＤＲ１の１番目のビットＤＲ１（１）を１
にセット（即ち、ＶＤＣのパワ−・コントロ−ルをオ
ン）し（ステップＳ２７３）、上記ステップＳ２７２で
ＳＭＩ1 が１でない（ＮＯ）と判定された場合には、Ｄ
Ｒ１（１）を０にセットする（ステップＳ２７４）。
を１にセットし（ステップＳ２７１）、“システム管理
による割込“（System Management Interrupt （以下、
ＳＭＩと称する））のＳＭＩ1 が１であるか否かを判定
し（ステップＳ２７２）、上記ステップＳ２７２でＳＭ
Ｉ1 が１である（ＹＥＳ）と判定された場合には、デ−
タ・レジスタＤＲ１の１番目のビットＤＲ１（１）を１
にセット（即ち、ＶＤＣのパワ−・コントロ−ルをオ
ン）し（ステップＳ２７３）、上記ステップＳ２７２で
ＳＭＩ1 が１でない（ＮＯ）と判定された場合には、Ｄ
Ｒ１（１）を０にセットする（ステップＳ２７４）。
【０２５７】続いて、ＳＭＩ2 が１であるか否かを判定
し（ステップＳ２７５）、上記ステップＳ２７５でＳＭ
Ｉ2 が１である（ＹＥＳ）と判定された場合には、デ−
タ・レジスタＤＲ１の２番目のビットＤＲ１（２）を１
にセット（即ち、ＦＭＣのパワ−・コントロ−ルをオ
ン）し（ステップＳ２７６）、上記ステップＳ２７５で
ＳＭＩ2 が１でない（ＮＯ）と判定された場合には、Ｄ
Ｒ１（２）を０にセットする（ステップＳ２７７）。
し（ステップＳ２７５）、上記ステップＳ２７５でＳＭ
Ｉ2 が１である（ＹＥＳ）と判定された場合には、デ−
タ・レジスタＤＲ１の２番目のビットＤＲ１（２）を１
にセット（即ち、ＦＭＣのパワ−・コントロ−ルをオ
ン）し（ステップＳ２７６）、上記ステップＳ２７５で
ＳＭＩ2 が１でない（ＮＯ）と判定された場合には、Ｄ
Ｒ１（２）を０にセットする（ステップＳ２７７）。
【０２５８】以下、ＳＭＩ3 が１であるか否かを判定し
（ステップＳ２７８）、上記ステップＳ２７８でＳＭＩ
3 が１である（ＹＥＳ）と判定された場合には、デ−タ
・レジスタＤＲ１の３番目のビットＤＲ１（３）を１に
セット（即ち、ＳＩ／Ｏ（II）のパワ−・コントロ−ル
をオン）し（ステップＳ２７９）、上記ステップＳ２７
８でＳＭＩ3 が１でない（ＮＯ）と判定された場合に
は、ＤＲ１（３）を０にセットする（ステップＳ２７１
０）。
（ステップＳ２７８）、上記ステップＳ２７８でＳＭＩ
3 が１である（ＹＥＳ）と判定された場合には、デ−タ
・レジスタＤＲ１の３番目のビットＤＲ１（３）を１に
セット（即ち、ＳＩ／Ｏ（II）のパワ−・コントロ−ル
をオン）し（ステップＳ２７９）、上記ステップＳ２７
８でＳＭＩ3 が１でない（ＮＯ）と判定された場合に
は、ＤＲ１（３）を０にセットする（ステップＳ２７１
０）。
【０２５９】同様に、ＳＭＩ4 が１であるか否かを判定
し（ステップＳ２７１１）、上記ステップＳ２７１１で
ＳＭＩ4 が１である（ＹＥＳ）と判定された場合には、
デ−タ・レジスタＤＲ１の４番目のビットＤＲ１（４）
を１にセット（即ち、ＤＭＡＣのパワ−・コントロ−ル
をオン）し（ステップＳ２７１２）、上記ステップＳ２
７１１でＳＭＩ4 が１でない（ＮＯ）と判定された場合
には、ＤＲ１（４）を０にセットする（ステップＳ２７
１３）。
し（ステップＳ２７１１）、上記ステップＳ２７１１で
ＳＭＩ4 が１である（ＹＥＳ）と判定された場合には、
デ−タ・レジスタＤＲ１の４番目のビットＤＲ１（４）
を１にセット（即ち、ＤＭＡＣのパワ−・コントロ−ル
をオン）し（ステップＳ２７１２）、上記ステップＳ２
７１１でＳＭＩ4 が１でない（ＮＯ）と判定された場合
には、ＤＲ１（４）を０にセットする（ステップＳ２７
１３）。
【０２６０】ＳＭＩ5 が１であるか否かを判定し（ステ
ップＳ２７１４）、上記ステップＳ２７１４でＳＭＩ5
が１である（ＹＥＳ）と判定された場合には、デ−タ・
レジスタＤＲ１の５番目のビットＤＲ１（５）を１にセ
ット（即ち、ＩＮＴＣのパワ−・コントロ−ルをオン）
し（ステップＳ２７１５）、上記ステップＳ２７１４で
ＳＭＩ5 が１でない（ＮＯ）と判定された場合には、Ｄ
Ｒ１（５）を０にセットする（ステップＳ２７１６）。
ップＳ２７１４）、上記ステップＳ２７１４でＳＭＩ5
が１である（ＹＥＳ）と判定された場合には、デ−タ・
レジスタＤＲ１の５番目のビットＤＲ１（５）を１にセ
ット（即ち、ＩＮＴＣのパワ−・コントロ−ルをオン）
し（ステップＳ２７１５）、上記ステップＳ２７１４で
ＳＭＩ5 が１でない（ＮＯ）と判定された場合には、Ｄ
Ｒ１（５）を０にセットする（ステップＳ２７１６）。
【０２６１】ＳＭＩ6 が１であるか否かを判定し（ステ
ップＳ２７１７）、上記ステップＳ２７１７でＳＭＩ6
が１である（ＹＥＳ）と判定された場合には、デ−タ・
レジスタＤＲ１の６番目のビットＤＲ１（６）を１にセ
ット（即ち、ＣＴＣのパワ−・コントロ−ルをオン）し
（ステップＳ２７１８）、上記ステップＳ２７１７でＳ
ＭＩ6 が１でない（ＮＯ）と判定された場合には、ＤＲ
１（６）を０にセットする（ステップＳ２７１９）。
ップＳ２７１７）、上記ステップＳ２７１７でＳＭＩ6
が１である（ＹＥＳ）と判定された場合には、デ−タ・
レジスタＤＲ１の６番目のビットＤＲ１（６）を１にセ
ット（即ち、ＣＴＣのパワ−・コントロ−ルをオン）し
（ステップＳ２７１８）、上記ステップＳ２７１７でＳ
ＭＩ6 が１でない（ＮＯ）と判定された場合には、ＤＲ
１（６）を０にセットする（ステップＳ２７１９）。
【０２６２】ＳＭＩ7 が１であるか否かを判定し（ステ
ップＳ２７２０）、上記ステップＳ２７２０でＳＭＩ7
が１である（ＹＥＳ）と判定された場合には、デ−タ・
レジスタＤＲ１の７番目のビットＤＲ１（７）を１にセ
ット（即ち、ＲＴＣのパワ−・コントロ−ルをオン）し
（ステップＳ２７２１）、上記ステップＳ２７２０でＳ
ＭＩ7 が１でない（ＮＯ）と判定された場合には、ＤＲ
１（７）を０にセットする（ステップＳ２７２２）。
ップＳ２７２０）、上記ステップＳ２７２０でＳＭＩ7
が１である（ＹＥＳ）と判定された場合には、デ−タ・
レジスタＤＲ１の７番目のビットＤＲ１（７）を１にセ
ット（即ち、ＲＴＣのパワ−・コントロ−ルをオン）し
（ステップＳ２７２１）、上記ステップＳ２７２０でＳ
ＭＩ7 が１でない（ＮＯ）と判定された場合には、ＤＲ
１（７）を０にセットする（ステップＳ２７２２）。
【０２６３】同様に、ＳＭＩ9 が１であるか否かを判定
し（ステップＳ２７２３）、上記ステップＳ２７２３で
ＳＭＩ9 が１である（ＹＥＳ）と判定された場合には、
デ−タ・レジスタＤＲ２の１番目のビットＤＲ２（１）
を１にセット（即ち、ＳＩ／Ｏ（Ｉ）のパワ−・コント
ロ−ルをオン）し（ステップＳ２７２４）、上記ステッ
プＳ２７２３でＳＭＩ9 が１でない（ＮＯ）と判定され
た場合には、ＤＲ２（１）を０にセットする（ステップ
Ｓ２７２５）。
し（ステップＳ２７２３）、上記ステップＳ２７２３で
ＳＭＩ9 が１である（ＹＥＳ）と判定された場合には、
デ−タ・レジスタＤＲ２の１番目のビットＤＲ２（１）
を１にセット（即ち、ＳＩ／Ｏ（Ｉ）のパワ−・コント
ロ−ルをオン）し（ステップＳ２７２４）、上記ステッ
プＳ２７２３でＳＭＩ9 が１でない（ＮＯ）と判定され
た場合には、ＤＲ２（１）を０にセットする（ステップ
Ｓ２７２５）。
【０２６４】ＳＭＩ10が１であるか否かを判定し（ステ
ップＳ２７２６）、上記ステップＳ２７２６でＳＭＩ10
が１である（ＹＥＳ）と判定された場合には、デ−タ・
レジスタＤＲ２の２番目のビットＤＲ２（２）を１にセ
ット（即ち、ＫＢＣのパワ−・コントロ−ルをオン）し
（ステップＳ２７２７）、上記ステップＳ２７２６でＳ
ＭＩ10が１でない（ＮＯ）と判定された場合には、ＤＲ
２（２）を０にセットする（ステップＳ２７２８）。
ップＳ２７２６）、上記ステップＳ２７２６でＳＭＩ10
が１である（ＹＥＳ）と判定された場合には、デ−タ・
レジスタＤＲ２の２番目のビットＤＲ２（２）を１にセ
ット（即ち、ＫＢＣのパワ−・コントロ−ルをオン）し
（ステップＳ２７２７）、上記ステップＳ２７２６でＳ
ＭＩ10が１でない（ＮＯ）と判定された場合には、ＤＲ
２（２）を０にセットする（ステップＳ２７２８）。
【０２６５】更に、ＳＭＩ11が１であるか否かを判定し
（ステップＳ２７２９）、上記ステップＳ２７２９でＳ
ＭＩ11が１である（ＹＥＳ）と判定された場合には、デ
−タ・レジスタＤＲ２の３番目のビットＤＲ２（３）を
１にセット（即ち、ＣＰＵのパワ−・コントロ−ルをオ
ン）し（ステップＳ２７３０）、上記ステップＳ２７２
９でＳＭＩ11が１でない（ＮＯ）と判定された場合に
は、ＤＲ２（３）を０にセットする（ステップＳ２７３
１）。これらデ−タ・レジスタＤＲの内容をＰＩ／Ｏの
第１ポ−トに出力して（ステップＳ２７３２）、ＤＣバ
イアス・モ−ドを設定する（ステップＳ２７３３）。即
ち、処理３では、ＳＭＩの要求があったデバイスのパワ
−をコントロ−ルする。
（ステップＳ２７２９）、上記ステップＳ２７２９でＳ
ＭＩ11が１である（ＹＥＳ）と判定された場合には、デ
−タ・レジスタＤＲ２の３番目のビットＤＲ２（３）を
１にセット（即ち、ＣＰＵのパワ−・コントロ−ルをオ
ン）し（ステップＳ２７３０）、上記ステップＳ２７２
９でＳＭＩ11が１でない（ＮＯ）と判定された場合に
は、ＤＲ２（３）を０にセットする（ステップＳ２７３
１）。これらデ−タ・レジスタＤＲの内容をＰＩ／Ｏの
第１ポ−トに出力して（ステップＳ２７３２）、ＤＣバ
イアス・モ−ドを設定する（ステップＳ２７３３）。即
ち、処理３では、ＳＭＩの要求があったデバイスのパワ
−をコントロ−ルする。
【０２６６】図２１に戻って、処理３を終了したなら
ば、実行イベントがあるか否かを判定し（ステップＳ２
８）、上記ステップＳ２８で実行イベントがない（Ｎ
Ｏ）と判定された場合には、コマンド・レジスタＣＲ２
の１番目のビットＣＲ２（１）が１であるか否かを更に
判定し（ステップＳ２９）、上記ステップＳ２９でＣＲ
２（１）が１でない（ＮＯ）と判定された場合には、上
記ステップＳ１４に戻る。また、図２１及び図２２に示
すように、上記ステップＳ２９でＣＲ２（１）が１であ
る（ＹＥＳ）と判定された場合には、コントロ−ル・レ
ジスタＣＬＲ２の３番目のビットＣＬＲ２（３）を１に
セットして（ステップＳ３０）、クロック・ダウン値を
１／12倍に設定する（ステップＳ３１）。
ば、実行イベントがあるか否かを判定し（ステップＳ２
８）、上記ステップＳ２８で実行イベントがない（Ｎ
Ｏ）と判定された場合には、コマンド・レジスタＣＲ２
の１番目のビットＣＲ２（１）が１であるか否かを更に
判定し（ステップＳ２９）、上記ステップＳ２９でＣＲ
２（１）が１でない（ＮＯ）と判定された場合には、上
記ステップＳ１４に戻る。また、図２１及び図２２に示
すように、上記ステップＳ２９でＣＲ２（１）が１であ
る（ＹＥＳ）と判定された場合には、コントロ−ル・レ
ジスタＣＬＲ２の３番目のビットＣＬＲ２（３）を１に
セットして（ステップＳ３０）、クロック・ダウン値を
１／12倍に設定する（ステップＳ３１）。
【０２６７】他方、上記ステップＳ２８で実行イベント
がある（ＹＥＳ）と判定された場合には、ステイタス・
レジスタＳＲ，コントロ−ル・レジスタＣＬＲ，及びデ
−タ・レジスタＤＲをそれぞれ００００にセットすると
同時に、Ｍ／Ｓを０にセットし（ステップＳ３２）、デ
−タ・レジスタＤＲの内容を第１ポ−トに出力し（ステ
ップＳ３３）、ＳＭ３を０に、ＳＭ２を１に、ＳＭ１を
１にそれぞれセットし（ステップＳ３４）、実行状態を
形成し（ステップＳ３５）、プリント命令があるか否か
を判定し（ステップＳ３６）、上記ステップＳ３６でプ
リント命令がない（ＮＯ）と判定された場合には、ＳＫ
キ−の割込があるか否かを判定し（ステップＳ３７）、
上記ステップＳ３７でＳＫキ−の割込がある（ＹＥＳ）
と判定された場合には、ＮＭＩ及びＭ／Ｓをそれぞれ１
にセットし（ステップＳ３８）、ＳＭ３を０に，ＳＭ２
を１に，そしてＳＭ１を０にセットして（ステップＳ３
９）、待避状態を形成して（ステップＳ４０）、処理４
を実行する（ステップＳ４１）。
がある（ＹＥＳ）と判定された場合には、ステイタス・
レジスタＳＲ，コントロ−ル・レジスタＣＬＲ，及びデ
−タ・レジスタＤＲをそれぞれ００００にセットすると
同時に、Ｍ／Ｓを０にセットし（ステップＳ３２）、デ
−タ・レジスタＤＲの内容を第１ポ−トに出力し（ステ
ップＳ３３）、ＳＭ３を０に、ＳＭ２を１に、ＳＭ１を
１にそれぞれセットし（ステップＳ３４）、実行状態を
形成し（ステップＳ３５）、プリント命令があるか否か
を判定し（ステップＳ３６）、上記ステップＳ３６でプ
リント命令がない（ＮＯ）と判定された場合には、ＳＫ
キ−の割込があるか否かを判定し（ステップＳ３７）、
上記ステップＳ３７でＳＫキ−の割込がある（ＹＥＳ）
と判定された場合には、ＮＭＩ及びＭ／Ｓをそれぞれ１
にセットし（ステップＳ３８）、ＳＭ３を０に，ＳＭ２
を１に，そしてＳＭ１を０にセットして（ステップＳ３
９）、待避状態を形成して（ステップＳ４０）、処理４
を実行する（ステップＳ４１）。
【０２６８】ここで、図２６を参照して、処理４を説明
する。
する。
【０２６９】図２６の処理４では、コマンド・レジスタ
ＣＲ２の７番目のビットＣＲ２（７）が１であるか否か
を判定し（ステップＳ４１１）、上記ステップＳ４１１
でＣＲ２（７）が１である（ＹＥＳ）と判定された場合
には、デ−タ・レジスタＤＲ２の４番目のビットＤＲ２
（４）を１にセットし（ステップＳ４１２）、ディスプ
レのパワ−をオフに設定し（ステップＳ４１３）、コマ
ンド・レジスタＣＲ２の８番目のビットＣＲ２（８）が
１であるか否かを判定し（ステップＳ４１４）、上記ス
テップＳ４１４でＣＲ２（８）が１である（ＹＥＳ）と
判定された場合には、デ−タ・レジスタＤＲ２の５番目
のビットＤＲ２（５）を１にセットし（ステップＳ４１
５）、バック・ライトのパワ−をオフに設定し（ステッ
プＳ４１６）、コマンド・レジスタＣＲ２の５番目のビ
ットＣＲ２（５）が１であるか否かを判定し（ステップ
Ｓ４１７）、上記ステップＳ４１７でＣＲ２（５）が１
である（ＹＥＳ）と判定された場合には、デ−タ・レジ
スタＤＲを１ＦＦＦにセットし（ステップＳ４１８）、
デ−タ・レジスタＤＲの内容を第１ポ−トに出力し（ス
テップＳ４１９）、ＤＣバイアス・モ−ドに設定し（ス
テップＳ４１１０）、コマンド・レジスタＣＲ２の１番
目のビットＣＲ２（１）が１であるか否かを判定し（ス
テップＳ４１１１）、上記ステップＳ４１１１でＣＲ２
（１）が１である（ＹＥＳ）と判定された場合には、コ
ントロ−ル・レジスタＣＬＲ２の２番目のビットＣＬＲ
２（２）を１にセットして（ステップＳ４１１２）、ク
ロック・ダウン値を１／８倍に設定する（ステップＳ４
１１３）。
ＣＲ２の７番目のビットＣＲ２（７）が１であるか否か
を判定し（ステップＳ４１１）、上記ステップＳ４１１
でＣＲ２（７）が１である（ＹＥＳ）と判定された場合
には、デ−タ・レジスタＤＲ２の４番目のビットＤＲ２
（４）を１にセットし（ステップＳ４１２）、ディスプ
レのパワ−をオフに設定し（ステップＳ４１３）、コマ
ンド・レジスタＣＲ２の８番目のビットＣＲ２（８）が
１であるか否かを判定し（ステップＳ４１４）、上記ス
テップＳ４１４でＣＲ２（８）が１である（ＹＥＳ）と
判定された場合には、デ−タ・レジスタＤＲ２の５番目
のビットＤＲ２（５）を１にセットし（ステップＳ４１
５）、バック・ライトのパワ−をオフに設定し（ステッ
プＳ４１６）、コマンド・レジスタＣＲ２の５番目のビ
ットＣＲ２（５）が１であるか否かを判定し（ステップ
Ｓ４１７）、上記ステップＳ４１７でＣＲ２（５）が１
である（ＹＥＳ）と判定された場合には、デ−タ・レジ
スタＤＲを１ＦＦＦにセットし（ステップＳ４１８）、
デ−タ・レジスタＤＲの内容を第１ポ−トに出力し（ス
テップＳ４１９）、ＤＣバイアス・モ−ドに設定し（ス
テップＳ４１１０）、コマンド・レジスタＣＲ２の１番
目のビットＣＲ２（１）が１であるか否かを判定し（ス
テップＳ４１１１）、上記ステップＳ４１１１でＣＲ２
（１）が１である（ＹＥＳ）と判定された場合には、コ
ントロ−ル・レジスタＣＬＲ２の２番目のビットＣＬＲ
２（２）を１にセットして（ステップＳ４１１２）、ク
ロック・ダウン値を１／８倍に設定する（ステップＳ４
１１３）。
【０２７０】図２２に戻って、処理４を実行したなら
ば、再びＳＫキ−の割込があったか否かを判定し（ステ
ップＳ４２）、上記ステップＳ４２でＳＫキ−の割込が
あった（ＹＥＳ）と判定された場合には、ＮＭＩ及びＭ
／Ｓをそれぞれ０にリセットし（ステップＳ４３）、コ
ントロ−ル・レジスタＣＬＲを００００に、デ−タ・レ
ジスタＤＲを００００にそれぞれリセットして（ステッ
プＳ４４）、上記ステップＳ３３に戻る。また、上記ス
テップＳ４２でＳＫキ−の割込がない（ＮＯ）と判定さ
れた場合には、上記ステップＳ４０に戻る。
ば、再びＳＫキ−の割込があったか否かを判定し（ステ
ップＳ４２）、上記ステップＳ４２でＳＫキ−の割込が
あった（ＹＥＳ）と判定された場合には、ＮＭＩ及びＭ
／Ｓをそれぞれ０にリセットし（ステップＳ４３）、コ
ントロ−ル・レジスタＣＬＲを００００に、デ−タ・レ
ジスタＤＲを００００にそれぞれリセットして（ステッ
プＳ４４）、上記ステップＳ３３に戻る。また、上記ス
テップＳ４２でＳＫキ−の割込がない（ＮＯ）と判定さ
れた場合には、上記ステップＳ４０に戻る。
【０２７１】上記ステップＳ３７で、ＳＫキ−の割込が
ない（ＮＯ）と判定された場合には、処理５を実行する
（ステップＳ４５）。
ない（ＮＯ）と判定された場合には、処理５を実行する
（ステップＳ４５）。
【０２７２】ここで、図２７を参照して、処理５を説明
する。
する。
【０２７３】図２７の処理５では、Ｍ／Ｓを１にセット
し（ステップＳ４５１）、ＳＭＩ1が１であるか否かを
判定し（ステップＳ４５２）、上記ステップＳ４５２で
ＳＭＩ1 が１である（ＹＥＳ）と判定された場合には、
デ−タ・レジスタＤＲ１の１番目のビットＤＲ１（１）
を１にセット（即ち、ＶＤＣのパワ−・コントロ−ルを
オン）し（ステップＳ４５３）、上記ステップＳ４５２
でＳＭＩ1 が１でない（ＮＯ）と判定された場合には、
ＤＲ１（１）を０にセットする（ステップＳ４５４）。
し（ステップＳ４５１）、ＳＭＩ1が１であるか否かを
判定し（ステップＳ４５２）、上記ステップＳ４５２で
ＳＭＩ1 が１である（ＹＥＳ）と判定された場合には、
デ−タ・レジスタＤＲ１の１番目のビットＤＲ１（１）
を１にセット（即ち、ＶＤＣのパワ−・コントロ−ルを
オン）し（ステップＳ４５３）、上記ステップＳ４５２
でＳＭＩ1 が１でない（ＮＯ）と判定された場合には、
ＤＲ１（１）を０にセットする（ステップＳ４５４）。
【０２７４】ＳＭＩ2 が１であるか否かを判定し（ステ
ップＳ４５５）、上記ステップＳ４５５でＳＭＩ2 が１
である（ＹＥＳ）と判定された場合には、デ−タ・レジ
スタＤＲ１の２番目のビットＤＲ１（２）を１にセット
（即ち、ＦＭＣのパワ−・コントロ−ルをオン）し（ス
テップＳ４５６）、上記ステップＳ４５５でＳＭＩ2が
１でない（ＮＯ）と判定された場合には、ＤＲ１（２）
を０にセットする（ステップＳ４５７）。
ップＳ４５５）、上記ステップＳ４５５でＳＭＩ2 が１
である（ＹＥＳ）と判定された場合には、デ−タ・レジ
スタＤＲ１の２番目のビットＤＲ１（２）を１にセット
（即ち、ＦＭＣのパワ−・コントロ−ルをオン）し（ス
テップＳ４５６）、上記ステップＳ４５５でＳＭＩ2が
１でない（ＮＯ）と判定された場合には、ＤＲ１（２）
を０にセットする（ステップＳ４５７）。
【０２７５】ＳＭＩ3 が１であるか否かを判定し（ステ
ップＳ４５８）、上記ステップＳ４５８でＳＭＩ3 が１
である（ＹＥＳ）と判定された場合には、デ−タ・レジ
スタＤＲ１の３番目のビットＤＲ１（３）を１にセット
（即ち、ＳＩ／Ｏ（ＩＩ）のパワ−・コントロ−ルをオ
ン）し（ステップＳ４５９）、上記ステップＳ４５８で
ＳＭＩ3 が１でない（ＮＯ）と判定された場合には、Ｄ
Ｒ１（３）を０にセットする（ステップＳ４５１０）。
ップＳ４５８）、上記ステップＳ４５８でＳＭＩ3 が１
である（ＹＥＳ）と判定された場合には、デ−タ・レジ
スタＤＲ１の３番目のビットＤＲ１（３）を１にセット
（即ち、ＳＩ／Ｏ（ＩＩ）のパワ−・コントロ−ルをオ
ン）し（ステップＳ４５９）、上記ステップＳ４５８で
ＳＭＩ3 が１でない（ＮＯ）と判定された場合には、Ｄ
Ｒ１（３）を０にセットする（ステップＳ４５１０）。
【０２７６】同様に、ＳＭＩ4 が１であるか否かを判定
し（ステップＳ４５１１）、上記ステップＳ４５１１で
ＳＭＩ4 が１である（ＹＥＳ）と判定された場合には、
デ−タ・レジスタＤＲ１の４番目のビットＤＲ１（４）
を１にセット（即ち、ＤＭＡＣのパワ−・コントロ−ル
をオン）し（ステップＳ４５１２）、上記ステップＳ４
５１１でＳＭＩ4 が１でない（ＮＯ）と判定された場合
には、ＤＲ１（４）を０にセットする（ステップＳ４５
１３）。
し（ステップＳ４５１１）、上記ステップＳ４５１１で
ＳＭＩ4 が１である（ＹＥＳ）と判定された場合には、
デ−タ・レジスタＤＲ１の４番目のビットＤＲ１（４）
を１にセット（即ち、ＤＭＡＣのパワ−・コントロ−ル
をオン）し（ステップＳ４５１２）、上記ステップＳ４
５１１でＳＭＩ4 が１でない（ＮＯ）と判定された場合
には、ＤＲ１（４）を０にセットする（ステップＳ４５
１３）。
【０２７７】ＳＭＩ5 が１であるか否かを判定し（ステ
ップＳ４５１４）、上記ステップＳ４５１４でＳＭＩ5
が１である（ＹＥＳ）と判定された場合には、デ−タ・
レジスタＤＲ１の５番目のビットＤＲ１（５）を１にセ
ット（即ち、ＩＮＴＣのパワ−・コントロ−ルをオン）
し（ステップＳ４５１５）、上記ステップＳ４５１４で
ＳＭＩ5 が１でない（ＮＯ）と判定された場合には、Ｄ
Ｒ１（５）を０にセットする（ステップＳ４５１６）。
ップＳ４５１４）、上記ステップＳ４５１４でＳＭＩ5
が１である（ＹＥＳ）と判定された場合には、デ−タ・
レジスタＤＲ１の５番目のビットＤＲ１（５）を１にセ
ット（即ち、ＩＮＴＣのパワ−・コントロ−ルをオン）
し（ステップＳ４５１５）、上記ステップＳ４５１４で
ＳＭＩ5 が１でない（ＮＯ）と判定された場合には、Ｄ
Ｒ１（５）を０にセットする（ステップＳ４５１６）。
【０２７８】ＳＭＩ6 が１であるか否かを判定し（ステ
ップＳ４５１７）、上記ステップＳ４５１７でＳＭＩ6
が１である（ＹＥＳ）と判定された場合には、デ−タ・
レジスタＤＲ１の６番目のビットＤＲ１（６）を１にセ
ット（即ち、ＣＴＣのパワ−・コントロ−ルをオン）し
（ステップＳ４５１８）、上記ステップＳ４５１７でＳ
ＭＩ6 が１でない（ＮＯ）と判定された場合には、ＤＲ
１（６）を０にセットする（ステップＳ４５１９）。
ップＳ４５１７）、上記ステップＳ４５１７でＳＭＩ6
が１である（ＹＥＳ）と判定された場合には、デ−タ・
レジスタＤＲ１の６番目のビットＤＲ１（６）を１にセ
ット（即ち、ＣＴＣのパワ−・コントロ−ルをオン）し
（ステップＳ４５１８）、上記ステップＳ４５１７でＳ
ＭＩ6 が１でない（ＮＯ）と判定された場合には、ＤＲ
１（６）を０にセットする（ステップＳ４５１９）。
【０２７９】ＳＭＩ7 が１であるか否かを判定し（ステ
ップＳ４５２０）、上記ステップＳ４５２０でＳＭＩ7
が１である（ＹＥＳ）と判定された場合には、デ−タ・
レジスタＤＲ１の７番目のビットＤＲ１（７）を１にセ
ット（即ち、ＲＴＣのパワ−・コントロ−ルをオン）し
（ステップＳ４５２１）、上記ステップＳ４５２０でＳ
ＭＩ7 が１でない（ＮＯ）と判定された場合には、ＤＲ
１（７）を０にセットする（ステップＳ４５２２）。
ップＳ４５２０）、上記ステップＳ４５２０でＳＭＩ7
が１である（ＹＥＳ）と判定された場合には、デ−タ・
レジスタＤＲ１の７番目のビットＤＲ１（７）を１にセ
ット（即ち、ＲＴＣのパワ−・コントロ−ルをオン）し
（ステップＳ４５２１）、上記ステップＳ４５２０でＳ
ＭＩ7 が１でない（ＮＯ）と判定された場合には、ＤＲ
１（７）を０にセットする（ステップＳ４５２２）。
【０２８０】続いて、ＳＭＩ9 が１であるか否かを判定
し（ステップＳ４５２３）、上記ステップＳ４５２３で
ＳＭＩ9 が１である（ＹＥＳ）と判定された場合には、
デ−タ・レジスタＤＲ２の１番目のビットＤＲ２（１）
を１にセット（即ち、ＳＩ／Ｏ（Ｉ）のパワ−・コント
ロ−ルをオン）し（ステップＳ４５２４）、上記ステッ
プＳ４５２３でＳＭＩ9 が１でない（ＮＯ）と判定され
た場合には、ＤＲ２（１）を０にセットする（ステップ
Ｓ４５２５）。
し（ステップＳ４５２３）、上記ステップＳ４５２３で
ＳＭＩ9 が１である（ＹＥＳ）と判定された場合には、
デ−タ・レジスタＤＲ２の１番目のビットＤＲ２（１）
を１にセット（即ち、ＳＩ／Ｏ（Ｉ）のパワ−・コント
ロ−ルをオン）し（ステップＳ４５２４）、上記ステッ
プＳ４５２３でＳＭＩ9 が１でない（ＮＯ）と判定され
た場合には、ＤＲ２（１）を０にセットする（ステップ
Ｓ４５２５）。
【０２８１】ＳＭＩ10が１であるか否かを判定し（ステ
ップＳ４５２６）、上記ステップＳ４５２６でＳＭＩ10
が１である（ＹＥＳ）と判定された場合には、デ−タ・
レジスタＤＲ２の２番目のビットＤＲ２（２）を１にセ
ット（即ち、ＫＢＣのパワ−・コントロ−ルをオン）し
（ステップＳ４５２７）、上記ステップＳ４５２６でＳ
ＭＩ10が１でない（ＮＯ）と判定された場合には、ＤＲ
２（２）を０にセットする（ステップＳ４５２８）。
ップＳ４５２６）、上記ステップＳ４５２６でＳＭＩ10
が１である（ＹＥＳ）と判定された場合には、デ−タ・
レジスタＤＲ２の２番目のビットＤＲ２（２）を１にセ
ット（即ち、ＫＢＣのパワ−・コントロ−ルをオン）し
（ステップＳ４５２７）、上記ステップＳ４５２６でＳ
ＭＩ10が１でない（ＮＯ）と判定された場合には、ＤＲ
２（２）を０にセットする（ステップＳ４５２８）。
【０２８２】同様に、ＳＭＩ11が１であるか否かを判定
し（ステップＳ４５２９）、上記ステップＳ４５２９で
ＳＭＩ11が１である（ＹＥＳ）と判定された場合には、
デ−タ・レジスタＤＲ２の３番目のビットＤＲ２（３）
を１にセット（即ち、ＣＰＵのパワ−・コントロ−ルを
オン）し（ステップＳ４５３０）、上記ステップＳ４５
２９でＳＭＩ11が１でない（ＮＯ）と判定された場合に
は、ＤＲ２（３）を０にセットする（ステップＳ４５３
１）。これらデ−タ・レジスタＤＲの内容をＰＩ／Ｏの
第１ポ−トに出力して（ステップＳ４５３２）、ＤＣバ
イアス・モ−ドを設定し（ステップＳ４５３３）、コマ
ンド・レジスタＣＲ１の２番目のビットＣＲ１（２）が
１であるか否かを判定し（ステップＳ４５３４）、上記
ステップＳ４５３４でＣＲ１（２）が１である（ＹＥ
Ｓ）と判定された場合には、コントロ−ル・レジスタＣ
ＬＲ２の６番目のビットＣＬＲ２（６）を１にセットし
（ステップＳ４５３５）、クロック・ダウン値をスピ−
ド・ダウンに設定する（ステップＳ４５３６）。
し（ステップＳ４５２９）、上記ステップＳ４５２９で
ＳＭＩ11が１である（ＹＥＳ）と判定された場合には、
デ−タ・レジスタＤＲ２の３番目のビットＤＲ２（３）
を１にセット（即ち、ＣＰＵのパワ−・コントロ−ルを
オン）し（ステップＳ４５３０）、上記ステップＳ４５
２９でＳＭＩ11が１でない（ＮＯ）と判定された場合に
は、ＤＲ２（３）を０にセットする（ステップＳ４５３
１）。これらデ−タ・レジスタＤＲの内容をＰＩ／Ｏの
第１ポ−トに出力して（ステップＳ４５３２）、ＤＣバ
イアス・モ−ドを設定し（ステップＳ４５３３）、コマ
ンド・レジスタＣＲ１の２番目のビットＣＲ１（２）が
１であるか否かを判定し（ステップＳ４５３４）、上記
ステップＳ４５３４でＣＲ１（２）が１である（ＹＥ
Ｓ）と判定された場合には、コントロ−ル・レジスタＣ
ＬＲ２の６番目のビットＣＬＲ２（６）を１にセットし
（ステップＳ４５３５）、クロック・ダウン値をスピ−
ド・ダウンに設定する（ステップＳ４５３６）。
【０２８３】図２２に戻って、上記ステップＳ３６でプ
リント命令がある（ＹＥＳ）と判定された場合には、コ
マンド・レジスタＣＲ１の３番目のビットＣＲ１（３）
が１であるか否かを判定し（ステップＳ４６）、上記ス
テップＳ４６でＣＲ１（３）が１でない（ＮＯ）と判定
された場合には、後述するステップＳ４９に進む。ま
た、上記ステップＳ４６でＣＲ１（３）が１である（Ｙ
ＥＳ）と判定された場合には、コントロ−ル・レジスタ
ＣＬＲ２の７番目のビットＣＬＲ２（７）を１にセット
して（ステップＳ４７）、クロック・ダウン値をスピ−
ド・フルに設定し（ステップＳ４８）、Ｍ／Ｓを０に設
定し（ステップＳ４９）、プリントを出力し（ステップ
Ｓ５０）、ＳＫキ−の割込があったか否かを判定し（ス
テップＳ５１）、上記ステップＳ５１でＳＫキ−の割込
があった（ＹＥＳ）と判定された場合には、上記ステッ
プＳ３８に戻り、上記ステップＳ４２でＳＫキ−の割込
がない（ＮＯ）と判定された場合には、上述した処理N
o.3を処理し（ステップＳ５２）、実行終了か否かを判
定し（ステップＳ５３）、上記ステップＳ５３で実行が
終了していない（ＮＯ）の場合には上記ステップＳ３５
に戻り、上記ステップＳ５３で実行が終了しいる（ＹＥ
Ｓ）の場合には、Ｍ／Ｓを０に、ステイタス・レジスタ
ＳＲ，コントロ−ル・レジスタＣＬＲ，デ−タ・レジス
タＤＲを００００にそれぞれリセットし（ステップＳ５
４）、デ−タ・レジスタＤＲの内容を第１ポ−トに出力
し（ステップＳ５５）、ＳＭ３を０に、ＳＭ２を０に、
ＳＭ１を１にそれぞれリセットして（ステップＳ５
６）、上述したステップＳ１４に戻る。
リント命令がある（ＹＥＳ）と判定された場合には、コ
マンド・レジスタＣＲ１の３番目のビットＣＲ１（３）
が１であるか否かを判定し（ステップＳ４６）、上記ス
テップＳ４６でＣＲ１（３）が１でない（ＮＯ）と判定
された場合には、後述するステップＳ４９に進む。ま
た、上記ステップＳ４６でＣＲ１（３）が１である（Ｙ
ＥＳ）と判定された場合には、コントロ−ル・レジスタ
ＣＬＲ２の７番目のビットＣＬＲ２（７）を１にセット
して（ステップＳ４７）、クロック・ダウン値をスピ−
ド・フルに設定し（ステップＳ４８）、Ｍ／Ｓを０に設
定し（ステップＳ４９）、プリントを出力し（ステップ
Ｓ５０）、ＳＫキ−の割込があったか否かを判定し（ス
テップＳ５１）、上記ステップＳ５１でＳＫキ−の割込
があった（ＹＥＳ）と判定された場合には、上記ステッ
プＳ３８に戻り、上記ステップＳ４２でＳＫキ−の割込
がない（ＮＯ）と判定された場合には、上述した処理N
o.3を処理し（ステップＳ５２）、実行終了か否かを判
定し（ステップＳ５３）、上記ステップＳ５３で実行が
終了していない（ＮＯ）の場合には上記ステップＳ３５
に戻り、上記ステップＳ５３で実行が終了しいる（ＹＥ
Ｓ）の場合には、Ｍ／Ｓを０に、ステイタス・レジスタ
ＳＲ，コントロ−ル・レジスタＣＬＲ，デ−タ・レジス
タＤＲを００００にそれぞれリセットし（ステップＳ５
４）、デ−タ・レジスタＤＲの内容を第１ポ−トに出力
し（ステップＳ５５）、ＳＭ３を０に、ＳＭ２を０に、
ＳＭ１を１にそれぞれリセットして（ステップＳ５
６）、上述したステップＳ１４に戻る。
【０２８４】図２８は、図７の第１実施例と図１８の第
２実施例を組合わせた構成を示しており、各構成部分や
動作は第１実施例及び第２実施例にそれぞれ対応してい
るので説明を省略する。
２実施例を組合わせた構成を示しており、各構成部分や
動作は第１実施例及び第２実施例にそれぞれ対応してい
るので説明を省略する。
【０２８５】図２９は、本発明のパワー・コントロール
の第４実施例の構成を示すブロック図である。
の第４実施例の構成を示すブロック図である。
【０２８６】図２９の実施例は、ＣＰＵや各入出力（Ｉ
／Ｏ）コントローラに個別制御部ＰＲを持たないで、外
部に設けられた通常よく知られているマイクロコンピュ
ータを用いて、電源コントロールやクロック周波数を制
御（コントロール）してパワー・コントロールする構成
を示す。
／Ｏ）コントローラに個別制御部ＰＲを持たないで、外
部に設けられた通常よく知られているマイクロコンピュ
ータを用いて、電源コントロールやクロック周波数を制
御（コントロール）してパワー・コントロールする構成
を示す。
【０２８７】図２９の構成は、図７及び図２８の構成と
類似しているが、パワー・コントロールの部分がマイク
ロコンピュータで構成されている。
類似しているが、パワー・コントロールの部分がマイク
ロコンピュータで構成されている。
【０２８８】マイクロコンピュータ・ユニット（ＭＣ
Ｕ）には、リード・オンリー・メモリ（ＲＯＭ）、ラン
ダム・アクセス・メモリ（ＲＡＭ）、算術論理演算装置
（ＡＬＵ）、レジスタＲＥ、Ｉ／Ｏポートが内蔵されて
いる。
Ｕ）には、リード・オンリー・メモリ（ＲＯＭ）、ラン
ダム・アクセス・メモリ（ＲＡＭ）、算術論理演算装置
（ＡＬＵ）、レジスタＲＥ、Ｉ／Ｏポートが内蔵されて
いる。
【０２８９】この実施例では、ＰＩ／Ｏの第１ポートか
らのパワー・コントロール入力信号があることをマイク
ロコンピュータのＲＯＭに記憶されているプログラム命
令によってマイクロコンピュータが検出すれば、レジス
タＲＥの中で割り付けられたデータ・レジスタにＣＰＵ
や各Ｉ／Ｏコントローラのパワー・コントロール・ビッ
トを設定（セット）して、このデータ・レジスタの内容
をマイクロコンピュータのＩ／Ｏポートに出力して、そ
れぞれの電源を制御するように構成されている。
らのパワー・コントロール入力信号があることをマイク
ロコンピュータのＲＯＭに記憶されているプログラム命
令によってマイクロコンピュータが検出すれば、レジス
タＲＥの中で割り付けられたデータ・レジスタにＣＰＵ
や各Ｉ／Ｏコントローラのパワー・コントロール・ビッ
トを設定（セット）して、このデータ・レジスタの内容
をマイクロコンピュータのＩ／Ｏポートに出力して、そ
れぞれの電源を制御するように構成されている。
【０２９０】また、クロック周波数のコントロールに
は、マイクロコンピュータのＩ／Ｏポートから出力され
るクロック・コントロール信号によって行われるが、図
２９に示すように、２つの出力信号を用いるときは、４
段階のクロック周波数を設定することが可能である。例
えばクロック・コントロール信号（ｃｃ2，ｃｃ1）が
（０，０）のときには１６ＭＨｚ、（０，１）のときに
は８ＭＨｚ、（１，０）のときには４ＭＨｚ、（１，
１）のときにはこ２ＭＨｚのように設定できる。
は、マイクロコンピュータのＩ／Ｏポートから出力され
るクロック・コントロール信号によって行われるが、図
２９に示すように、２つの出力信号を用いるときは、４
段階のクロック周波数を設定することが可能である。例
えばクロック・コントロール信号（ｃｃ2，ｃｃ1）が
（０，０）のときには１６ＭＨｚ、（０，１）のときに
は８ＭＨｚ、（１，０）のときには４ＭＨｚ、（１，
１）のときにはこ２ＭＨｚのように設定できる。
【０２９１】クロック周波数のコントロールは、電源コ
ントロールと同じようにＰＩ／Ｏからの入力信号をマイ
クロコンピュータが検出して行なわれる。
ントロールと同じようにＰＩ／Ｏからの入力信号をマイ
クロコンピュータが検出して行なわれる。
【０２９２】マイクロコンピュータのＲＯＭに記憶され
たプログラム命令によって入力信号を検出する方法は、
よく知られた方法であり、また、クロック・コントロー
ル信号ｃｃ2やクロック・コントロール信号ｃｃ1によっ
てクロック周波数をコントロールする回路は、通常の方
法で実現できるので特に図示しない。
たプログラム命令によって入力信号を検出する方法は、
よく知られた方法であり、また、クロック・コントロー
ル信号ｃｃ2やクロック・コントロール信号ｃｃ1によっ
てクロック周波数をコントロールする回路は、通常の方
法で実現できるので特に図示しない。
【０２９３】マイクロコンピュータに供給される電源
は、システムの動作中において常にＰＩ／Ｏからの入力
信号を監視（ＷＡＴＣＨ）していなければならないの
で、電源の電圧ＶCCが供給される。
は、システムの動作中において常にＰＩ／Ｏからの入力
信号を監視（ＷＡＴＣＨ）していなければならないの
で、電源の電圧ＶCCが供給される。
【０２９４】図３０は、本発明のパワー・コントロール
の第５実施例の構成を示すブロック図である。
の第５実施例の構成を示すブロック図である。
【０２９５】図３０の構成は、図２９に示す構成と類似
しているが、電力コントロール回路ＰＣＣの構成が異な
る。図３０の構成では、ＣＰＵや各Ｉ／Ｏコントローラ
に個別制御部ＰＲを持たないで、マイクロコンピュータ
を外部に設けて電源コントロールやクロック周波数をコ
ントロールして、パワーコントロールするように構成さ
れている。
しているが、電力コントロール回路ＰＣＣの構成が異な
る。図３０の構成では、ＣＰＵや各Ｉ／Ｏコントローラ
に個別制御部ＰＲを持たないで、マイクロコンピュータ
を外部に設けて電源コントロールやクロック周波数をコ
ントロールして、パワーコントロールするように構成さ
れている。
【０２９６】この実施例では、ＰＩ／Ｏの第１ポートか
らのパワー・コントロール入力信号があることをマイク
ロコンピュータのＲＯＭに記憶されているプログラム命
令によってマイクロコンピュータが検出すれば、レジス
タＲＥの中で割り付けられたデータ・レジスタにＣＰＵ
や各Ｉ／Ｏコントローラのパワー・コントロール・ビッ
トを設定（セット）して、このデータ・レジスタの内容
をマイクロコンピュータのＩ／Ｏポートに出力して、シ
ステムの電源を制御するように構成されている。
らのパワー・コントロール入力信号があることをマイク
ロコンピュータのＲＯＭに記憶されているプログラム命
令によってマイクロコンピュータが検出すれば、レジス
タＲＥの中で割り付けられたデータ・レジスタにＣＰＵ
や各Ｉ／Ｏコントローラのパワー・コントロール・ビッ
トを設定（セット）して、このデータ・レジスタの内容
をマイクロコンピュータのＩ／Ｏポートに出力して、シ
ステムの電源を制御するように構成されている。
【０２９７】即ち、図３０の構成では、ＣＰＵや各Ｉ／
Ｏコントローラを個々に制御しないで、主にシステムの
動作時、非動作時に応じてパワー・コントロールする。
Ｏコントローラを個々に制御しないで、主にシステムの
動作時、非動作時に応じてパワー・コントロールする。
【０２９８】クロック周波数のコントロールは図２９の
場合と同様に、マイクロコンピュータのＩ／Ｏポートか
ら出力されるクロック・コントロール信号によって行わ
れて、２つの出力信号を用いるときは、４段階のクロッ
ク周波数を設定することが可能である。例えばクロック
・コントロール信号（ｃｃ2，ｃｃ1）が（０，０）のと
きには１６ＭＨｚ、（０，１）のときには８ＭＨｚ、
（１，０）のときには４ＭＨｚ、（１，１）のときには
こ２ＭＨｚのように設定できる。
場合と同様に、マイクロコンピュータのＩ／Ｏポートか
ら出力されるクロック・コントロール信号によって行わ
れて、２つの出力信号を用いるときは、４段階のクロッ
ク周波数を設定することが可能である。例えばクロック
・コントロール信号（ｃｃ2，ｃｃ1）が（０，０）のと
きには１６ＭＨｚ、（０，１）のときには８ＭＨｚ、
（１，０）のときには４ＭＨｚ、（１，１）のときには
こ２ＭＨｚのように設定できる。
【０２９９】クロック周波数のコントロールは、電源コ
ントロールと同じようにＰＩ／Ｏからの入力信号をマイ
クロコンピュータが検出して行なわれる。
ントロールと同じようにＰＩ／Ｏからの入力信号をマイ
クロコンピュータが検出して行なわれる。
【０３００】マイクロコンピュータのＲＯＭに記憶され
たプログラム命令によって入力信号を検出する方法は、
よく知られた方法であり、また、クロック・コントロー
ル信号ｃｃ2やクロック・コントロール信号ｃｃ1によっ
てクロック周波数をコントロールする回路は、通常の方
法で実現できるので特に図示しない。
たプログラム命令によって入力信号を検出する方法は、
よく知られた方法であり、また、クロック・コントロー
ル信号ｃｃ2やクロック・コントロール信号ｃｃ1によっ
てクロック周波数をコントロールする回路は、通常の方
法で実現できるので特に図示しない。
【０３０１】マイクロコンピュータに供給される電源
は、システムの動作中において常にＰＩ／Ｏからの入力
信号を監視（ＷＡＴＣＨ）していなければならないの
で、電源の電圧ＶCCが供給される。
は、システムの動作中において常にＰＩ／Ｏからの入力
信号を監視（ＷＡＴＣＨ）していなければならないの
で、電源の電圧ＶCCが供給される。
【０３０２】上述した図２９や図３０に示す構成におい
て、システム・アプリケーションによっては、ＣＰＵや
各Ｉ／Ｏコントローラの個々の電源を制御する方法と、
個々の電源を制御しないでまとめて共通電源にして制御
する方法を組み合わせて、単一のマイクロコンピュータ
によってパワーコントロールすることも可能である。
て、システム・アプリケーションによっては、ＣＰＵや
各Ｉ／Ｏコントローラの個々の電源を制御する方法と、
個々の電源を制御しないでまとめて共通電源にして制御
する方法を組み合わせて、単一のマイクロコンピュータ
によってパワーコントロールすることも可能である。
【０３０３】図３１は、本発明のパワー・コントロール
の第６実施例の構成を示すブロック図である。
の第６実施例の構成を示すブロック図である。
【０３０４】図３１は、図７に示す構成と類似している
が、ＣＰＵ、ＰＩ／Ｏ、ＳＩ／Ｏ，．．．，ＦＭＣ，Ｖ
ＤＣのそれぞれが個別制御部ＰＲを備えている場合の構
成を示す。
が、ＣＰＵ、ＰＩ／Ｏ、ＳＩ／Ｏ，．．．，ＦＭＣ，Ｖ
ＤＣのそれぞれが個別制御部ＰＲを備えている場合の構
成を示す。
【０３０５】図３１の構成による動作は、図７の構成に
よる動作と多少異なるが、ＣＰＵ等がそれぞれ個別制御
部ＰＲを持っている図３の構成による動作と同様なの
で、ここでは説明を省略する。
よる動作と多少異なるが、ＣＰＵ等がそれぞれ個別制御
部ＰＲを持っている図３の構成による動作と同様なの
で、ここでは説明を省略する。
【０３０６】なお、表１７のクロック・ダウン値や表１
８のタイム・アウト値を設定する制御回路は、知られて
いる方法で実現できるので特に図示していない。また、
表２０に示されるパワ−・コントロ−ル定義可能なフラ
ッグによるパワ−・コントロ−ルの制御回路も容易に実
現できるので、図示していない。
８のタイム・アウト値を設定する制御回路は、知られて
いる方法で実現できるので特に図示していない。また、
表２０に示されるパワ−・コントロ−ル定義可能なフラ
ッグによるパワ−・コントロ−ルの制御回路も容易に実
現できるので、図示していない。
【０３０７】第１実施例では、ＰＩ／ＯのＳＭＩ8 を検
出する例を示していないが、第２実施例のように、ＣＰ
ＵやＩ／Ｏコントロ−ラ自体でパワ−・コントロ−ルす
る制御では、ＰＩ／Ｏの個別制御部ＰＲがＳＭＩ8 を検
出して、ＰＩ／ＯのＤＣバイアス・モ−ドを設定する。
出する例を示していないが、第２実施例のように、ＣＰ
ＵやＩ／Ｏコントロ−ラ自体でパワ−・コントロ−ルす
る制御では、ＰＩ／Ｏの個別制御部ＰＲがＳＭＩ8 を検
出して、ＰＩ／ＯのＤＣバイアス・モ−ドを設定する。
【０３０８】
【発明の効果】第１発明のデジタル電子機器用電力制御
装置は、符合化された電力マネ−ジメント命令を復号し
て記憶すると共に復号された電力マネージメント命令に
基づいて制御信号を出力する制御手段を備えているの
で、効率よくデジタル電子機器の電力を制御できる。
装置は、符合化された電力マネ−ジメント命令を復号し
て記憶すると共に復号された電力マネージメント命令に
基づいて制御信号を出力する制御手段を備えているの
で、効率よくデジタル電子機器の電力を制御できる。
【０３０９】第２発明のデジタル電子機器用電力制御装
置を備えた処理装置は、電源を所定のモ−ドに設定して
設定されたモ−ドに基づいて入出力を制御して消費電力
を低減するので、効率よく処理装置毎に個々に電力を制
御できる。
置を備えた処理装置は、電源を所定のモ−ドに設定して
設定されたモ−ドに基づいて入出力を制御して消費電力
を低減するので、効率よく処理装置毎に個々に電力を制
御できる。
【０３１０】第３発明のデジタル電子機器用電力管理シ
ステムは、処理装置の複数の電力を所定の方法により制
御してシステム全体の消費電力を低減するので、システ
ムの電力を個々に制御して、自由度が高いデジタル電子
機器用電力管理システムを構成でき、その結果、各構成
部分で極めて細かくパワ−マネ−ジメントを行ってシス
テム全体の消費電力を大きく低減できる。
ステムは、処理装置の複数の電力を所定の方法により制
御してシステム全体の消費電力を低減するので、システ
ムの電力を個々に制御して、自由度が高いデジタル電子
機器用電力管理システムを構成でき、その結果、各構成
部分で極めて細かくパワ−マネ−ジメントを行ってシス
テム全体の消費電力を大きく低減できる。
【０３１１】本発明の処理装置は、外部に設けられたマ
イクロ・コンピュータにより電源またはクロック周波数
を制御して電力消費を低減させるので、効率よく処理装
置毎に個々に電力を制御できる。
イクロ・コンピュータにより電源またはクロック周波数
を制御して電力消費を低減させるので、効率よく処理装
置毎に個々に電力を制御できる。
【０３１２】本発明のデジタル電子機器用電力管理シス
テムは、デジタル電子機器用電力制御装置が複数のプロ
グラム命令を有しており、デジタル電子機器用電力制御
装置がシステムを構成する中央処理装置及び各種入出力
コントローラの全てまたは一部に備えられており、デジ
タル電子機器用電力制御装置の複数のプログラム命令に
基づいて中央処理装置及び各種入出力コントローラの電
力制御を行ってシステムの電力消費を低減するので、シ
ステムの電力を個々に制御して、自由度が高いデジタル
電子機器用電力管理システムを構成でき、その結果、各
構成部分で極めて細かくパワ−マネ−ジメントを行って
システム全体の消費電力を大きく低減できる。
テムは、デジタル電子機器用電力制御装置が複数のプロ
グラム命令を有しており、デジタル電子機器用電力制御
装置がシステムを構成する中央処理装置及び各種入出力
コントローラの全てまたは一部に備えられており、デジ
タル電子機器用電力制御装置の複数のプログラム命令に
基づいて中央処理装置及び各種入出力コントローラの電
力制御を行ってシステムの電力消費を低減するので、シ
ステムの電力を個々に制御して、自由度が高いデジタル
電子機器用電力管理システムを構成でき、その結果、各
構成部分で極めて細かくパワ−マネ−ジメントを行って
システム全体の消費電力を大きく低減できる。
【図１】本発明のデジタル電子機器用電力管理装置の一
実施例である個別制御部の構成を示すブロック図であ
る。
実施例である個別制御部の構成を示すブロック図であ
る。
【図２】図１の個別制御部の動作を説明するためのフロ
−チャ−トである。
−チャ−トである。
【図３】図１の個別制御部を備えたシステムの一構成例
を示すブロック図である。
を示すブロック図である。
【図４】電源がフル−パワ−及びＤＣバイアスに変化し
たときの電源の動作を示す説明図。
たときの電源の動作を示す説明図。
【図５】図３のシステムの状態図である。
【図６】電源コントロ−ル回路の一構成例を示すブロッ
ク図である。
ク図である。
【図７】図６の電源コントロ−ル回路を用いたシステム
の一構成例を示すブロック図である。
の一構成例を示すブロック図である。
【図８】図７のＣＰＵ部分の一構成例を示す説明図であ
る。
る。
【図９】図１の個別制御部を有する並列入出力コントロ
−ラの一構成例を示すブロック図である。
−ラの一構成例を示すブロック図である。
【図１０】図９のコントロ−ラに対応する個別制御部の
レジスタの一構成例を示すブロック図である。
レジスタの一構成例を示すブロック図である。
【図１１】図９及び図１０の並列入出力コントロ−ラの
状態図である。
状態図である。
【図１２】図１の個別制御部を有する中央処理装置（Ｃ
ＰＵ）の一構成例を示すブロック図である。
ＰＵ）の一構成例を示すブロック図である。
【図１３】図１２のＣＰＵに対応する個別制御部のレジ
スタの一構成例を示すブロック図である。
スタの一構成例を示すブロック図である。
【図１４】図１２及び図１３のＣＰＵの状態図である。
【図１５】図７に示されたパワ−・コントロ−ルのブロ
ック図に対応したパワ−制御の信号波形と制御信号Ａ，
Ｂによってスイッチングされる電源の動きを示すタイミ
ング・チャ−トである。
ック図に対応したパワ−制御の信号波形と制御信号Ａ，
Ｂによってスイッチングされる電源の動きを示すタイミ
ング・チャ−トである。
【図１６】本発明のパワ−・コントロ−ルの第２実施例
であり個別制御部自体でも電源をコントロ−ルできる構
成を示す個別制御部のブロック図である。
であり個別制御部自体でも電源をコントロ−ルできる構
成を示す個別制御部のブロック図である。
【図１７】図１６の実施例の動作を説明するためのタイ
ミング・チャ−トである。
ミング・チャ−トである。
【図１８】個別制御部自体でパワ−制御を行うときのシ
ステムの一構成例を示すブロック図である。
ステムの一構成例を示すブロック図である。
【図１９】図１８のＣＰＵ部分の一構成例を示す説明図
である。
である。
【図２０】図１のＰＩ／Ｏを構成する個別制御部の動作
を説明するための第１のフロ−チャ−トである。
を説明するための第１のフロ−チャ−トである。
【図２１】図１のＰＩ／Ｏを構成する個別制御部の動作
を説明するための第２のフロ−チャ−トである。
を説明するための第２のフロ−チャ−トである。
【図２２】図１のＰＩ／Ｏを構成する個別制御部の動作
を説明するための第３のフロ−チャ−トである。
を説明するための第３のフロ−チャ−トである。
【図２３】図２０の処理１を説明するためのフロ−チャ
−トである。
−トである。
【図２４】図２１の処理２を説明するためのフロ−チャ
−トである。
−トである。
【図２５】図２１と図２２の処理３を説明するためのフ
ロ−チャ−トである。
ロ−チャ−トである。
【図２６】図２２の処理４を説明するためのフロ−チャ
−トである。
−トである。
【図２７】図２２の処理５を説明するためのフロ−チャ
−トである。
−トである。
【図２８】本発明のパワ−・コントロ−ルの第３実施例
である第１実施例及び第２実施例を組合わせた構成を示
すブロック図である。
である第１実施例及び第２実施例を組合わせた構成を示
すブロック図である。
【図２９】本発明のパワ−・コントロ−ルの第４実施例
の構成を示すブロック図である。
の構成を示すブロック図である。
【図３０】本発明のパワ−・コントロ−ルの第５実施例
の構成を示すブロック図である。
の構成を示すブロック図である。
【図３１】本発明のパワ−・コントロ−ルの第６実施例
の構成を示すブロック図である。
の構成を示すブロック図である。
10 リ−ドオンリメモリ（ＲＯＭ） 11 プログラム記憶部 12 アドレスカウンタ 13 制御命令レジスタ 14 制御命令デコ−ダ 15 レジスタ・グル−プ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年５月２３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０２２２
【補正方法】変更
【補正内容】
【０２２２】図１９に示すように、ＣＰＵや他のＩ／Ｏ
コントローラにはＢｉ−ＣＭＯＳが含まれており、Ｂｉ
−ＣＭＯＳはＰＣＣの各端子Ａｉ、Ｂｉに接続されてい
ると共に、ＣＰＵや他のＩ／Ｏコントローラに含まれて
いる個別制御部ＰＲに接続されている。図３２は、図３
に示されるシステムを図１８に示すように個別制御部Ｐ
Ｒ自体でパワー制御を行うようにしたものである。
コントローラにはＢｉ−ＣＭＯＳが含まれており、Ｂｉ
−ＣＭＯＳはＰＣＣの各端子Ａｉ、Ｂｉに接続されてい
ると共に、ＣＰＵや他のＩ／Ｏコントローラに含まれて
いる個別制御部ＰＲに接続されている。図３２は、図３
に示されるシステムを図１８に示すように個別制御部Ｐ
Ｒ自体でパワー制御を行うようにしたものである。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０２８４
【補正方法】変更
【補正内容】
【０２８４】図２８は、図７の第１実施例と図１８の第
２実施例を組合わせた構成を示しており、各構成部分や
動作は第１実施例及び第２実施例にそれぞれ対応してい
るので説明を省略する。図３３は、図３に示されるシス
テムを図２８に示すように１部のコンポーネントを個別
制御部ＰＲ自体でパワー制御をし、他の１部のコンポー
ネントをＰＩ／Ｏのパワーコントロールポートでパワー
制御を行うようにしたものである。
２実施例を組合わせた構成を示しており、各構成部分や
動作は第１実施例及び第２実施例にそれぞれ対応してい
るので説明を省略する。図３３は、図３に示されるシス
テムを図２８に示すように１部のコンポーネントを個別
制御部ＰＲ自体でパワー制御をし、他の１部のコンポー
ネントをＰＩ／Ｏのパワーコントロールポートでパワー
制御を行うようにしたものである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０３０５
【補正方法】変更
【補正内容】
【０３０５】図３１の構成による動作は、図７の構成に
よる動作と多少異なるが、ＣＰＵ等がそれぞれ個別制御
部ＰＲを持っている図３の構成による動作と同様なの
で、ここでは説明を省略する。図３４は、図３に示され
るシステムを図３１に示すようにパワーコントロールポ
ートでパワー制御を行うようにしたものである。
よる動作と多少異なるが、ＣＰＵ等がそれぞれ個別制御
部ＰＲを持っている図３の構成による動作と同様なの
で、ここでは説明を省略する。図３４は、図３に示され
るシステムを図３１に示すようにパワーコントロールポ
ートでパワー制御を行うようにしたものである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】図３２
【補正方法】追加
【補正内容】
【図３２】個別制御部によって分散的にパワーマネージ
メントされるシステムのＬＳＩ化を示すブロック図であ
る。
メントされるシステムのＬＳＩ化を示すブロック図であ
る。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】図３３
【補正方法】追加
【補正内容】
【図３３】個別制御部によって分散的にパワーマネージ
メントされるシステムのＬＳＩ化を示す他のブロック図
である。
メントされるシステムのＬＳＩ化を示す他のブロック図
である。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】図３４
【補正方法】追加
【補正内容】
【図３４】個別制御部によって分散的にパワーマネージ
メントされるシステムのＬＳＩ化を示す他のブロック図
である。
メントされるシステムのＬＳＩ化を示す他のブロック図
である。
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図３２
【補正方法】追加
【補正内容】
【図３２】
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図３３
【補正方法】追加
【補正内容】
【図３３】
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図３４
【補正方法】追加
【補正内容】
【図３４】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7165−5Ｂ Ｇ０６Ｆ 1/00 ３３２ Ｚ
Claims (5)
- 【請求項１】 符合化された電力マネ−ジメント命令を
復号して記憶すると共に当該復号された電力マネージメ
ント命令に基づいて制御信号を出力する制御手段を備え
ていることを特徴とするデジタル電子機器用電力制御装
置。 - 【請求項２】 電源を所定のモ−ドに設定して当該設定
されたモ−ドに基づいて入出力を制御して消費電力を低
減することを特徴とする請求項１に記載のデジタル電子
機器用電力制御装置を備えた処理装置。 - 【請求項３】 請求項２に記載の処理装置の複数の電力
を所定の方法により制御してシステム全体の消費電力を
低減することを特徴とするデジタル電子機器用電力管理
システム。 - 【請求項４】 外部に設けられたマイクロ・コンピュー
タにより電源またはクロック周波数を制御して電力消費
を低減させることを特徴とする請求項１に記載のデジタ
ル電子機器用電力制御装置を備えた処理装置。 - 【請求項５】 請求項１に記載のデジタル電子機器用電
力制御装置が複数のプログラム命令を有しており、該デ
ジタル電子機器用電力制御装置がシステムを構成する中
央処理装置及び各種入出力コントローラの全てまたは一
部に備えられており、該デジタル電子機器用電力制御装
置の該複数のプログラム命令に基づいて該中央処理装置
及び該各種入出力コントローラの電力制御を行って該シ
ステムの電力消費を低減することを特徴とするデジタル
電子機器用電力管理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12297693A JP3433970B2 (ja) | 1993-05-25 | 1993-05-25 | デジタル電子機器用電力制御装置、該電力制御装置により電力が制御される処理装置、及び該電力制御装置を備えたデジタル電子機器用電力管理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12297693A JP3433970B2 (ja) | 1993-05-25 | 1993-05-25 | デジタル電子機器用電力制御装置、該電力制御装置により電力が制御される処理装置、及び該電力制御装置を備えたデジタル電子機器用電力管理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06332583A true JPH06332583A (ja) | 1994-12-02 |
| JP3433970B2 JP3433970B2 (ja) | 2003-08-04 |
Family
ID=14849242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12297693A Expired - Fee Related JP3433970B2 (ja) | 1993-05-25 | 1993-05-25 | デジタル電子機器用電力制御装置、該電力制御装置により電力が制御される処理装置、及び該電力制御装置を備えたデジタル電子機器用電力管理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3433970B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6845454B2 (en) * | 2000-08-31 | 2005-01-18 | Samsung Electronics Co., Ltd. | System and method for selecting between a high and low speed clock in response to a decoded power instruction |
| US6874098B2 (en) | 2000-12-01 | 2005-03-29 | Sharp Kabushiki Kaisha | Semiconductor integrated circuit |
| JP2006293768A (ja) * | 2005-04-12 | 2006-10-26 | Univ Waseda | マルチプロセッサシステム及びマルチグレイン並列化コンパイラ |
-
1993
- 1993-05-25 JP JP12297693A patent/JP3433970B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6845454B2 (en) * | 2000-08-31 | 2005-01-18 | Samsung Electronics Co., Ltd. | System and method for selecting between a high and low speed clock in response to a decoded power instruction |
| US6874098B2 (en) | 2000-12-01 | 2005-03-29 | Sharp Kabushiki Kaisha | Semiconductor integrated circuit |
| JP2006293768A (ja) * | 2005-04-12 | 2006-10-26 | Univ Waseda | マルチプロセッサシステム及びマルチグレイン並列化コンパイラ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3433970B2 (ja) | 2003-08-04 |
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