JPH06326257A - Semiconductor element and integrated circuit device employing same - Google Patents
Semiconductor element and integrated circuit device employing sameInfo
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- JPH06326257A JPH06326257A JP5113464A JP11346493A JPH06326257A JP H06326257 A JPH06326257 A JP H06326257A JP 5113464 A JP5113464 A JP 5113464A JP 11346493 A JP11346493 A JP 11346493A JP H06326257 A JPH06326257 A JP H06326257A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、例として集積回路内に
使用され、高入力インピーダンスであり、極めて微小な
ゲートリーク電流の実現と、各種ノイズに対しても安定
した動作を行うことが要求されるジャンクションFET
(接合型電界効果トランジスタ)などの半導体素子及び
それを用いた集積回路装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention is used as an example in an integrated circuit, has a high input impedance, and is required to realize an extremely minute gate leakage current and to perform stable operation against various noises. Junction FET
The present invention relates to a semiconductor element such as (junction field effect transistor) and an integrated circuit device using the same.
【0002】[0002]
【従来の技術】ジャンクションFETは、バイポーラ型
半導体集積回路上に、特に新規なマスク、不純物注入、
拡散などの工程を必要とせずに構成することができ、他
のバイポーラ型半導体素子と共存することができる素子
である。また、MOSFET(金属−酸化膜−半導体構
造のFET)に比べて、低コストで製造できる利点があ
る。このため、高入力インピーダンスを必要とする回路
において、しばしば使用される。2. Description of the Related Art A junction FET is a new type of mask, impurity implantation, and
It is an element that can be formed without the need for a step such as diffusion and can coexist with other bipolar semiconductor elements. Further, it has an advantage that it can be manufactured at low cost as compared with MOSFET (metal-oxide film-semiconductor FET). For this reason, it is often used in circuits that require high input impedance.
【0003】図3にジャンクションFET(以下、J・
FET)を使用した測光回路1の回路例を示す。図3の
回路例は、以下の従来技術の説明及び実施例の説明に於
いて共通に用いられる。測光回路1は、負帰還型のオペ
アンプ2と、該オペアンプ2の反転入力端子及び非反転
入力端子にアノード及びカソードが接続されたフォトダ
イオード3とを備える。オペアンプ2は、該反転入力端
子及び非反転入力端子がそれぞれゲートに接続されてい
るJ・FET6、7を有している。オペアンプ2の負帰
還回路にダイオード4が接続され、ダイオード4のアノ
ードはオペアンプ2の反転入力端子に接続されている。
該フォトダイオード3のカソードに、電源電圧V0の直
流電源5の正極が接続されている。FIG. 3 shows a junction FET (hereinafter, J.
A circuit example of the photometric circuit 1 using a FET is shown. The circuit example of FIG. 3 is commonly used in the following description of the prior art and the description of the embodiments. The photometric circuit 1 includes a negative feedback type operational amplifier 2 and a photodiode 3 whose anode and cathode are connected to an inverting input terminal and a non-inverting input terminal of the operational amplifier 2. The operational amplifier 2 has J-FETs 6 and 7 whose inverting input terminal and non-inverting input terminal are respectively connected to their gates. The diode 4 is connected to the negative feedback circuit of the operational amplifier 2, and the anode of the diode 4 is connected to the inverting input terminal of the operational amplifier 2.
The cathode of the photodiode 3 is connected to the positive electrode of the DC power supply 5 having the power supply voltage V0.
【0004】以下、測光回路1の動作について説明す
る。測光回路1は、フォトダイオード3で光電変換され
て出力された出力電流Ipを、集積回路内で処理し易い
ように対数圧縮する回路である。測光回路1は、例え
ば、自動露出機能を有するカメラに用いられ、露出値を
演算出力するような集積回路に使用される。The operation of the photometric circuit 1 will be described below. The photometric circuit 1 is a circuit that logarithmically compresses the output current Ip photoelectrically converted and output by the photodiode 3 so as to be easily processed in the integrated circuit. The photometric circuit 1 is used, for example, in a camera having an automatic exposure function, and is used in an integrated circuit that calculates and outputs an exposure value.
【0005】測光回路1に於いて、フォトダイオード3
に入射した光は光電変換され、フォトダイオード3から
出力電流Ipが出力される。前記出力電流Ipは、フォ
トダイオード3に入射する光の強さに従って、数pAか
ら数100μA程度まで変化する。この出力電流Ip
は、オペアンプ3によって対数圧縮され、オペアンプ3
から下記第1式で定義される測光出力電圧Voutが出力
される。但し、第1式に於いて、k:ボルツマン定数、
T:絶対温度、q:電子の電荷、Is:ダイオード4の
逆方向飽和電流、Ip’:ダイオード4の順方向電流、
IG:J・FET5のゲートリーク電流である。In the photometric circuit 1, the photodiode 3
The light incident on is photoelectrically converted, and the output current Ip is output from the photodiode 3. The output current Ip varies from several pA to several 100 μA according to the intensity of light incident on the photodiode 3. This output current Ip
Is logarithmically compressed by the operational amplifier 3,
Outputs the photometric output voltage Vout defined by the following first equation. However, in the first equation, k: Boltzmann constant,
T: absolute temperature, q: electron charge, Is: reverse saturation current of diode 4, Ip ′: forward current of diode 4,
IG: The gate leakage current of J.FET5.
【0006】[0006]
【数1】 Vout=V0−kT/q×ln(Ip’/Is) =V0−kT/q×ln((Ip−IG)/Is) 第1式に於いて、最小値である場合の出力電流Ipより
もゲートリーク電流IGが十分に小さい条件Ip》IG
が成立するとき、前記測光出力電圧Voutは、## EQU00001 ## Vout = V0-kT / q.times.ln (Ip '/ Is) = V0-kT / q.times.ln ((Ip-IG) / Is) In the first expression, the output in the case of the minimum value Condition Ip >> IG in which the gate leakage current IG is sufficiently smaller than the current Ip
Is satisfied, the photometric output voltage Vout is
【0007】[0007]
【数2】Vout=V0−kT/q×ln(Ip/Is) のように近似できる。即ち、フォトダイオード3の出力
電流Ipが数pAの微少電流域まで、前記測光出力電圧
Voutは、出力電流Ipとほぼ第2式で規定される相関
関係を有する値で出力される。Equation 2 can be approximated as Vout = V0-kT / q × ln (Ip / Is). That is, the photometric output voltage Vout is output at a value having a correlation substantially defined by the second equation with the output current Ip until the output current Ip of the photodiode 3 is in a very small current region of several pA.
【0008】一方、上記測光回路1の測光精度を低下さ
せる要因として、J・FETのゲートリーク電流の発生
と外部回路からのノイズによる影響との2つの要因があ
る。 (1)J・FETのゲートリーク電流 数pA程度の最小値である出力電流Ipとほぼ等しい値
を前記ゲートリーク電流IGが有し、しかも、該ゲート
リーク電流IGが前記J・FET6のゲート付近の構造
に依存して発生するとき、前記第2式は、このようなゲ
ートリーク電流IGよりも出力電流Ipが十分に大きい
範囲でしか成立しないことになる。これは、フォトダイ
オード3に入射する光の光量が十分に大きい場合であ
り、前記入射光の光量が低くなると、前記測光回路1は
正確な測光が困難になる。また、該ゲートリーク電流I
Gが大きくなると、J・FET6、7は設計された性能
を実現できない。On the other hand, there are two factors that lower the photometric accuracy of the photometric circuit 1; the generation of a gate leak current of the J.FET and the effect of noise from an external circuit. (1) Gate leak current of J.FET The gate leak current IG has a value almost equal to the output current Ip which is the minimum value of about several pA, and the gate leak current IG is near the gate of the J.FET 6. When it occurs depending on the structure of the above, the second expression is satisfied only in the range where the output current Ip is sufficiently larger than the gate leak current IG. This is a case where the light quantity of the light incident on the photodiode 3 is sufficiently large, and when the light quantity of the incident light becomes low, it becomes difficult for the photometric circuit 1 to perform accurate photometry. In addition, the gate leakage current I
When G becomes larger, the J-FETs 6 and 7 cannot realize the designed performance.
【0009】このような、J・FET6に於けるゲート
リーク電流IGが発生する原因として、下記の2点があ
る。There are the following two points as causes of the gate leak current IG in the J.FET 6 as described above.
【0010】J・FET6の構造上存在するPN接合
に於ける逆方向リーク電流IG1。Reverse leakage current IG1 at the PN junction existing in the structure of J-FET6.
【0011】この逆方向リーク電流IG1を、図8を参
照して説明する。図8は、例としてJ・FET6の断面
を示す斜視図である。J・FET6は、P基板8中に形
成されたN+領域9と、N+領域9上のN−領域10
と、N−領域10上でP−領域11を挟み、ソース及び
ドレインとなる一対のP+領域12、13と、該P−領
域11中に埋設され、ゲートとなるN+領域14とを含
んで構成される。The reverse leakage current IG1 will be described with reference to FIG. FIG. 8 is a perspective view showing a cross section of the J-FET 6 as an example. The J-FET 6 includes an N + region 9 formed in the P substrate 8 and an N- region 10 on the N + region 9.
And a pair of P + regions 12 and 13 serving as a source and a drain, sandwiching the P− region 11 on the N− region 10, and an N + region 14 buried in the P− region 11 and serving as a gate. To be done.
【0012】J・FET6に於いて、ゲートであるN+
領域14に所定電位を印加することにより、ソース及び
ドレインであるP+領域12、13の間に電流が流れ
る。このとき、図8に矢符A1、A2で示すように、N
+領域14からP−領域11に向けて、またN+領域9
からP基板8に向けて、逆方向リーク電流IG1がそれ
ぞれ流れる。In J-FET6, the gate N +
By applying a predetermined potential to the region 14, a current flows between the P + regions 12 and 13 which are the source and the drain. At this time, as indicated by arrows A1 and A2 in FIG.
From the + region 14 to the P- region 11, and again in the N + region 9
The reverse leakage current IG1 flows from the P substrate 8 toward the P substrate 8.
【0013】この逆方向ゲートリーク電流IG1は、J
・FET6のサイズ、製造プロセスなどによって変化す
る。例として、J・FET6におけるPN接合面積が大
きいほど、逆方向ゲートリーク電流IG1は増大する。
逆方向ゲートリーク電流IG1は、常温(約25℃)に
於いて1pA以下である。This reverse gate leakage current IG1 is J
-Varies depending on the size of the FET 6 and the manufacturing process. As an example, the reverse gate leakage current IG1 increases as the PN junction area of the J.FET 6 increases.
The reverse gate leakage current IG1 is 1 pA or less at room temperature (about 25 ° C.).
【0014】集積回路内に於けるJ・FET6の周囲
の回路のPN接合部から発生する数100nm〜数10
00nmの波長帯域の極微小な発光の影響によるゲート
リーク電流IG2。In the integrated circuit, several 100 nm to several 10 nm generated from the PN junction part of the circuit around the J.FET 6
Gate leakage current IG2 due to the influence of extremely small light emission in the wavelength band of 00 nm.
【0015】このゲートリーク電流IG2を、図9を参
照して説明する。図9は、例として集積回路として構成
されている図3に示す測光回路1に含まれる他の従来例
のJ・FET6aの断面図である。本従来例のJ・FE
Taは、図8の従来例の構成に類似し、対応する部分に
は同一の参照符号を付す。J・FET6aにおいて、前
記P基板8の表面のほぼ全面に亘り層間膜15が形成さ
れる。層間膜15に於いて、前記P+領域12、13及
びN+領域14に相当する位置にスルーホールがそれぞ
れ形成され、該スルーホールを被覆するソース電極1
6、ドレイン電極18及びゲート電極17と、前記P+
領域12、13及びN+領域14とが電気的に導通され
ている。また、該ソース電極16、ドレイン電極18及
びゲート電極17と、該層間膜15とを被覆して、層間
膜19が形成されている。The gate leakage current IG2 will be described with reference to FIG. FIG. 9 is a cross-sectional view of another conventional J.FET 6a included in the photometric circuit 1 shown in FIG. 3 configured as an integrated circuit. J.FE of this conventional example
Ta is similar to the configuration of the conventional example in FIG. 8, and the same reference numerals are given to corresponding portions. In the J-FET 6a, the interlayer film 15 is formed over substantially the entire surface of the P substrate 8. Through holes are formed in the interlayer film 15 at positions corresponding to the P + regions 12, 13 and the N + region 14, and the source electrode 1 covering the through holes is formed.
6, the drain electrode 18 and the gate electrode 17, and the P +
The regions 12, 13 and the N + region 14 are electrically connected. Further, an interlayer film 19 is formed by covering the source electrode 16, the drain electrode 18, the gate electrode 17 and the interlayer film 15.
【0016】ここで、図9に示すJ・FET6aの周辺
の回路のPN接合部に於いて、P領域からN領域へ電流
が流れる際に、微弱発光が発生する。この微弱発光は、
集積回路内の例として前記層間膜15、19などを伝播
し、図9に示すJ・FET6aなどの他の回路内に、矢
符A3で示すように侵入する。侵入した光によって、J
・FET6aのN+領域14とP−領域11との間のP
N接合部あるいはP基板8とN−領域10との間のPN
接合部などに於いてキャリアを励起し、矢符A4、A5
で示されるゲートリーク電流IG2を発生させる。At the PN junction of the circuit around the J-FET 6a shown in FIG. 9, weak light emission occurs when a current flows from the P region to the N region. This faint light emission
As an example in the integrated circuit, the light propagates through the interlayer films 15 and 19 and penetrates into other circuits such as the J-FET 6a shown in FIG. 9 as indicated by an arrow A3. Depending on the invading light, J
P between the N + region 14 and the P- region 11 of the FET 6a
PN between N junction or P substrate 8 and N- region 10
Exciting carriers at the junction, etc., arrows A4, A5
A gate leak current IG2 represented by is generated.
【0017】このような前記微弱発光の伝播は、同一の
集積回路内の全体に及び、その伝播経路は、前記層間膜
など伝播媒体となる構成要素配置に従って、該伝播媒体
を任意方向に伝播する。The propagation of the faint light emission propagates throughout the same integrated circuit, and its propagation path propagates in the propagation medium in an arbitrary direction according to the arrangement of the constituent elements such as the interlayer film serving as the propagation medium. .
【0018】このようなゲートリーク電流IG2は、前
記集積回路の規模、各構成要素の配置、製造プロセスな
どによって、その発生の有無、電流レベルは種々であ
る。本件発明者によれば、最大で数pA以上になる場合
がある。Such a gate leak current IG2 has various occurrences and current levels depending on the scale of the integrated circuit, the arrangement of each component, the manufacturing process, and the like. According to the inventor of the present case, the maximum value may be several pA or more.
【0019】また、該集積回路内に於いて、J・FET
6の近傍に発光量が大きい回路素子が配置されている
と、前記ゲートリーク電流は更に増大する。このよう
な、発光量が大きい回路素子は、例として図10に示す
集積回路20内において飽和状態のトランジスタ22で
ある。本件発明者は、トランジスタ22のベースを定電
流源21に接続し、該トランジスタ22のエミッタに電
流計23を接続してエミッタ電流IEを測定した。トラ
ンジスタ22のコレクタは、スイッチ26の共通接点c
に接続され、スイッチ26の個別接点aは、オープン状
態であり、個別接点bは接地電位に接続されている。ス
イッチ26の接点c−bが導通すると、トランジスタ2
2は非飽和状態になり、スイッチ26の接点c−aが導
通すると、トランジスタ22は飽和状態になる。In the integrated circuit, the J-FET
If a circuit element having a large light emission amount is arranged in the vicinity of 6, the gate leakage current further increases. Such a circuit element that emits a large amount of light is the transistor 22 in a saturated state in the integrated circuit 20 shown in FIG. 10 as an example. The present inventor connected the base of the transistor 22 to the constant current source 21, and connected the ammeter 23 to the emitter of the transistor 22 to measure the emitter current IE. The collector of the transistor 22 has a common contact c of the switch 26.
The individual contact a of the switch 26 is open, and the individual contact b is connected to the ground potential. When the contact c-b of the switch 26 becomes conductive, the transistor 2
2 becomes non-saturated, and when the contact c-a of the switch 26 becomes conductive, the transistor 22 becomes saturated.
【0020】トランジスタ22の近傍にJ・FET24
が配置され、J・FET24のゲートに電流計25が接
続され、J・FET24のゲートリーク電流IG2を測
定した。この測定結果を図5のグラフに示す。トランジ
スタ22が飽和状態の場合の前記エミッタ電流IEに対
するゲートリーク電流IG2の変化は図5のライン27
に示され、非飽和状態の場合のゲートリーク電流IG2
の変化はライン28に示される。図5のグラフから、ト
ランジスタ22が飽和状態である方が、非飽和状態であ
る場合よりも、該ゲートリーク電流IG2が大きいこと
が解る。A J-FET 24 is provided near the transistor 22.
Was arranged, an ammeter 25 was connected to the gate of the J.FET 24, and the gate leak current IG2 of the J.FET 24 was measured. The measurement result is shown in the graph of FIG. The change in the gate leakage current IG2 with respect to the emitter current IE when the transistor 22 is in the saturated state is shown by line 27 in FIG.
And the gate leakage current IG2 in the non-saturated state
Is shown on line 28. From the graph of FIG. 5, it can be understood that the gate leakage current IG2 is larger when the transistor 22 is in the saturated state than when it is in the non-saturated state.
【0021】従来技術に於て、このような問題点を解消
するために、前述したような発光量の大きい飽和状態で
動作するトランジスタなどの回路素子と、前記微弱発光
の影響を阻止すべきJ・FETなどの回路素子とを、同
一の集積回路内に於いて相互に離れた位置に配置するな
どしており、集積回路素子の設計に手間を要すると共
に、該微弱発光の影響を解消することが出来ない。従っ
て、集積回路素子及びその内部の半導体素子の動作上の
信頼性が低いという問題点を有している。In the prior art, in order to solve such a problem, a circuit element such as a transistor which operates in a saturated state with a large amount of light emission as described above and the influence of the weak light emission should be prevented. -The circuit elements such as FETs are arranged at positions separated from each other in the same integrated circuit, so that it takes time and effort to design the integrated circuit elements and the influence of the weak light emission is eliminated. I can't. Therefore, there is a problem that the operational reliability of the integrated circuit device and the semiconductor device inside thereof is low.
【0022】(2)外部からのノイズによる影響 集積回路内に於いて、J・FETのゲート部など、高入
力インピーダンスで動作している回路に、他の動作部に
於いて発生した各種ノイズが影響を及ぼし、必要とされ
る安定動作及び出力が得られない状態となる場合があ
る。このような問題を生じ得る集積回路の一部の回路例
を図11に示す。(2) Influence of noise from the outside In the integrated circuit, a circuit operating with a high input impedance, such as the gate of the JFET, is affected by various noises generated in other operating parts. There is a case in which the influence is exerted and the required stable operation and output cannot be obtained. FIG. 11 shows an example of a part of an integrated circuit which can cause such a problem.
【0023】図11の回路に於いて、例として高周波発
振回路29の近傍に、J・FET24を用いた高入力イ
ンピーダンスの入力アンプ30が配置されている。この
ような配置の場合、高周波発振回路29に於いて高周波
電磁ノイズなどが発生し、容量あるいは導電体などを経
て、入力アンプ30の入力端子に侵入する。入力アンプ
30の入力端子は高入力インピーダンスであるため、入
力アンプ30は特に高周波電磁ノイズの影響を受け易
い。In the circuit of FIG. 11, an input amplifier 30 having a high input impedance using a J.FET 24 is arranged near the high frequency oscillation circuit 29 as an example. In the case of such an arrangement, high frequency electromagnetic noise or the like is generated in the high frequency oscillation circuit 29, and enters the input terminal of the input amplifier 30 via the capacitance or the conductor. Since the input terminal of the input amplifier 30 has a high input impedance, the input amplifier 30 is particularly susceptible to high frequency electromagnetic noise.
【0024】このような外部からのノイズの影響による
回路の動作不良を防止するために、従来では、例として
図11に示される回路を含む集積回路素子において、該
集積回路素子が搭載される配線基板上の配線パターンや
金属板などを用いて、該集積回路素子の周辺やその裏
面、特に前記高インピーダンス部分を中心として被覆す
るようにしている。且つ、被覆に用いられた配線パター
ンや金属板などを、接地電位や他の安定した電位に接続
し、前記高インピーダンス部分の電磁的シールドを行っ
ている。In order to prevent such a circuit malfunction due to the influence of external noise, conventionally, in an integrated circuit device including the circuit shown in FIG. 11 as an example, a wiring on which the integrated circuit device is mounted is mounted. A wiring pattern on the substrate, a metal plate, or the like is used to cover the periphery of the integrated circuit element or its back surface, particularly the high impedance portion as a center. In addition, the wiring pattern or metal plate used for coating is connected to the ground potential or another stable potential to electromagnetically shield the high impedance portion.
【0025】このような従来技術において、集積回路内
の回路素子からの前記電磁ノイズによって、同一集積回
路内の他の回路素子が、必要とされる安定動作及び出力
を実現できないという問題点は残存したままである。In such a conventional technique, there remains a problem that other circuit elements in the same integrated circuit cannot achieve the required stable operation and output due to the electromagnetic noise from the circuit elements in the integrated circuit. It is still done.
【0026】[0026]
【発明が解決しようとする課題】従って、前記いずれの
従来技術に於いても、集積回路内の半導体回路素子の動
作上の信頼性を向上することは困難であり、従って、該
半導体回路素子を含む集積回路素子の動作上の信頼性も
向上できないという問題点を有している。Therefore, it is difficult to improve the operational reliability of the semiconductor circuit element in the integrated circuit in any of the above-mentioned prior arts. There is a problem that the operational reliability of the integrated circuit device including the same cannot be improved.
【0027】本発明は、上記問題点を解決しようとして
成されたものであり、ゲートリーク電流の発生を抑制し
て動作上の信頼性を向上することができる半導体素子、
及び内部の構成要素からの微少発光や高周波信号による
半導体素子へのノイズの伝達を防止して動作上の信頼性
を向上することができる集積回路装置を提供することが
本発明の目的である。The present invention has been made in order to solve the above problems, and a semiconductor element capable of suppressing the generation of a gate leak current and improving the operational reliability,
It is an object of the present invention to provide an integrated circuit device capable of improving the operational reliability by preventing the transmission of noise from the internal components to the semiconductor element due to high frequency signals.
【0028】[0028]
【課題を解決するための手段】本発明の半導体素子は、
半導体基板にPN接合を有して形成されており、周囲を
遮光性材料で被覆されおり、そのことにより、上記目的
を達成することができる。The semiconductor device of the present invention comprises:
The semiconductor substrate is formed to have a PN junction, and the periphery is covered with a light-shielding material, whereby the above object can be achieved.
【0029】本発明に於いて、前記遮光性材料は、金属
膜である場合がある。In the present invention, the light-shielding material may be a metal film.
【0030】本発明の集積回路装置は、半導体基板にP
N接合を有して形成されている半導体素子と、動作時に
発光現象を伴う回路素子とを有し、該光半導体素子及び
該回路素子の少なくともいずれか一方が、周囲を遮光性
材料で被覆されており、そのことにより、上記目的を達
成することができる。The integrated circuit device of the present invention has a semiconductor substrate having a P
A semiconductor element having an N-junction and a circuit element which emits light during operation are provided, and at least one of the optical semiconductor element and the circuit element is covered with a light-shielding material. Therefore, the above object can be achieved.
【0031】本発明に於いて、前記遮光性材料は、金属
膜である場合がある。In the present invention, the light-shielding material may be a metal film.
【0032】また、本発明に於いて、前記半導体素子
は、接合型電界効果トランジスタである場合がある。In the present invention, the semiconductor element may be a junction field effect transistor.
【0033】[0033]
【作用】本発明に従えば、半導体基板に、PN接合を有
して半導体素子が形成されている。この半導体素子は、
周囲を遮光性材料で被覆されている。従って、該半導体
素子に外部から光が入射することが防止される。光が入
射した場合、該入射した光によって該半導体素子のPN
接合の部分に於いてキャリアが励起され、リーク電流が
発生する。本発明に於いて、光の入射が防止されている
ので、該リーク電流の発生が防止される。これにより、
該半導体素子は設計された性能を実現することができ、
動作上の信頼性を向上することができる。According to the present invention, a semiconductor element is formed on a semiconductor substrate having a PN junction. This semiconductor element
The periphery is covered with a light shielding material. Therefore, it is possible to prevent light from entering the semiconductor element from the outside. When light is incident, the incident light causes the PN of the semiconductor element.
Carriers are excited at the junction and a leak current is generated. In the present invention, since the incidence of light is prevented, the generation of the leak current is prevented. This allows
The semiconductor device can achieve the designed performance,
The operational reliability can be improved.
【0034】また、本発明の集積回路装置において、回
路素子が動作を行う際に発光現象を伴っても、該光が該
回路素子の外部へ伝播することは、該遮光性材料によっ
て遮断される。この光が、該回路素子から外部へ伝播し
た場合、該伝播した光によって該半導体素子のPN接合
の部分に於いてキャリアが励起され、リーク電流が発生
する。本発明に於いて、該光の伝播が防止されているの
で、該リーク電流の発生が防止される。これにより、該
半導体素子は設計された性能を実現することができる。
従って、該半導体素子を含む集積回路素子は、設計され
た性能を実現することができ、動作上の信頼性を向上す
ることができる。Further, in the integrated circuit device of the present invention, the light-shielding material prevents the light from propagating to the outside of the circuit element even if the circuit element is accompanied by a light emission phenomenon when the circuit element operates. . When this light propagates from the circuit element to the outside, the propagated light excites carriers in the PN junction portion of the semiconductor element, and a leak current is generated. In the present invention, since the propagation of the light is prevented, the generation of the leak current is prevented. As a result, the semiconductor device can achieve the designed performance.
Therefore, the integrated circuit device including the semiconductor device can realize the designed performance and improve the operational reliability.
【0035】[0035]
【実施例】本発明を、実施例について以下に説明する。
図1〜図7に本発明の実施例を示す。図1は本発明の一
実施例の集積回路素子31の一部分であるJ・FET3
2の平面図であり、図2は図1の切断面線X2−X2か
ら見た断面図であり、図3は該集積回路素子31の回路
例を示す回路図である。The present invention will be described below with reference to examples.
1 to 7 show an embodiment of the present invention. FIG. 1 shows a JFET 3 which is a part of an integrated circuit element 31 according to an embodiment of the present invention.
2 is a plan view of FIG. 2, FIG. 2 is a cross-sectional view taken along section line X2-X2 of FIG. 1, and FIG. 3 is a circuit diagram showing a circuit example of the integrated circuit element 31.
【0036】本実施例の集積回路素子31は、図3に示
す測光回路1として実現される。測光回路1は、負帰還
型のオペアンプ2と、該オペアンプ2の反転入力端子及
び非反転入力端子にアノード及びカソードが接続された
フォトダイオード3とを備える。オペアンプ2は、該反
転入力端子及び非反転入力端子がそれぞれゲートに接続
されている本発明の一実施例のJ・FET32、33を
有している。従って、オペアンプ2は、高入力インピー
ダンスである。オペアンプ2の負帰還回路にダイオード
4が接続され、ダイオード4のアノードはオペアンプ2
の反転入力端子に接続されている。該フォトダイオード
3のカソードに、電源電圧V0の直流電源5の正極が接
続されている。The integrated circuit device 31 of this embodiment is realized as the photometric circuit 1 shown in FIG. The photometric circuit 1 includes a negative feedback type operational amplifier 2 and a photodiode 3 whose anode and cathode are connected to an inverting input terminal and a non-inverting input terminal of the operational amplifier 2. The operational amplifier 2 has J-FETs 32 and 33 according to an embodiment of the present invention in which the inverting input terminal and the non-inverting input terminal are respectively connected to the gates. Therefore, the operational amplifier 2 has a high input impedance. The diode 4 is connected to the negative feedback circuit of the operational amplifier 2, and the anode of the diode 4 is the operational amplifier 2
It is connected to the inverting input terminal of. The cathode of the photodiode 3 is connected to the positive electrode of the DC power supply 5 having the power supply voltage V0.
【0037】以下、測光回路1の動作について説明す
る。測光回路1は、フォトダイオード3に入射した光
が、フォトダイオード3で光電変換されて出力された出
力電流Ipを、集積回路内で処理し易いように対数圧縮
する回路である。測光回路1は、例えば、自動露出機能
を有するカメラに用いられ、露出値を演算出力するよう
な集積回路として使用される。The operation of the photometric circuit 1 will be described below. The photometric circuit 1 is a circuit that logarithmically compresses the output current Ip, which is the light that has entered the photodiode 3 and is photoelectrically converted by the photodiode 3 and output, so that it can be easily processed in the integrated circuit. The photometric circuit 1 is used, for example, in a camera having an automatic exposure function, and is used as an integrated circuit for calculating and outputting an exposure value.
【0038】測光回路1におけるJ・FET32は、図
1及び図2に示されるような構成を有している。J・F
ET32は、P基板34中に形成されたN+領域35
と、N+領域35上のN−領域36と、N−領域36上
でP−領域37を挟み、ソース及びドレインとなる一対
のP+領域38、39と、該P−領域37中に埋設され
ゲートとなるN+領域40とを含んでいる。The J-FET 32 in the photometric circuit 1 has a structure as shown in FIGS. JF
The ET 32 is an N + region 35 formed in the P substrate 34.
A pair of P + regions 38 and 39 serving as a source and a drain, and a gate embedded in the P- region 37 and an N- region 36 on the N + region 35 and a P- region 37 on the N- region 36. And an N + region 40 that becomes
【0039】前記P基板34の表面のほぼ全面に亘り、
層間膜41が形成される。層間膜41に於いて、前記P
+領域38、39及びN+領域40に相当する位置に、
スルーホール45、46、47がそれぞれ形成される。
また、J・FET32の該N−領域36を取り囲むよう
形状で外部に露出しているP基板34の該露出領域に対
応する範囲に帯状溝48が形成される。該スルーホール
45〜47を被覆する各領域に、ソース電極49、ドレ
イン電極50及びゲート電極51が形成されている。ま
た、前記帯状溝48を被覆する範囲に、帯状の第1遮光
金属層42が形成されている。該スルーホール45、4
6、47によって、ソース電極49、ドレイン電極5
0、ゲート電極51と前記P+領域38、39及びN+
領域40とが電気的に導通されている。Over the substantially entire surface of the P substrate 34,
The interlayer film 41 is formed. In the interlayer film 41, the P
At positions corresponding to the + regions 38 and 39 and the N + region 40,
Through holes 45, 46 and 47 are formed respectively.
Further, a band-shaped groove 48 is formed in a region corresponding to the exposed region of the P substrate 34 which is exposed to the outside in a shape surrounding the N-region 36 of the J.FET 32. A source electrode 49, a drain electrode 50, and a gate electrode 51 are formed in each region that covers the through holes 45 to 47. Further, a band-shaped first light-shielding metal layer 42 is formed in a range covering the band-shaped groove 48. The through holes 45, 4
6, 47 depending on the source electrode 49 and the drain electrode 5
0, the gate electrode 51 and the P + regions 38, 39 and N +
The area 40 is electrically connected.
【0040】前記第1遮光金属層42によって、外部か
らの光が該P基板34の外部への露出領域からP基板3
4内に侵入する事態を防止している。該ソース電極4
9、ドレイン電極50、ゲート電極51及び第1遮光金
属層42と、該層間膜41とを被覆して、層間膜43が
形成されている。該層間膜43に於いて、前記帯状溝4
8に相当する範囲に、帯状溝52がそれぞれ形成され
る。該帯状溝52及び該帯状溝52によって囲まれる範
囲を被覆して第2遮光金属層44が形成される。該第2
遮光金属層42、44は、例として接地電位等、安定電
位に接続される。該第1及び第2遮光金属層42、44
の材料は、Al、W、Au及びTiなど、集積回路素子
の内部の導電体パターンを製造する際に用いられる材料
が用いられ、該導電体パターンの製造工程と同一工程に
於いて形成される。その材料は、前記例に限られない。
また、その膜厚は、各材料について遮光を実現するよう
に、適宜選ばれる。Due to the first light-shielding metal layer 42, light from the outside is exposed from the exposed region of the P substrate 34 to the P substrate 3 by the external light.
We prevent the situation that we invade in 4. The source electrode 4
An interlayer film 43 is formed by covering the drain electrode 50, the gate electrode 51, the first light-shielding metal layer 42, and the interlayer film 41. In the interlayer film 43, the band-shaped groove 4
The band-shaped grooves 52 are formed in the range corresponding to 8, respectively. The second light shielding metal layer 44 is formed so as to cover the band-shaped groove 52 and the area surrounded by the band-shaped groove 52. The second
The light shielding metal layers 42 and 44 are connected to a stable potential such as a ground potential as an example. The first and second light shielding metal layers 42 and 44
The material used in (1) is a material used for manufacturing a conductor pattern inside the integrated circuit element, such as Al, W, Au and Ti, and is formed in the same process as the manufacturing process of the conductor pattern. . The material is not limited to the above example.
Moreover, the film thickness is appropriately selected so as to realize light shielding for each material.
【0041】J・FET32に於いて、ゲート電極51
に所定電位を印加することにより、ソース電極49及び
ドレイン電極50の間に電流が流れる。In the J-FET 32, the gate electrode 51
A current flows between the source electrode 49 and the drain electrode 50 by applying a predetermined potential to the.
【0042】このようなJ・FET32が図3に示す測
光回路1に用いられている例を説明する。図4は、図3
に示す測光回路1の一部分の断面を示す斜視図である。
図4の回路に於いて、J・FET32の近傍に、PNP
型トランジスタ53とNPN型トランジスタ54とが配
置されている。PNP型トランジスタ53は、P基板3
4中に形成されたN+領域55と、N+領域55上のN
−領域56と、N−領域56中で、エミッタとなるP+
領域57と、P+領域57を取り巻く形状に形成される
コレクタとなるP+領域58と、ベースとなるN+領域
59とを含んでいる。前記P+領域57、58及びN+
領域59の上に、エミッタ電極61、コレクタ電極62
及びベース電極63が形成されている。An example in which such a J.FET 32 is used in the photometric circuit 1 shown in FIG. 3 will be described. FIG. 4 shows FIG.
3 is a perspective view showing a cross section of a part of the photometric circuit 1 shown in FIG.
In the circuit of FIG. 4, a PNP is provided near the JFET 32.
A type transistor 53 and an NPN type transistor 54 are arranged. The PNP transistor 53 is a P substrate 3
N + region 55 formed in 4 and N on the N + region 55
In the − region 56 and the N − region 56, P + serving as an emitter
A region 57, a P + region 58 serving as a collector formed in a shape surrounding the P + region 57, and an N + region 59 serving as a base are included. The P + regions 57, 58 and N +
An emitter electrode 61 and a collector electrode 62 are formed on the region 59.
And the base electrode 63 is formed.
【0043】NPN型トランジスタ54は、P基板34
中に形成されたN+領域64と、N+領域64上のN−
領域65と、N−領域65中に相互に離反した位置にそ
れぞれ形成されたP+領域66とN+領域67とを有す
る。該P+領域66中に、N+領域68が形成される。
これらP+領域66、N+領域67、68上に、ベース
電極71、コレクタ電極70及びエミッタ電極69がそ
れぞれ形成される。The NPN transistor 54 is formed on the P substrate 34.
N + region 64 formed therein and N− on the N + region 64
It has a region 65, and a P + region 66 and an N + region 67 formed in the N− region 65 at positions separated from each other. An N + region 68 is formed in the P + region 66.
A base electrode 71, a collector electrode 70 and an emitter electrode 69 are formed on the P + region 66 and N + regions 67 and 68, respectively.
【0044】前記トランジスタ53、54が、図10を
参照して説明したように、飽和状態で動作するトランジ
スタである場合、動作時に微弱発光を行う。このとき、
図2に矢符B1、B2で示すように、該微弱発光を行う
回路からの微弱発光が、層間膜41、43を伝播してJ
・FET32が形成されている箇所に到達する。本実施
例のJ・FET32に於いて、該光は、前記第1及び第
2遮光金属層42、44によって遮断され、前記P+領
域38、39、N+領域及び前記外方に露出しているP
基板34の部分に、侵入することが防止される。As described with reference to FIG. 10, when the transistors 53 and 54 are transistors operating in a saturated state, weak light emission is performed during operation. At this time,
As indicated by arrows B1 and B2 in FIG. 2, the weak light emission from the circuit that performs the weak light emission propagates through the interlayer films 41 and 43 and J
Reach the location where the FET 32 is formed. In the J-FET 32 of the present embodiment, the light is blocked by the first and second light shielding metal layers 42 and 44, and the P + regions 38 and 39, the N + region and the P exposed to the outside.
Invasion of the substrate 34 is prevented.
【0045】従って、図9を参照して説明したPN接合
部分に於ける前記リーク電流の発生が防止される。これ
により、本実施例のJ・FET32は、ゲート入力に対
するソース及びドレイン間に流れる電流値などに関し
て、設計された性能を実現することができる。また、動
作上の信頼性を向上することができる。Therefore, the generation of the leak current at the PN junction portion described with reference to FIG. 9 is prevented. As a result, the J-FET 32 of the present embodiment can realize the designed performance with respect to the current value flowing between the source and the drain with respect to the gate input. In addition, operational reliability can be improved.
【0046】また、図3を参照して説明した本実施例の
測光回路1に於いて、J・FET32、33に於ける前
記ゲートリーク電流IG2の発生が防止されるようにし
ている。一方、前述したように、J・FET32、33
の構造に基づく逆方向リーク電流IG1のレベルは1p
A以下等、極めて低い。従って、図5に示されるよう
に、総ゲートリーク電流IGを、トランジスタ53、5
4からの微弱発光が侵入している場合と比較し、約50
%程度、減少することができる。これにより、前記ゲー
トリーク電流IGを、前記第1式において、無視できる
程度に十分小さくできる。従って、第1式から前記第2
式を近似的に導くことができ、しかも、第2式は出力電
流Ipが比較的小さい範囲に於いても成立する。これ
は、フォトダイオード3に入射する光の光量が比較的低
い場合である。測光回路1に於いて、前記入射光の光量
が低い場合でも、前記測光回路1は正確な測光を実現す
ることができ、測光回路1は、設計された性能を実現で
き、動作上の信頼性を格段に向上することができる。Further, in the photometric circuit 1 of this embodiment described with reference to FIG. 3, generation of the gate leak current IG2 in the J.FETs 32 and 33 is prevented. On the other hand, as described above, J-FETs 32 and 33
The reverse leakage current IG1 based on the structure is 1p
Very low, such as A or less. Therefore, as shown in FIG.
Compared with the case where faint light emission from 4 enters, it is about 50
It can be reduced by about%. Thereby, the gate leak current IG can be made sufficiently small to be negligible in the first expression. Therefore, from the first equation to the second
The equation can be approximately derived, and the second equation holds even in the range where the output current Ip is relatively small. This is the case when the amount of light incident on the photodiode 3 is relatively low. In the photometric circuit 1, even if the amount of the incident light is low, the photometric circuit 1 can realize accurate photometry, the photometric circuit 1 can realize the designed performance, and operational reliability. Can be significantly improved.
【0047】以下、J・FET32の近傍に、従来技術
に於いて図11を参照して説明したように、高周波発振
回路等が配置されている場合を説明する。第1及び第2
遮光金属層42、44は、前述したように、例として接
地電位に接続されている。従って、該高周波発振回路が
高周波ノイズを発生していても、J・FET32、33
は、該第1及び第2遮光金属層42、44によって電磁
的にシールドされ、該高周波ノイズによる誤動作などを
生じることが防止されている。A case will be described below in which a high frequency oscillation circuit or the like is arranged near the J.FET 32 as described in the prior art with reference to FIG. First and second
As described above, the light shielding metal layers 42 and 44 are connected to the ground potential as an example. Therefore, even if the high-frequency oscillator circuit generates high-frequency noise, the J-FETs 32, 33
Are electromagnetically shielded by the first and second light-shielding metal layers 42 and 44, and are prevented from malfunctioning due to the high-frequency noise.
【0048】前記第1及び第2遮光金属層42、44
は、前述したように集積回路素子内部の導電体パターン
を製造する材料を用い、しかも、該導電体パターンの製
造工程と同一工程で形成される。この第1及び第2遮光
金属層42、44を製造するには、前記集積回路素子内
の導電体パターンを製造する際のマスクパターンを変更
するのみでよい。従って、本実施例のJ・FET6、7
を含む測光回路1を集積回路素子として製造する際に、
工程数の増大をもたらすことなく製造することができ
る。The first and second light shielding metal layers 42 and 44
Is formed using the material for manufacturing the conductor pattern inside the integrated circuit element as described above, and is formed in the same process as the manufacturing process of the conductor pattern. In order to manufacture the first and second light-shielding metal layers 42 and 44, it is only necessary to change the mask pattern when manufacturing the conductor pattern in the integrated circuit device. Therefore, the J-FETs 6 and 7 of this embodiment are
When manufacturing the photometric circuit 1 including
It can be manufactured without increasing the number of steps.
【0049】図6は本発明の他の実施例の集積回路素子
31の一部分である前記NPNトランジスタ54の平面
図であり、図7は図6の切断面線X7−X7から見た断
面図である。FIG. 6 is a plan view of the NPN transistor 54 which is a part of an integrated circuit device 31 according to another embodiment of the present invention, and FIG. 7 is a sectional view taken along the section line X7-X7 of FIG. is there.
【0050】本実施例の集積回路素子31は、前述した
図3に示す測光回路1として実現される。測光回路1の
詳細な再度の説明は省略する。該測光回路1におけるト
ランジスタ54は、前述したように、P基板34中に形
成されたN+領域64と、N+領域64上のN−領域6
5と、N−領域65中に相互に離反した位置にそれぞれ
形成されたP+領域66とN+領域67とを有する。該
P+領域66中に、N+領域68が形成される。The integrated circuit device 31 of this embodiment is realized as the photometric circuit 1 shown in FIG. Detailed re-explanation of the photometric circuit 1 is omitted. As described above, the transistor 54 in the photometric circuit 1 includes the N + region 64 formed in the P substrate 34 and the N− region 6 on the N + region 64.
5 and a P + region 66 and an N + region 67 respectively formed in the N- region 65 at positions separated from each other. An N + region 68 is formed in the P + region 66.
【0051】前記P基板34の表面のほぼ全面に亘り、
層間膜72が形成される。層間膜72に於いて、前記N
+領域67、68及びP+領域66に相当する位置に、
スルーホール73、74、75がそれぞれ形成される。
また、トランジスタ54の該N−領域65を取り囲むよ
う形状で外部に露出しているP基板34の該露出領域に
対応する範囲に帯状溝76が形成される。該スルーホー
ル73〜75を被覆する各領域に、コレクタ電極77、
エミッタ電極78、ベース電極79が形成されている。
また、前記帯状溝76を被覆する範囲に於いて、帯状の
第1遮光金属層80が形成されている。該スルーホール
73、74、75によって、コレクタ電極77、エミッ
タ電極78、ベース電極79と、前記N+領域67、6
8及びP+領域66とが電気的に導通されている。Almost the entire surface of the P substrate 34,
The interlayer film 72 is formed. In the interlayer film 72, the N
In the positions corresponding to the + regions 67 and 68 and the P + region 66,
Through holes 73, 74 and 75 are formed respectively.
Further, a band-shaped groove 76 is formed in a region corresponding to the exposed region of the P substrate 34 which is exposed to the outside in a shape surrounding the N − region 65 of the transistor 54. A collector electrode 77 is provided in each region covering the through holes 73 to 75.
An emitter electrode 78 and a base electrode 79 are formed.
In addition, a band-shaped first light-shielding metal layer 80 is formed in a range that covers the band-shaped groove 76. The through holes 73, 74 and 75 allow the collector electrode 77, the emitter electrode 78, the base electrode 79 and the N + regions 67 and 6 to be formed.
8 and the P + region 66 are electrically connected.
【0052】前記第1遮光金属層80によって、外部か
らの光が該P基板34の外部への露出領域からP基板3
4内に侵入する事態を防止している。該コレクタ電極7
7、エミッタ電極78、ベース電極79及び第1遮光金
属層80と、該層間膜72とを被覆して、層間膜81が
形成されている。該層間膜81に於いて、前記帯状溝7
6に相当する範囲に、帯状溝83が形成される。該帯状
溝72、83によって囲まれる範囲を被覆して第2遮光
金属層82が形成される。該第1及び第2遮光金属層8
0、82は、前記第1の実施例に於ける第1及び第2遮
光金属層42、44と同様な材料及び製造工程によって
形成される。Due to the first light-shielding metal layer 80, light from the outside is exposed from the exposed area of the P substrate 34 to the P substrate 3 by the external light.
We prevent the situation that we invade in 4. The collector electrode 7
An interlayer film 81 is formed so as to cover 7, the emitter electrode 78, the base electrode 79, the first light-shielding metal layer 80, and the interlayer film 72. In the interlayer film 81, the band-shaped groove 7
The band-shaped groove 83 is formed in a range corresponding to 6. A second light shielding metal layer 82 is formed so as to cover the area surrounded by the band-shaped grooves 72, 83. The first and second light-shielding metal layers 8
0 and 82 are formed by the same material and manufacturing process as the first and second light shielding metal layers 42 and 44 in the first embodiment.
【0053】本実施例の集積回路素子である測光回路1
において、前記飽和状態で動作するトランジスタ54が
動作を行う際に光を発生しても、該光がトランジスタ5
4の外部へ伝播することが、該第1及び第2遮光金属層
80、82によって遮断されている。本実施例のトラン
ジスタ54が図4の回路に用いられている場合、トラン
ジスタ54からの光が、該トランジスタ54から集積回
路内に伝播すると、該伝播した光によって前記J・FE
T32、33のPN接合の部分に於いて、前述したよう
なゲートリーク電流IG2が発生する。本実施例に於い
て、該光の伝播が防止されているので、該ゲートリーク
電流の発生が防止される。Photometric circuit 1 which is an integrated circuit element of this embodiment
In the above, even if light is generated when the transistor 54 that operates in the saturated state operates, the light is still generated by the transistor 5.
4 is blocked by the first and second light shielding metal layers 80 and 82. When the transistor 54 of this embodiment is used in the circuit of FIG. 4, when the light from the transistor 54 propagates from the transistor 54 into the integrated circuit, the propagated light causes the J · FE
At the PN junction portion of T32, 33, the gate leak current IG2 as described above is generated. In the present embodiment, since the propagation of the light is prevented, the generation of the gate leak current is prevented.
【0054】従って、本実施例の測光回路1に於いて、
前記実施例で説明した効果と同様な効果を達成すること
ができる。また、測光回路1の製造工程に於いても、前
記実施例で説明した効果と同様な効果を達成することが
できる。Therefore, in the photometric circuit 1 of this embodiment,
It is possible to achieve the same effect as the effect described in the above embodiment. Further, also in the manufacturing process of the photometric circuit 1, it is possible to achieve the same effects as those described in the above embodiment.
【0055】本発明に於ける半導体素子は、前記各実施
例に於けるJ・FET32、33に限られず、PN接合
を有する半導体素子に関して広く実施される。また、J
・FET32、33と、該J・FET32、33にゲー
トリーク電流を発生させる微弱発光を行う回路素子は、
前記実施例のトランジスタ54に限らず、微弱発光を行
う回路素子に関して広く実施される。The semiconductor element according to the present invention is not limited to the J-FETs 32 and 33 in each of the above-described embodiments, but may be widely applied to semiconductor elements having a PN junction. Also, J
-The FETs 32 and 33 and the circuit elements that emit weak light to generate a gate leakage current in the J-FETs 32 and 33 are
The invention is not limited to the transistor 54 of the above-described embodiment, but can be widely applied to circuit elements that emit weak light.
【0056】[0056]
【発明の効果】本発明の半導体素子を用いることによ
り、下記の効果を奏することができる。本発明によれ
ば、半導体基板に形成されている半導体素子の周囲は、
遮光性材料で被覆され、該半導体素子に外部から光が入
射することが防止されている。光の入射が防止されてい
るので、該半導体素子に於いて、リーク電流の発生が防
止される。これにより、該半導体素子は設計された性能
を実現することができ、動作上の信頼性を向上すること
ができる。The following effects can be obtained by using the semiconductor element of the present invention. According to the present invention, the periphery of the semiconductor element formed on the semiconductor substrate is
It is covered with a light-shielding material to prevent light from entering the semiconductor element from the outside. Since the incidence of light is prevented, the generation of leak current is prevented in the semiconductor element. As a result, the semiconductor element can achieve the designed performance and the operational reliability can be improved.
【0057】また、本発明の集積回路装置を用いること
により、下記の効果を奏することができる。本発明によ
れば、回路素子は遮光性材料によって被覆されている。
該回路素子が動作を行う際に発光現象を伴っても、該光
が該回路素子の外部へ伝播することは、該遮光性材料に
よって遮断される。この光によって、同一集積回路内に
於ける半導体素子のリーク電流の発生が防止される。こ
れにより、該半導体素子は設計された性能を実現するこ
とができ、動作上の信頼性を向上することができる。The following effects can be obtained by using the integrated circuit device of the present invention. According to the invention, the circuit element is covered with a light-shielding material.
The light-shielding material prevents the light from propagating to the outside of the circuit element even if the circuit element is accompanied by a light emission phenomenon when the circuit element operates. This light prevents the generation of leakage current of semiconductor elements in the same integrated circuit. As a result, the semiconductor element can achieve the designed performance and the operational reliability can be improved.
【図1】本発明の一実施例のJ・FET32の平面図で
ある。FIG. 1 is a plan view of a J-FET 32 according to an embodiment of the present invention.
【図2】図1の切断面線X2−X2から見た断面図であ
る。FIG. 2 is a cross-sectional view taken along the section line X2-X2 in FIG.
【図3】本発明の一実施例の測光回路1のブロック図で
ある。FIG. 3 is a block diagram of a photometric circuit 1 according to an embodiment of the present invention.
【図4】測光回路1の一部分の断面図である。FIG. 4 is a sectional view of a part of the photometric circuit 1.
【図5】本実施例の効果を説明するグラフである。FIG. 5 is a graph illustrating the effect of this embodiment.
【図6】本発明の他の実施例のトランジスタ54の平面
図である。FIG. 6 is a plan view of a transistor 54 according to another embodiment of the present invention.
【図7】図6の切断面線X7−X7から見た断面図であ
る。7 is a cross-sectional view taken along the section line X7-X7 in FIG.
【図8】従来例の集積回路の断面図である。FIG. 8 is a cross-sectional view of a conventional integrated circuit.
【図9】他の従来例の集積回路の断面図である。FIG. 9 is a cross-sectional view of another conventional integrated circuit.
【図10】従来例の問題点を説明する回路図である。FIG. 10 is a circuit diagram illustrating a problem of a conventional example.
【図11】従来例の他の問題点を説明するブロック図で
ある。FIG. 11 is a block diagram illustrating another problem of the conventional example.
31 集積回路素子 32、33 J・FET 34 P基板 35、55、64 N+領域 36、56、65 N−領域 37、57P−領域 38、39、58、59、66 P+領域 40、67、68 N+領域 42、80 第1遮光金属層 44、82 第2遮光金属層 31 integrated circuit element 32, 33 J-FET 34 P substrate 35, 55, 64 N + region 36, 56, 65 N- region 37, 57 P- region 38, 39, 58, 59, 66 P + region 40, 67, 68 N + Region 42, 80 First light-shielding metal layer 44, 82 Second light-shielding metal layer
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/808 27/095 31/10 7376−4M H01L 29/80 E 8422−4M 31/10 A ─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 5 Identification number Office reference number FI Technical indication location H01L 29/808 27/095 31/10 7376-4M H01L 29/80 E 8422-4M 31/10 A
Claims (5)
ており、周囲を遮光性材料で被覆された半導体素子。1. A semiconductor element formed on a semiconductor substrate having a PN junction, the periphery of which is covered with a light-shielding material.
1に記載の半導体素子。2. The semiconductor element according to claim 1, wherein the light shielding material is a metal film.
れている半導体素子と、動作時に発光現象を伴う回路素
子とを有し、該光半導体素子及び該回路素子の少なくと
もいずれか一方が、周囲を遮光性材料で被覆されている
集積回路装置3. A semiconductor substrate having a semiconductor element formed with a PN junction, and a circuit element accompanied by a light emission phenomenon during operation, wherein at least one of the optical semiconductor element and the circuit element is provided. , Integrated circuit device whose periphery is covered with a light-shielding material
3に記載の集積回路装置。4. The integrated circuit device according to claim 3, wherein the light shielding material is a metal film.
ンジスタである請求項3に記載の集積回路装置。5. The integrated circuit device according to claim 3, wherein the semiconductor element is a junction field effect transistor.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5113464A JPH06326257A (en) | 1993-05-14 | 1993-05-14 | Semiconductor element and integrated circuit device employing same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP5113464A JPH06326257A (en) | 1993-05-14 | 1993-05-14 | Semiconductor element and integrated circuit device employing same |
Publications (1)
Publication Number | Publication Date |
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JPH06326257A true JPH06326257A (en) | 1994-11-25 |
Family
ID=14612911
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5113464A Pending JPH06326257A (en) | 1993-05-14 | 1993-05-14 | Semiconductor element and integrated circuit device employing same |
Country Status (1)
Country | Link |
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JP (1) | JPH06326257A (en) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006518800A (en) * | 2003-02-20 | 2006-08-17 | ヘンケル コーポレイション | Quaternary organic phosphonium salt-containing molding composition |
WO2012075272A2 (en) * | 2010-12-01 | 2012-06-07 | Cornell University | Structures and methods for electrically and mechanically linked monolithically integrated transistor and mems/nems devices |
-
1993
- 1993-05-14 JP JP5113464A patent/JPH06326257A/en active Pending
Cited By (5)
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CN103430308A (en) * | 2010-12-01 | 2013-12-04 | 康奈尔大学 | Structures and methods for electrically and mechanically linked monolithically integrated transistor and MEMS/NEMS devices |
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