JPH06314314A - Ｈｄｌ記述装置 - Google Patents
Ｈｄｌ記述装置Info
- Publication number
- JPH06314314A JPH06314314A JP5105310A JP10531093A JPH06314314A JP H06314314 A JPH06314314 A JP H06314314A JP 5105310 A JP5105310 A JP 5105310A JP 10531093 A JP10531093 A JP 10531093A JP H06314314 A JPH06314314 A JP H06314314A
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- JP
- Japan
- Prior art keywords
- circuit
- database
- description
- hdl
- language
- Prior art date
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- Pending
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- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
Abstract
(57)【要約】
【目的】 合成の経験の有無に依存せず高品質の設計を
行ない、また設計者の意図した回路を簡単に設計する。 【構成】 設計者が入力を行なう入力装置１と入力され
たパラメータ（値）を解析する解析装置２と、それを基
にハードウエア記述言語（ＨＤＬ）に変換する変換装置
３と、変換時に参照する記述言語データベース（４,５,
６）とノウハウデータベース７,８,９,１０と、記述言
語データベースおよびノウハウデータベースを参照する
参照装置１１からなる。設計者が実現する機能および設
計回路の目標を何らかの方法と（ファイル入力、対話型
入力、ＧＵＩ等）で入力すると、設計者がどのような回
路を設計しようとしているのかを解析し、ハードウエア
記述言語に変換する。
行ない、また設計者の意図した回路を簡単に設計する。 【構成】 設計者が入力を行なう入力装置１と入力され
たパラメータ（値）を解析する解析装置２と、それを基
にハードウエア記述言語（ＨＤＬ）に変換する変換装置
３と、変換時に参照する記述言語データベース（４,５,
６）とノウハウデータベース７,８,９,１０と、記述言
語データベースおよびノウハウデータベースを参照する
参照装置１１からなる。設計者が実現する機能および設
計回路の目標を何らかの方法と（ファイル入力、対話型
入力、ＧＵＩ等）で入力すると、設計者がどのような回
路を設計しようとしているのかを解析し、ハードウエア
記述言語に変換する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体分野においてハ
ードウエア記述言語を用いた回路設計に関するものであ
る。
ードウエア記述言語を用いた回路設計に関するものであ
る。
【０００２】
【従来の技術】近年、超ＬＳＩの開発において、ゲート
レベルよりも上位の機能レベルからハードウエア記述言
語を用いた設計を行なうようになってきている。
レベルよりも上位の機能レベルからハードウエア記述言
語を用いた設計を行なうようになってきている。
【０００３】この時、設計者はハードウエア記述言語を
学習し、そのシンタックスに注意しながら実現したい機
能を満たすように手作業で回路記述を行なっていた。
学習し、そのシンタックスに注意しながら実現したい機
能を満たすように手作業で回路記述を行なっていた。
【０００４】
【発明が解決しようとする課題】しかしながら上記のよ
うな方法では、設計者が手で回路記述を行なっているた
め、設計者はハードウエア記述言語のシンタックスに注
意を払わなければならず、実現したい回路機能の設計に
専念することができない、また、記述言語および構文に
よって合成される回路が異なるため、どの言語および構
文を用いれば良いかの判断が困難であったという問題点
を有していた。
うな方法では、設計者が手で回路記述を行なっているた
め、設計者はハードウエア記述言語のシンタックスに注
意を払わなければならず、実現したい回路機能の設計に
専念することができない、また、記述言語および構文に
よって合成される回路が異なるため、どの言語および構
文を用いれば良いかの判断が困難であったという問題点
を有していた。
【０００５】従って本発明は上記問題点に鑑み、設計者
が設計回路の機能の設計に専念できる環境を提供するも
のである。
が設計回路の機能の設計に専念できる環境を提供するも
のである。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に本発明のＨＤＬ記述装置は、各記述言語の構文の雛型
を持ったデータベースと、各記述言語の構文のノウハウ
を持ったデータベースと、同一機能を実現する同一言語
の構文のノウハウを持ったデータベースと、過去の設計
資産のデータベースと、設計目標にあった回路を作成す
るために上記データベースを参照する手段とを備えたも
のである。
に本発明のＨＤＬ記述装置は、各記述言語の構文の雛型
を持ったデータベースと、各記述言語の構文のノウハウ
を持ったデータベースと、同一機能を実現する同一言語
の構文のノウハウを持ったデータベースと、過去の設計
資産のデータベースと、設計目標にあった回路を作成す
るために上記データベースを参照する手段とを備えたも
のである。
【０００７】
【作用】本発明は上述した構成によって、設計者が設計
回路の機能と設計目標を入力するだけでハードウエア記
述言語での設計を行なうため、実現したい回路機能の設
計に専念することができる。
回路の機能と設計目標を入力するだけでハードウエア記
述言語での設計を行なうため、実現したい回路機能の設
計に専念することができる。
【０００８】また、同一機能の記述を行なう場合でも、
記述言語によって合成回路に違いが見られ、また、同一
記述言語でも構文によって合成回路に違いが見られるた
め、どの言語を用い、どの構文で設計すれば良いかの判
断が困難であったが、これをデータベース化することに
より、設計品質を向上／安定させることができる。
記述言語によって合成回路に違いが見られ、また、同一
記述言語でも構文によって合成回路に違いが見られるた
め、どの言語を用い、どの構文で設計すれば良いかの判
断が困難であったが、これをデータベース化することに
より、設計品質を向上／安定させることができる。
【０００９】また、設計のノウハウの蓄積も容易であ
る。
る。
【００１０】
【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。
しながら説明する。
【００１１】図１は本発明の実施例におけるＨＤＬ記述
装置の構成および動作の流れ図である。
装置の構成および動作の流れ図である。
【００１２】図１において、１は設計回路の機能および
設計する回路の目標を入力する入力装置であり、２は入
力されたパラメータの値を解析し、必要なデータを抽出
する入力パラメータ解析装置であり、３は必要なデータ
を基にハードウエア記述言語への変換を行なう変換装置
であり、４はVerilog-HDLの基本構文を持ったデータベ
ースであり、５はVHDLの基本構文を持ったデータベース
であり、６はUDL/Iの基本構文を持ったデータベースで
ある。７は同一機能回路を合成するverilog-HDLの記述
構文のノウハウを持ったデータベースであり、８は同一
機能回路を合成するVHDLの記述構文のノウハウを持った
データベースであり、９は異言語間の記述構文の違いが
合成回路に及ぼす影響のノウハウを持ったデータベース
であり、１０は過去の設計資産であり、１１はデータベ
ースを参照する参照装置である。
設計する回路の目標を入力する入力装置であり、２は入
力されたパラメータの値を解析し、必要なデータを抽出
する入力パラメータ解析装置であり、３は必要なデータ
を基にハードウエア記述言語への変換を行なう変換装置
であり、４はVerilog-HDLの基本構文を持ったデータベ
ースであり、５はVHDLの基本構文を持ったデータベース
であり、６はUDL/Iの基本構文を持ったデータベースで
ある。７は同一機能回路を合成するverilog-HDLの記述
構文のノウハウを持ったデータベースであり、８は同一
機能回路を合成するVHDLの記述構文のノウハウを持った
データベースであり、９は異言語間の記述構文の違いが
合成回路に及ぼす影響のノウハウを持ったデータベース
であり、１０は過去の設計資産であり、１１はデータベ
ースを参照する参照装置である。
【００１３】以上のように構成されたＨＤＬ記述装置に
ついて、以下図１を用いてその動作を説明する。
ついて、以下図１を用いてその動作を説明する。
【００１４】設計者は、設計回路の機能および設計する
回路の目標を、ＨＤＬ記述装置の入力装置１を用いて入
力する。すると入力パラメータ解析装置２が入力された
パラメータの値を解析し、必要なデータをハードウエア
記述言語への変換装置３へ渡す。
回路の目標を、ＨＤＬ記述装置の入力装置１を用いて入
力する。すると入力パラメータ解析装置２が入力された
パラメータの値を解析し、必要なデータをハードウエア
記述言語への変換装置３へ渡す。
【００１５】次に、ハードウエア記述言語への変換装置
において、入力されたパラメータを設計目標にあった回
路記述に変換する。この時、参照装置１１を用いて次の
２つのデータベースを参照する。一つは記述言語データ
ベースで、もう一つはノウハウデータベースである。前
者は種々の記述言語における基本構文のデータベース
４,５,６であり、これを用いて回路を記述する。その
際、同一機能の記述を行なう場合でも、記述言語によっ
て合成回路に違いが見られ、また、同一記述言語でも構
文によって合成回路に違いが見られるという現状があ
る。後者のデータベースがこれを解決する。同一言語に
おいて同一機能回路を合成する記述構文のデータベース
７,８および同一機能回路を合成する異言語間の比較
（面積／スピード等）のデータベース９、また、過去の
設計資産１０などから構成される。
において、入力されたパラメータを設計目標にあった回
路記述に変換する。この時、参照装置１１を用いて次の
２つのデータベースを参照する。一つは記述言語データ
ベースで、もう一つはノウハウデータベースである。前
者は種々の記述言語における基本構文のデータベース
４,５,６であり、これを用いて回路を記述する。その
際、同一機能の記述を行なう場合でも、記述言語によっ
て合成回路に違いが見られ、また、同一記述言語でも構
文によって合成回路に違いが見られるという現状があ
る。後者のデータベースがこれを解決する。同一言語に
おいて同一機能回路を合成する記述構文のデータベース
７,８および同一機能回路を合成する異言語間の比較
（面積／スピード等）のデータベース９、また、過去の
設計資産１０などから構成される。
【００１６】以下に同一機能の記述を行なう場合に、ど
の言語で記述すれば良いかを選択する例について図２お
よび図３を参照しながら説明する。
の言語で記述すれば良いかを選択する例について図２お
よび図３を参照しながら説明する。
【００１７】図２はシングルチップのマイクロコンピュ
ータをUDL/Iを用いて記述した例であり、図３は同一回
路をVHDLを用いて記述した例である。
ータをUDL/Iを用いて記述した例であり、図３は同一回
路をVHDLを用いて記述した例である。
【００１８】UDL/Iでは、状態遷移機械を記述すること
を目的をして用意されているステート文と状態遷移文を
用いて、２１のようにクロックフェーズP0を表すステー
トp0からクロックフェーズP1を表すステートp1への遷移
を容易に記述できる。この記述ではp0からp1への遷移は
クロック信号のエッジに同期して行なわれる。
を目的をして用意されているステート文と状態遷移文を
用いて、２１のようにクロックフェーズP0を表すステー
トp0からクロックフェーズP1を表すステートp1への遷移
を容易に記述できる。この記述ではp0からp1への遷移は
クロック信号のエッジに同期して行なわれる。
【００１９】一方、VHDLでは、状態遷移機械を記述する
要素は文法では用意されていない。この記述中では、状
態遷移機械の状態を表すデータ型state_2とデータ型sta
te_2を持つシグナルcurrent_state_2を３２で定義し、
これを３１で参照または信号を代入することにより状態
遷移を記述している。p0からp1への状態の遷移は同期／
非同期の両方の場合が考えられる。
要素は文法では用意されていない。この記述中では、状
態遷移機械の状態を表すデータ型state_2とデータ型sta
te_2を持つシグナルcurrent_state_2を３２で定義し、
これを３１で参照または信号を代入することにより状態
遷移を記述している。p0からp1への状態の遷移は同期／
非同期の両方の場合が考えられる。
【００２０】上述のように、UDL/I記述では非同期の状
態遷移機械を実現することはできないが同期式の状態遷
移機械は少ない記述量で記述することができ、VHDLでは
同期／非同期の両方を記述することができるがその実現
方法が複雑であるため合成された回路も複雑なものとな
る。同期式の状態遷移機械を設計する場合、本例では、
UDL/Iを用いて記述を行なう。
態遷移機械を実現することはできないが同期式の状態遷
移機械は少ない記述量で記述することができ、VHDLでは
同期／非同期の両方を記述することができるがその実現
方法が複雑であるため合成された回路も複雑なものとな
る。同期式の状態遷移機械を設計する場合、本例では、
UDL/Iを用いて記述を行なう。
【００２１】次に、同一機能の記述を行なう場合に、同
一言語の中でもどの構文を用いたら良いかを選択する例
について、図４,図５,図６および図７を参照しながら説
明する。
一言語の中でもどの構文を用いたら良いかを選択する例
について、図４,図５,図６および図７を参照しながら説
明する。
【００２２】図４および図６は５ビットマルチプレクサ
回路を合成するVerilog-HDL記述である。図５は図４の
記述を合成した回路であり、図７は図６の記述を合成し
た回路である。図４に示すループ構文を用いて記述を行
なった場合、図５のようにループ文から４つのデクリメ
ンタと４つのコンパレータをそれぞれ５ビット分構成す
るような回路を合成する。一方、図６に示すcase構文を
用いて記述を行なった場合、図７のようにマルチプレク
サを直接合成する。
回路を合成するVerilog-HDL記述である。図５は図４の
記述を合成した回路であり、図７は図６の記述を合成し
た回路である。図４に示すループ構文を用いて記述を行
なった場合、図５のようにループ文から４つのデクリメ
ンタと４つのコンパレータをそれぞれ５ビット分構成す
るような回路を合成する。一方、図６に示すcase構文を
用いて記述を行なった場合、図７のようにマルチプレク
サを直接合成する。
【００２３】設計目標が面積重視である場合、本例では
case構文を用いて設計を行なう。また、設計回路の一部
または全部に、過去に設計したデータを利用できる場合
は、過去の設計資産データベース１０を参照し使用す
る。
case構文を用いて設計を行なう。また、設計回路の一部
または全部に、過去に設計したデータを利用できる場合
は、過去の設計資産データベース１０を参照し使用す
る。
【００２４】
【発明の効果】以上のように本発明は、各記述言語の構
文の雛型を持ったデータベースと、各記述言語の構文の
ノウハウを持ったデータベースと、同一機能を実現する
同一言語の構文のノウハウを持ったデータベースと、過
去の設計資産のデータベースと、設計目標にあった回路
を作成するために上記データベース群を参照する手段と
を設けることにより、設計者は実現したい回路機能の設
計に専念することができ、設計品質を向上／安定させる
ことができる。また、設計のノウハウの蓄積も容易であ
る。
文の雛型を持ったデータベースと、各記述言語の構文の
ノウハウを持ったデータベースと、同一機能を実現する
同一言語の構文のノウハウを持ったデータベースと、過
去の設計資産のデータベースと、設計目標にあった回路
を作成するために上記データベース群を参照する手段と
を設けることにより、設計者は実現したい回路機能の設
計に専念することができ、設計品質を向上／安定させる
ことができる。また、設計のノウハウの蓄積も容易であ
る。
【図１】本発明の実施例におけるＨＤＬ記述装置の構成
および動作の流れ図
および動作の流れ図
【図２】同実施例におけるUDL/Iを用いた状態遷移機械
記述例を示した図
記述例を示した図
【図３】同実施例におけるVHDLを用いた状態遷移機械記
述例を示した図
述例を示した図
【図４】同実施例におけるVerilog ループ構文を用いた
マルチプレクサ回路記述例を示した図
マルチプレクサ回路記述例を示した図
【図５】図４のVerilog記述を合成した回路図
【図６】同実施例におけるVerilog case構文を用いたマ
ルチプレクサ回路記述例を示した図
ルチプレクサ回路記述例を示した図
【図７】図６のVerilog記述を合成した回路図
１ 入力装置 ２ 解析装置 ３ 変換装置 ４,５,６ 記述言語データベース ７,８,９,１０ ノウハウデータベース １１ 参照装置
Claims (1)
- 【請求項１】設計者が実現しようとする機能および設計
回路の目標の入力を行なう入力装置と、入力されたパラ
メータ（値）を解析する解析装置と、それを基に実現す
る機能をハードウエア記述言語（ＨＤＬ）に変換する変
換装置とからなるＨＤＬ記述装置において、 各記述言語の構文の雛型を持ったデータベースと、 各記述言語の構文のノウハウを持ったデータベースと、 同一機能を実現する同一言語の構文のノウハウを持った
データベースと、 過去の設計資産のデータベースと、 設計目標にあった回路を作成するために上記データベー
ス群を参照する手段とを備えたことを特徴とするＨＤＬ
記述装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5105310A JPH06314314A (ja) | 1993-05-06 | 1993-05-06 | Ｈｄｌ記述装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5105310A JPH06314314A (ja) | 1993-05-06 | 1993-05-06 | Ｈｄｌ記述装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06314314A true JPH06314314A (ja) | 1994-11-08 |
Family
ID=14404137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5105310A Pending JPH06314314A (ja) | 1993-05-06 | 1993-05-06 | Ｈｄｌ記述装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06314314A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2063456A2 (en) | 2003-02-20 | 2009-05-27 | Hitachi High-Technologies Corporation | Semiconductor manufacturing management system |
-
1993
- 1993-05-06 JP JP5105310A patent/JPH06314314A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2063456A2 (en) | 2003-02-20 | 2009-05-27 | Hitachi High-Technologies Corporation | Semiconductor manufacturing management system |
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