JPH0628252A

JPH0628252A - メモリ処理装置

Info

Publication number: JPH0628252A
Application number: JP4178505A
Authority: JP
Inventors: Yutaka Matsuura; 豊松浦
Original assignee: Marubun Co Ltd
Current assignee: Marubun Co Ltd
Priority date: 1992-07-06
Filing date: 1992-07-06
Publication date: 1994-02-04

Abstract

(57)【要約】【目的】ＣＰＵより動作が遅い主メモリを使用して処
理を行うメモリ処理装置に関し、ＣＰＵの処理速度の低
下を最小限度に抑えることを目的とする。【構成】主メモリの各行アドレス毎の命令をラッチす
るシフトレジスタ部と行アドレス及び列アドレスを記憶
するカウンタとを設け、ＣＰＵからの行列アドレスと該
カウンタの行列アドレスとの一致／不一致を比較器で検
出し、一致検出時にはシフトレジスタ部にラッチされて
いる命令の内の該カウンタの列アドレスで指定された命
令を読み出すと共にカウンタをカウントアップさせ、不
一致検出時にはＣＰＵからの行アドレスに対応する命令
を該シフトレジスタ部に同時に転送させると共に該カウ
ンタの行列アドレスをＣＰＵからの行列アドレスに一致
させることにより比較器での一致検出を行わせるように
構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はメモリ処理装置に関し、
特にマイクロプロセッサ（以下、ＣＰＵと称する）の動
作性能よりも遅い動作性能を有するメモリを補完処理す
る装置に関するものである。

【０００２】一般にコンピュータシステムの主記憶装置
としては、ＲＡＭ（ランダム・アクセス・メモリ）と呼
ばれる汎用の低コストのメモリ（以下、主メモリと称す
ることがある）が使用され、このＲＡＭには通常、命令
や命令をアクセス（書込又は読出）する為に使用するア
ドレス情報の上位と下位の部分が時分割して与えられ、
これをそれぞれ図１０(1) に示すように行アドレス及び
列アドレスと称しマトリクスを参照することに利用され
る。尚、以下の説明ではＣＰＵが扱う命令とデータの
内、特に命令について言及することとする。

【０００３】そして、今仮に同図(1) に示すように行ア
ドレス及び列アドレスがそれぞれ４個で計１６個のアド
レスを有するＲＡＭがあり、計１６個の命令が同図(1)
に示すような形で格納されているものとすると、これら
の１〜１６の１６進アドレス（０〜Ｆ）の命令は２進ア
ドレス及び行アドレスと列アドレスで表すと同図(2)に
示すようなものとなり、このような命令が格納されてい
るメモリに対して例えば２進アドレス「０１００」が与
えられたとすると、この場合の行アドレスは同図(2) に
示すように１０進で「１」、列アドレスは１０進で
「０」となり、その結果命令「５」が出力される。

【０００４】通常、メモリをアクセスする場合には、良
く知られているようにアドレス信号、チップイネーブル
信号、出力イネーブル信号等が与えられ、該当する命令
の入出力を待つことになるが、特にアドレス信号を与え
てから命令が入出力されるまでの時間をアクセスタイム
としており、このアクセスタイムとＣＰＵとの間には動
作上の同期が必要である。

【０００５】即ち、ＣＰＵよりアドレス信号が出力され
てから一定の時間内で命令を例えば読み込むが、メモリ
のアクセスタイムはこのＣＰＵの処理時間以下である必
要があり、これより長い場合にはＣＰＵに対してウエイ
ト信号を与え、命令の読み込みタイミングを遅らせる必
要がある。

【０００６】しかしながら、このようにＣＰＵのタイミ
ングを遅らせるとそれだけ処理時間が長くなる為、ＣＰ
Ｕ処理性能が低下してしまうことになる。

【０００７】このような観点から、動作が遅い主メモリ
を高速のＣＰＵと組合せてアクセスする場合の特別なメ
モリ処理装置が必要になっている。

【０００８】

【従来の技術】上記のように汎用の主メモリの動作遅れ
を補完し、ＣＰＵが扱う命令を高速にＣＰＵに供給する
機能を司る為、高速メモリを用いた命令キャッシュ(Cac
he) メモリが既に開発され且つ多用されている。この命
令キャッシュメモリは、ＣＰＵの主メモリのプログラム
の一部を記憶するものであり、主メモリに比べて高速に
動作出来ることから、ＣＰＵから要求のあった命令をＣ
ＰＵに高速に返却するものとして知られている。

【０００９】この命令キャッシュメモリは図１１に符号
３０で包括的に示すように命令キャッシュ部３１とタグ
（ＴＡＧ）メモリ部３２とで構成されており、これら２
つの記憶要素はＣＰＵ（図示せず）からの要求命令のア
ドレス情報の下位アドレスによって共通にアクセスされ
る。

【００１０】尚、キャッシュとして言及されるものは、
通常、上記のように命令を扱う命令キャッシュの他にデ
ータを扱うデータキャッシュと呼ばれるものも併存して
いるが、ここではデータに関するキャッシュとは区別し
ており、データキャッシュについては特に言及せず、従
って図示されていない。

【００１１】ここで言うタグとは命令キャッシュメモリ
３０の中にＣＰＵの要求する命令が存在するか否かの判
定をする為に使用されるフラグの役割を果たすもので、
命令キャッシュメモリの場合は通常、命令の上位アドレ
スが使用される。タグは命令の下位アドレスにて指定さ
れるタグメモリ部３２の中の該当位置に格納され、一
方、タグに対応する命令は命令キャッシュ部３１の同一
下位アドレスにて指定される位置に格納される。ＣＰＵ
から出力される命令の下位アドレスでアクセスしたタグ
メモリ部３２の位置に、対応する上位アドレスが格納さ
れていれば、命令キャッシュ部３１内にＣＰＵが要求す
る命令が搭載されている事になり、上位アドレスが異な
る条件では命令キャッシュ部３１には要求命令が搭載さ
れておらず、アクセスタイムの遅い主メモリ（図示せ
ず）からの命令読出が必要となる。

【００１２】図１２は、図１０に示した主メモリと命令
キャッシュメモリのアドレスの関係を一例を挙げて示し
たもので、命令キャッシュメモリ３０は図１２(1) に示
すように４ビット中の下２ビット（下位アドレス）でア
クセスでき、タグメモリ部３２には同図(2) に示すよう
に「００」〜「１１」の４通りの上位アドレスが格納さ
れることになる。

【００１３】そして、例えば、主メモリに対してＣＰＵ
が特定命令に対するアドレス「０１０１」を出力したと
すると、命令キャッシュメモリ３０に対しては下位２ビ
ット「０１」が与えられる。この時、タグメモリ部３２
のアドレス「０１」に格納されているタグが「０１」で
あれば、命令キャッシュ部３１の同一アドレスに格納さ
れている命令の上位アドレスが「０１」である事を示し
ている。この上位アドレスはＣＰＵから出力されたアド
レスの上位アドレスと比較器３３にて比較される。この
場合、比較の結果は「一致」となる為、ＣＰＵの要求す
る命令が命令キャッシュ部３１のアドレス「０１」に存
在する事になる。この様にして両者の一致が検出される
と、同図(3) に示す様に命令キャッシュ部３１のアドレ
ス「０１」から命令「６」が読み出されてＣＰＵに返却
される。

【００１４】

【発明が解決しようとする課題】しかしながら、命令キ
ャッシュメモリは高速である反面、コストが高く大容量
の命令キャッシュメモリを構成する事はコスト的に現実
的でない。

【００１５】また、主メモリの全命令の一部分を記憶す
る容量しか持たない為、ＣＰＵの要求命令が何時も格納
されているとは限らず、要求命令が存在しない場合は上
記の比較器３３において両者が不一致となり、ＣＰＵの
バスサイクルが起動され、外部の主メモリに命令を取り
に行く事になり、その際アクセススピードの遅い主メモ
リに拘束された動作になる為、ＣＰＵの性能が低下す
る。

【００１６】この動作を図１３〜図１８を用いて簡潔に
説明する。尚、図１３に示す状態においては、主メモリ
２には図１０に示したものと同じ１６個の命令が４×４
行列のアドレスに格納されているものとし、命令キャッ
シュ部３１は最初、主メモリ２における行「０」の命令
「１２３４」が格納されており、タグメモリ部３２の対
応するアドレスにはこれらの命令の上位アドレス、即
ち、行アドレス「０」が格納されているものとする。ま
た、キャッシュ管理回路３３は命令キャッシュ部３１と
タグメモリ部３２及び主メモリ２の管理を司る回路であ
る。

【００１７】まず、図１３に示すようなキャッシュ状態
において、命令「５」の読出動作がＣＰＵ１から指示さ
れたとすると、その行列アドレスは「１０」（図１２に
合わせて４ビットで表すと「０１００」となるが、行ア
ドレスと列アドレスとをそれぞれ１０進数で表したもの
を合わせて行列アドレスとして以下簡略化して示すもの
とする。）となり、まず行アドレス「１」と列アドレス
「０」によって指定されるタグメモリ部３２のタグ
「０」とが比較器３３で比較され、この結果、図示のよ
うにミスヒット（不一致）となるので、この命令キャッ
シュメモリ３２は命令「５」が保持されていないことが
分かったことになる。

【００１８】そこで、今度は図１４に示すように、主メ
モリ２からの命令の供給が必要となり、キャッシュ管理
回路３４が、ＣＰＵ１が指定した行列アドレス「１０」
に対応する命令「５」を主メモリ２から読み出してＣＰ
Ｕ１へ返却すると同時に、命令キャッシュメモリ３０に
おいては命令キャッシュ部３１の列アドレス「０」の位
置に命令「５」が格納されると共にタグメモリ部３２に
おいてはやはり列アドレス「０」の位置において行アド
レス「１」が格納されることとなる。

【００１９】上記の命令「５」の処理が終わり、図１５
に示すように次の行列アドレス「１１」に対応する命令
「６」の読み込み動作が開始されると、この場合、命令
キャッシュ部３１の列アドレス「１」には命令「２」が
格納されており同じ列アドレス「１」に対応したタグメ
モリ部３２におけるタグ（上位アドレス）が「０」であ
ることから、やはりこの場合も比較器３３は不一致検出
することとなり、上記と同様に主メモリ２から命令
「６」が読み出されると共に図１６に示すように命令キ
ャッシュ部３２の列アドレス「１」の位置に命令「６」
が格納され、且つ同じ列アドレス「１」の位置において
タグメモリ部３２が「１」となる。

【００２０】以上のような動作がＣＰＵ１からの行列ア
ドレス「１２」及び「１３」に対しても同様に行われる
とすると、命令キャッシュメモリ３０の状態は図１７に
示すようになる。

【００２１】この段階で仮に命令「８」が行列アドレス
「１０」への分岐命令であったと仮定すると、この行列
アドレス「１０」に対応する命令キャッシュ部３１中の
命令「５」の対応するタグがタグメモリ部３２において
「１」となっているので比較器３３はヒットし、キャッ
シュ管理回路３４は命令「５」をＣＰＵ１へ供給するこ
ととなる。

【００２２】このように命令キャッシュメモリを備えた
メモリ処理装置においては、登録された命令があったと
きには図９(1) に示すようにＣＰＵの最高性能で命令が
実行されるが、今仮に命令が順列しているプログラムを
実行している場合を考えると、通常の命令キャッシュメ
モリでは一度ミスヒット状態が発生すると命令の登録が
終わり再び登録済の命令アドレスに分岐するまでの間は
連続的にミスヒット状態となり、同図(2) に示すように
ミスヒットの期間が長い処理サイクルが連続して発生し
ＣＰＵの処理速度が極端に落ちてしまうという問題があ
った。

【００２３】従って本発明は、ＣＰＵより動作が遅い主
メモリを使用して処理を行うメモリ処理装置において、
ＣＰＵの処理速度の低下を最小限度に抑えることを目的
とする。

【００２４】

【課題を解決するための手段】従来の技術のまとめＣＰＵの命令は、通常汎用メモリＩＣから構成される主
メモリに格納されそこから逐次読み出されてＣＰＵに供
給される。しかし汎用メモリＩＣは低コストである反
面、ＣＰＵから命令読出要求があってから、該当命令を
出力するまでの時間、つまりアクセスタイムが長い。そ
の為命令が用意されるまでの期間ＣＰＵを待たせる事に
なり、それだけＣＰＵシステムの性能が低くなる。

【００２５】そこでＣＰＵシステムの動作性能を上げる
為、高速のメモリを命令キャッシュメモリとしてＣＰＵ
と主メモリとの間に配置し、ＣＰＵが一度使用した命令
をそこにコピーし、以降再度ＣＰＵが同一命令を要求し
た場合には、主メモリからではなく命令キャッシュメモ
リから高速に命令を供給する方式が一般的に用いられて
いる。

【００２６】しかしながら、命令キャッシュメモリに使
用される高速メモリは高速である反面、コストが高く大
容量の命令キャッシュメモリを構成する事はコスト的に
現実的でない。また、命令が命令キャッシュメモリに登
録されて、その命令を再度使用した時にその効果が初め
て発揮される為、登録が完了し再度登録済み命令が実行
されるまでの期間は有効に働かないと言う問題点があ
る。

【００２７】本発明の解決手段上記の課題を解決するため、本発明に係るメモリ処理装
置においては、図１に概念的に示すように、ＣＰＵ１か
ら指定される上位アドレス及び下位アドレスにそれぞれ
対応した行アドレス及び列アドレスによってアクセスさ
れる主メモリ２と、該主メモリ２の各行アドレス毎の命
令をラッチするシフトレジスタ部３と、行アドレス及び
列アドレスを記憶するカウンタ４と、ＣＰＵ１からの行
列アドレスと該カウンタ４に記憶されている行列アドレ
スとの一致／不一致を検出すると共に一致検出時には該
カウンタ４をカウントアップさせ不一致検出時には該カ
ウンタ４を該ＣＰＵ１からの行列アドレスに一致させる
比較器５と、該比較器５が一致検出したときには該シフ
トレジスタ部３にラッチされている命令の内の該カウン
タ４の列アドレスで指定された命令を該シフトレジスタ
部３から読み出してＣＰＵ１に供給し、該比較器５が不
一致検出したときには該ＣＰＵ１からの行アドレスに対
応する命令を該シフトレジスタ部３に同時に転送させる
メモリ管理回路６とを備えている。

【００２８】また本発明では、該主メモリ２と該シフト
レジスタ部３との組合せとしてデュアルポートビデオＤ
ＲＡＭ（以下、ＤＰＶＤＲＡＭと略称する）を用い、該
カウンタ４の列アドレス部との列アドレスを出力する部
分と同じ動作を行う該ＤＰＶＤＲＡＭ内の列カウンタの
出力する列アドレスを該カウンタ４の列アドレスの代わ
りに用いてもよい。

【００２９】更には、該主メモリ２のＣＰＵバスと該シ
フトレジスタ部３のＣＰＵバスとをバッファにより切り
離すことができる。

【００３０】

【作用】以下に図１に示した本発明に係るメモリ処理装
置の動作を図２〜図６を用いて明確に説明する。尚、説
明を簡単にする為、主メモリ２における命令の格納状況
は図１３以降に示した従来例の場合と同じものを使用す
るものとする。

【００３１】まず図２において、ＣＰＵ１は命令「５」
の読出を行う為、行列アドレス「１０」を出力するもの
とすると、この行列アドレス「１０」はまずカウンタ４
に記憶されている行アドレス「０」及び列アドレス
「３」との関係として比較器５において比較されるが、
その結果、不一致検出（ミスヒット）となり、このとき
シフトレジスタ部３には所望の命令「５」が保持されて
いない旨メモリ管理回路６に通知される。

【００３２】すると、図３に示すようにメモリ管理回路
６はシフトレジスタ部３から命令は出力させず、行アド
レス「１」を参照して主メモリ２からその対応する命令
「５６７８」をシフトレジスタ部３に一度に転送してラ
ッチさせると共に、比較器５から不一致検出を知らされ
たカウンタ４はその行列アドレス「０３」がＣＰＵ１か
らの行列アドレス「１０」に改新される。

【００３３】従って、図示のように当然のことながら比
較器５においては一致する形となり、この旨メモリ管理
回路６に知らされると、メモリ管理回路６はシフトレジ
スタ部３からカウンタ４によって指定された列アドレス
「０」に対応する命令「５」を取り出してＣＰＵ１に供
給することとなる。

【００３４】このように比較器５において一致検出（ヒ
ット）がなされると、カウンタ４は図４に示す如く「１
０」から「１１」にカウントアップされ、次に予想され
るアクセスアドレスと命令を準備する形となる。

【００３５】そして、図５に示すようにＣＰＵ１からア
ドレス「１１」が出力されると、既にカウンタ４がカウ
ントアップされて「１１」となっていることにより比較
器５においては一致検出状態となり、これをメモリ管理
回路６に知らせることによりメモリ管理回路６はその列
アドレス「１」に対応する命令「６」をシフトレジスタ
部３より取り出してＣＰＵ１に供給することとなる。

【００３６】図６には主メモリ２のアドレス「０１０
０」がアクセスされたものと仮定したときのメモリアク
セス例が示されており、生成したアドレスと比較して一
致していれば図３のようにヒット状態となり、図４及び
図５に示したように読出終了時に次に予想される命令の
読出アドレス「０１０１」の命令「６」を準備する状態
に移行することとなる。

【００３７】また本発明で、主メモリ２とシフトレジス
タ部３との組合せとして既存のＤＰＶＤＲＡＭを用いる
ことができ、更に、該主メモリ２のＣＰＵバスと該シフ
トレジスタ部３のＣＰＵバスとをバッファにより切り離
せば、それぞれ独立した動作を行うことができ、ＣＰＵ
が該シフトレジスタ部３より命令を取り出している間
は、他のバスマスタが該主メモリ２にアクセスすること
ができ、ＣＰＵをより有効に使用することができる。ま
た、主メモリ２に対するアクセスはシフトレジスタ部３
のデータに影響を与えない為、主メモリ２のリフレッシ
ュ動作や読出／書込アクセスが交互に発生した時にもシ
フトレジスタ部３の内容は変化しない。従って、このよ
うな状況になってもその都度行命令の再ロードの必要が
ない為、命令処理性能の落ち込みを防ぐことができる。

【００３８】

【実施例】図７は本発明に係るメモリ処理装置の実施例
を示したもので、この実施例では主メモリ（ＲＡＭ）２
とシフトレジスタ部３との組合せとして既に市販されて
いるデュアルポートＤＰＶＤＲＡＭ（ビデオＲＡＭ）１
０を用いており、このシフトレジスタ部３は、ＲＡＭ２
の命令を行毎に並列ラッチする行命令レジスタ（データ
レジスタ）３１と、この行命令レジスタ３１の並列出力
の内の一つを選択するセレクタ３２と、ミスヒット時の
ＣＰＵ列アドレスでプリセットされると共にヒット時に
はシフトクロックにより絶えずカンウトアップしてセレ
クタ３２のどの出力を選択すべきかを指示する列カウン
タ３３とで構成されており、セレクタ３２はデータバス
ＤＢによりバッファ１１を介してＣＰＵ１に接続されて
いる。

【００３９】ＣＰＵ１のアドレスバスＡＢはタグ管理回
路２０を構成するタグカウンタ４及び比較器５に接続さ
れると共にバッファ１３を介してＤＰＶＤＲＡＭ１０の
ＲＡＭ２に接続されている。尚、ＤＰＶＤＲＡＭ１０は
グラフィックＣＲＴ等のディスプレイ回路に使用される
半導体であるが、この半導体はシフトレジスタ部を内蔵
していることに着目してこの実施例のように一つのメモ
リ回路として使用することが出来る。

【００４０】また、データバスＤＢはバッファ１２を介
して外部周辺データバスＧＤＢと接続されており、アド
レスバスＡＢもバッファ１３を介して外部周辺アドレス
バスＧＡＢと接続されている。

【００４１】更に、メモリ管理回路としてのＤＰＶＤＲ
ＡＭ管理回路６は、通常の如くバスＧＤＢ及びＧＡＢに
よりＲＡＭ２の読出／書込・制御を行うと共にそのＲＡ
Ｍ２−行命令レジスタ３１間の転送制御を司っており、
これらの制御動作は比較器５からのヒット又はミスヒッ
ト情報に依存している。即ち、比較器５からヒット情報
を受けたときにはＤＰＶＤＲＡＭ管理回路６は転送制御
信号を用いて列カウンタ３３のカウントアップを許し、
この列カウンタ３３によって示される列アドレスに対応
するレジスタ３１の命令をセレクタ３２から出力させ、
ミスヒット情報を受けたときにはセレクタ３２からの出
力を禁止すると共にＣＰＵ１からの行アドレスに対応し
てＲＡＭ２からレジスタ３１へ命令転送を行うと共に、
列カウンタ３３はＣＰＵから出力された行列アドレスの
列アドレスの値によってプリセットされる。

【００４２】この場合、列カウンタ３３とタグカウンタ
４の列アドレスを出力する部分とは同じ動きを呈し、列
カウンタ３３は図１におけるカウンタ４の機能のうち、
シフトレジスタ部３の中の命令を指定する機能を司さど
っている。また、カウンタ４のＣＰＵの出力アドレスと
比較する為に予測アドレスを保持する機能は、外部のタ
グカウンタ４が司る。

【００４３】尚、比較器５からのヒット又はミスヒット
情報はタグカウンタ４にも与えられており、ヒット状態
のときにタグカウンタ４をカウントアップさせミスヒッ
ト状態のときにはタグカウンタ４をＣＰＵ１からの行列
アドレスに一致させるようにしている。また、シフトレ
ジスタ部３及びタグカウンタ４にはシフトクロックが共
通して与えられている。

【００４４】このような実施例の動作は上記の図２〜５
に示した動作に対応するものであるが、まず、ＤＰＶＤ
ＲＡＭ１０の初期状態では命令が入っていない為、その
結果としてミスヒットとなり、ＣＰＵ１から出力された
命令アドレスに対応するＤＰＶＤＲＡＭ１０のＲＡＭ２
における該当する行アドレスの命令をＤＰＶＤＲＡＭ管
理回路６が内蔵するシフトレジスタ部３のレジスタ３１
に転送させラッチさせると同時にこの行列アドレスはタ
グ管理回路２０のタグカウンタ４にプリセットされ、列
アドレスが列カウンタ３３にプリセットされる。以後、
シフトレジスタ部３より、要求された命令がＣＰＵ１に
供給されると同時にタグカウンタ４もカウントアップさ
れるようになっている。

【００４５】ＣＰＵ１から出力される行列アドレスとタ
グカウンタ４の行列アドレスは常時比較器５において比
較され、両者が一致（ヒット）したときには、図８(1)
のタイムチャートに概念的に示すように、ＣＰＵ１から
出力された命令アドレスとタグカウンタ４の出力とが一
致しており命令は連続的に実行されることになる。

【００４６】もしも分岐命令等により両者が不一致とな
った場合はミスヒット状態となるのでこれを受けてＤＰ
ＶＤＲＡＭ管理回路６がその行アドレスに対応する命令
をＲＡＭ２からレジスタ部３１へ転送させ、このような
転送制御を繰り返しながらＣＰＵ１への命令供給を高速
に行う。

【００４７】即ち、同図(2) に示すようにＣＰＵ１から
の命令アドレスが「１１」から「３１」にジャンプして
おり、この時点でミスヒットとなるので、該当する行ア
ドレスの命令がＲＡＭ２から内蔵シフトレジスタ部３に
転送され、この為にタグカウンタ４はＣＰＵアドレスに
一致するようにプリセットされ、該当命令「１３」がこ
の時点でＣＰＵ１に与えられる。このようにミスヒット
が発生した場合には、その命令に関するＣＰＵの命令処
理時間が延長された形となる。

【００４８】しかしながら、上述したように、図９(3)
に示すようにミスヒットが生じた最初の状態においては
同図(2) と同様の処理延長期間は必要であるものの、そ
の後は再び分岐命令に遭遇するまでの間は連続的にヒッ
トすることとなるのでミスヒット時の処理速度の低下を
最低限に抑えることが出来る。

【００４９】また、上記の実施例の場合にはＲＡＭ２の
回路に２チャンネルのバスを用意し、即ちシフトレジス
タ部３の出力をＣＰＵバスＤＢに接続し、ＲＡＭ２のバ
スを外部周辺バスＧＤＢへ接続しているのでＣＰＵバス
と外部周辺バスとが独立する形となりＣＰＵが命令をシ
フトレジスタ部より入力する際にＣＰＵバスを使用する
間、外部周辺データバスＧＤＢは自由となり、外部周辺
回路上に搭載されている回路がＣＰＵの動作に影響を与
えることなくバスを使用することも可能となる。

【００５０】尚、上記の実施例において用いた市販のＤ
ＰＶＤＲＡＭは内部シフトレジスタ部３の列カウンタ３
３の値は外部から変更する機能は備えていない。従っ
て、仮にシフトレジスタ部３内に既にＣＰＵ１が要求す
る命令が存在したとしても現在の列カウンタ３３の値を
その命令の列アドレスに変更して命令を出力させる事は
できない。この場合、ミスヒットになり、ＲＡＭ２より
改めて該当行の命令が再登録される。しかし、列カウン
タ３３の値を外部から変更する機能を持つＤＰＶＤＲＡ
Ｍを作製すれば、シフトレジスタ部内に必要な命令が存
在する限りミスヒットする事はなくなり、さらに性能を
向上させる事ができる。

【００５１】

【発明の効果】以上説明したように本発明に係るメモリ
処理装置によれば、ＣＰＵが今後使用するであろう命令
を予測して、予めシフトレジスタ部に格納しておき、シ
フトレジスタ部の高速性を利用してＣＰＵに命令を供給
するものである。

【００５２】このシフトレジスタ部は従来の命令キャッ
シュメモリにおける命令キャッシュ部の機能を司るもの
である。このようにシフトレジスタ部を命令キャッシュ
として使用する理由の一つは、命令を保持する装置とし
て行列構成のメモリに比較して、レジスタ構成の方が出
力要求を受けてから要求データを出力するまでのアクセ
スタイムが短いからである。

【００５３】市販のシフトレジスタＩＣ（例えばテキサ
スインスツルメント社ＳＮ７４ＬＳ１６６）では１２〜
１３ｎｓであり、メモリＩＣ（例えば富士通社ＭＢ８１
１０００−１２，１５）では６０〜１５０ｎｓであるの
で、メモリＩＣに比べシフトレジスタ部のアクセスタイ
ムは遙かに短い。

【００５４】シフトレジスタが通常のメモリに比べて速
い理由は、行列構成の主メモリでは従来例のように出力
要求、即ちアドレスが与えられてから該当の命令が出力
段に現れるまでにアドレスの解読と内部行列状記憶要素
への指定信号の生成など複数の操作がある為、それだけ
処理時間が掛かるのに対し、シフトレジスタの場合は出
力要求、即ちシフトクロックを受けた段階で単純に保持
データを出力するだけで良い為である。

【００５５】シフトレジスタを用いるもう一つの理由は
ＣＰＵが分岐命令に遭遇するまでは命令を順番に読み込
み処理する為に、次に続く命令を読み込み処理する事の
確率が高いことである。

【００５６】即ち、本発明では順列している命令を出力
要求に応じて順番に出力できれば良い為、従来例のよう
にランダムアクセスは必要ではなく、上述の如くシフト
レジスタに登録された命令の並び順序通りに順番に命令
が実行されるであろうと予測されるときには、命令を順
番に読み込み処理することができる。

【００５７】また、予測が外れた場合、即ち分岐命令の
実行時等の場合には主メモリからシフトレジスタ部への
命令の再登録が必要であり、その命令の実行時は性能低
下するが、従来の命令キャッシュメモリが主メモリに命
令の登録が終わり、再度登録済み命令が実行されるまで
の期間に実行される命令は全て主メモリを使用した低速
実行になるのに対し、本発明では予測が外れシフトレジ
スタ部を改新した時点では次に読み出される確率の高い
命令が先行してシフトレジスタ部に登録されている為、
予測が外れた時の命令のみ低速実行となる点で従来技術
とは大きく異なり、全体的性能を大幅に改善できる。ま
たプログラムも分岐が少なく、なるべく命令が順番に並
ぶ工夫をする事により、本発明をより有効に活用するこ
とが出来る。

【００５８】更に本発明では、従来例の命令キャッシュ
メモリにおけるタグメモリ部の働きを司るカウンタを用
いており、命令はシフトレジスタ部から順番に出力され
る事が分かっている為、命令キャッシュメモリの場合の
様に、全てのタグを記憶しておく必要がなく、初期値を
キャッシュの改新時に設定してやれば後は命令の出力毎
にカウントアップさせる機能があれば良く、この機能を
実現するものとしてカウンタが用いられている。

【００５９】更には、主メモリとシフトレジスタ部との
組合せとして市販のＤＰＶＤＲＡＭを用いることができ
コストを低廉化することができ、主メモリのＣＰＵバス
と該シフトレジスタ部のＣＰＵバスとをバッファにより
切り離せば、それぞれ独立した動作を行うことができ、
ＣＰＵをより有効に使用することができる。

【図面の簡単な説明】

【図１】本発明に係るメモリ処理装置を原理的に示した
ブロック図である。

【図２】本発明に係るメモリ処理装置の動作（その１）
を示すブロック図である。

【図３】本発明に係るメモリ処理装置の動作（その２）
を示したブロック図である。

【図４】本発明に係るメモリ処理装置の動作（その３）
を示したブロック図である。

【図５】本発明に係るメモリ処理装置の動作（その４）
を示したブロック図である。

【図６】本発明のメモリアクセス例を示した図である。

【図７】本発明に係るメモリ処理装置の実施例を示した
ブロック図である。

【図８】本発明の動作を説明したタイムチャート図であ
る。

【図９】本発明と従来例の命令実行シーケンスを比較し
た図である。

【図１０】メモリの一般的な説明図である。

【図１１】命令キャッシュメモリを用いた従来例を示し
たブロック図である。

【図１２】主メモリと命令キャッシュメモリのアドレス
の関係を示した図である。

【図１３】従来例の動作（その１）を示したブロック図
である。

【図１４】従来例の動作（その２）を示したブロック図
である。

【図１５】従来例の動作（その３）を示したブロック図
である。

【図１６】従来例の動作（その４）を示したブロック図
である。

【図１７】従来例の動作（その５）を示したブロック図
である。

【図１８】従来例の動作（その６）を示したブロック図
である。

【符号の説明】

１ＣＰＵ２主メモリ（ＲＡＭ）３シフトレジスタ部４カウンタ５比較器６メモリ管理回路１０デュアルポートビデオＤＲＡＭ１１，１２バッファ図中、同一符号は同一又は同一部分を示す。

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【手続補正書】

【提出日】平成５年４月１３日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００１７

【補正方法】変更

【補正内容】

【００１７】まず、図１３に示すようなキャッシュ状態
において、命令「５」の読出動作がＣＰＵ１から指示さ
れたとすると、その行列アドレスは「１０」（図１２に
合わせて４ビットで表すと「０１００」となるが、行ア
ドレスと列アドレスとをそれぞれ１０進数で表したもの
を合わせて行列アドレスとして以下簡略化して示すもの
とする。）となり、まず行アドレス「１」と列アドレス
「０」によって指定されるタグメモリ部３２のタグ
「０」とが比較器３３で比較され、この結果、図示のよ
うにミスヒット（不一致）となるので、この命令キャッ
シュメモリ３０は命令「５」が保持されていないことが
分かったことになる。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００２８

【補正方法】変更

【補正内容】

【００２８】また本発明では、該主メモリ２と該シフト
レジスタ部３との組合せとしてデュアルポートビデオＤ
ＲＡＭ（以下、ＤＰＶＤＲＡＭと略称する）を用い、該
カウンタ４の列アドレスを出力する部分と同じ動作を行
う該ＤＰＶＤＲＡＭ内の列カウンタの出力する列アドレ
スを該カウンタ４の列アドレスの代わりに用いてもよ
い。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００５７

【補正方法】変更

【補正内容】

【００５７】また、予測が外れた場合、即ち分岐命令の
実行時等の場合には主メモリからシフトレジスタ部への
命令の再登録が必要であり、その命令の実行時は性能低
下するが、従来の命令キャッシュメモリでは命令キャッ
シュメモリに命令の登録が終わり、再度登録済み命令が
実行されるまでの期間に実行される命令は全て主メモリ
を使用した低速実行になるのに対し、本発明では予測が
外れシフトレジスタ部を改新した時点では次に読み出さ
れる確率の高い命令が先行してシフトレジスタ部に登録
されている為、予測が外れた時の命令のみ低速実行とな
る点で従来技術とは大きく異なり、全体的性能を大幅に
改善できる。またプログラムも分岐が少なく、なるべく
命令が順番に並ぶ工夫をする事により、本発明をより有
効に活用することが出来る。

【手続補正４】

【補正対象書類名】図面

【補正対象項目名】図１

【補正方法】変更

【補正内容】

【図１】

【手続補正５】

【補正対象書類名】図面

【補正対象項目名】図２

【補正方法】変更

【補正内容】

【図２】

【手続補正６】

【補正対象書類名】図面

【補正対象項目名】図３

【補正方法】変更

【補正内容】

【図３】

【手続補正７】

【補正対象書類名】図面

【補正対象項目名】図４

【補正方法】変更

【補正内容】

【図４】

【手続補正８】

【補正対象書類名】図面

【補正対象項目名】図１６

【補正方法】変更

【補正内容】

【図１６】

Claims

【特許請求の範囲】

【請求項１】ＣＰＵ(1) から指定される上位アドレス
及び下位アドレスにそれぞれ対応した行アドレス及び列
アドレスによってアクセスされる主メモリ(2) と、該主メモリ(2) の各行アドレス毎の命令をラッチするシ
フトレジスタ部(3) と、行アドレス及び列アドレスを記憶するカウンタ(4) と、該ＣＰＵ(1) からの行列アドレスと該カウンタ(4) に記
憶されている行列アドレスとの一致／不一致を検出する
と共に一致検出時には該カウンタ(4) をカウントアップ
させ不一致検出時には該カウンタ(4) を該ＣＰＵ(1) か
らの行列アドレスに一致させる比較器(5) と、該比較器(5) が一致検出したときには該シフトレジスタ
部(3) にラッチされている命令の内の該カウンタ(4) の
列アドレスで指定された命令を該シフトレジスタ部(3)
から読み出して該ＣＰＵ(1) に供給し、該比較器(5) が
不一致検出したときには該ＣＰＵ(1) からの行アドレス
に対応する命令を該シフトレジスタ部(3) に同時に転送
させるメモリ管理回路(6) と、を備えたことを特徴とするメモリ処理装置。
【請求項２】該主メモリ(2) と該シフトレジスタ部
(3) との組合せとしてデュアルポートビデオＤＲＡＭを
用い、該カウンタ(4) のアドレスを出力する部分と同じ
動作を行う該デュアルポートビデオＤＲＡＭ内の列カウ
ンタのアドレスを該カウンタ(4) の列アドレスの代わり
に用いることを特徴とした請求項１に記載のメモリ処理
装置。
【請求項３】該主メモリ(2) のＣＰＵバスと該シフト
レジスタ部(3) のＣＰＵバスとをバッファにより切り離
したことを特徴とする請求項１又は２に記載のメモリ処
理装置。